JP2011526091A - クロック・ゲーティング・システム及び方法 - Google Patents

クロック・ゲーティング・システム及び方法 Download PDF

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Abstract

【解決手段】クロック・ゲーティング・システム及び方法が開示される。具体的な実施形態では、システムは、少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路を含む。保持回路は、ゲートされたクロック信号に応答する少なくとも一つのスイッチング素子を含み、内部イネーブルノードの論理電圧レベルを選択的に保持するように結合される。このシステムは、入力クロック信号、並びに内部イネーブルノードの論理電圧レベルに応答して、ゲートされたクロック信号を生成するゲーティング素子を更に含む。
【選択図】図１

Description

関連出願の表示
本開示は、本明細書内に参照によりその全てが組み込まれ、優先権を主張する２００８年４月２９日に出願された米国仮出願番号６１／０４８，６６１の利益を主張する。
本開示は概してクロックをゲーティングすることに関する。
技術の進歩により、パーソナルコンピューティングデバイスはより小さくなり、より高性能になってきた。例えば、現在、種々の携帯型パーソナルコンピューティングデバイスがあり、そこには携帯型無線電話、携帯情報端末（ＰＤＡ）、及びページングデバイスのような無線コンピューティングデバイスが含まれ、それらは小さく、軽く、そしてユーザによって容易に持ち運びできる。より具体的には、携帯電話やインターネットプロトコル電話のような携帯型無線電話は、無線ネットワーク上で音声及びデータパケットを通信出来る。更に、多くのそのような無線電話は、そこに組み込まれるその他の種類のデバイスを含む。例えば無線電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、及びオーディオファイルプレーヤを含み得る。また、そのような無線電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能な命令を処理し得る。しかしながら、そのような携帯型デバイスの電力消費は、バッテリを急速に消耗させ、ユーザのエクスペリエンスを損なうことがあり得る。
電力を節約する一つの機構は、一つまたはそれ以上のクロックツリー（clock tree）にクロック・ゲーティング（clock gating）を使用することである。クロックツリー、すなわちクロック分配ネットワークは、共通のポイントから、クロック信号を受信する他の回路素子に、一つまたはそれ以上のクロック信号を分配する。クロックツリーはしばしば、半導体デバイスによって消費される電力のかなりの部分を消費し、そして分岐の出力が必要でない際に、クロックの分岐で不要な電力消費が生じ得る。電力を節約するため、クロック・ゲーティングと呼ばれる方法がしばしば使用され、ある領域が使用されていない際に、論理ゲート及びクロック・ゲーティング・セルが、クロックツリーのその領域をオフさせるために使用される。しかしながら、クロック・ゲーティングを実行するために使用されるクロック・ゲーティング・セルもまた、電力を消費する。
具体的な実施形態では、クロック・ゲーティング・システムは、クロック・ゲーティング回路でイネーブル信号を保持するため、従来のパスゲートラッチの代わりに、セット／リセットラッチとして機能する回路を組み込む。セット／リセットラッチは、クロスカップルされたＮＯＴ−ＡＮＤ（ＮＡＮＤ）ゲートの組を含む。ＮＡＮＤゲートの一つは、クロックをブロックするＮＡＮＤゲートと結合（merge）される。クロック・ゲーティング・システムは、パスゲートラッチを用いたセルに比べてより小さな面積を有し、そしてトランジスタの数を減らすことができる。クロック・ゲーティング・システムはまた、クロック信号がトグルした際にいつもトグルするトランジスタの数を減らすことができ、これにより従来のクロック・ゲーティング・セルに比べて動的な電力消費量を低減できる。
具体的な実施形態では、少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路を含むクロック・ゲーティング回路が開示される。クロック・ゲーティング回路はまた、内部イネーブルノードの論理電圧レベルを選択的に保持するように結合された保持回路を含む。保持回路は、ゲートされたクロック信号に応答する少なくとも一つのスイッチング素子を含む。クロック・ゲーティング回路はまた、入力クロック信号、並びに内部イネーブルノードの論理電圧レベルに応答して、ゲートされたクロック信号を生成するゲーティング素子を含む。
別の具体的な実施形態では、クロック信号を受信するように結合された第１入力を有し、ゲートされたクロック信号を供給するように結合された出力を有するＮＡＮＤ論理回路を含むシステムが開示される。このシステムは、ＮＡＮＤ論理回路の第２入力にイネーブル信号を供給するように結合された保持回路を含む。９個未満で４個以上のトランジスタが、各クロック信号遷移でトグルする。
別の具体的な実施形態では、少なくとも一つの入力と、内部イネーブルノードに結合された出力とを有する入力論理回路で、少なくとも一つの入力信号を受信すること、を含む方法が開示される。この方法はまた、入力クロック信号、並びに内部イネーブルノードの論理電圧レベルに応答するゲーティング素子で、ゲートされたクロック信号を生成すること、を含む。本方法は更に、ゲートされたクロック信号に応答して、内部イネーブルノードの論理電圧レベルを選択的に保持すること、を含む。
具体的な実施形態では、方法は、第１保持回路を有する第１クロック・ゲーティング・セルまたは第２保持回路を有する第２クロック・ゲーティング・セルの一つを選択すること、を含み、この選択は少なくとも一つの設計基準に基づく。実施形態では、第１クロック・ゲーティング・セルは、各クロック信号のトグルに応答してトグルする９個のトランジスタを含み得る。別の実施形態では、第２保持回路のトランジスタの半分未満が、各クロック信号のトグルに応答してトグルする。別の実施形態では、設計基準は、電力消費量、動作速度、第１クロック・ゲーティング・セルまたは第２クロック・ゲーティング・セルの面積、またはこれらのあらゆる組み合わせを含む。
開示された実施形態の少なくとも一つにより与えられる一つの具体的な利点は、クロック・ゲーティング回路の電力消費量が削減されることである。開示された実施形態の少なくとも一つにより与えられる別の具体的な利点は、クロック・ゲーティング回路の設置面積が削減されることである。開示された実施形態の少なくとも一つにより与えられる別の具体的な利点は、各クロックサイクルにつきスイッチするトランジスタ数が削減されることである。
本開示のその他の側面、利点、及び特長が、以下のセクションの図面の簡単な説明、詳細な説明、及び特許請求の範囲を含む出願のすべてのレビューの後で、明らかになるだろう。
図１は、クロック・ゲーティング・システムの具体的な例示的な実施形態のブロック図である。 図２は、クロック・ゲーティング・システムで使用するクロック・ゲーティング・セルの第１の例示的な実施形態の回路図である。 図３は、クロック・ゲーティング・システムで使用するクロック・ゲーティング・セルの第２の例示的な実施形態の回路図である。 図４は、ゲートされたクロック信号を生成する方法の具体的で例示的な実施形態のフローチャートである。 図５は、４つのトランジスタがトグル動作するクロック・ゲーティング回路を含む例示的な通信デバイスのブロック図である。 図６は、４つのトグルするトランジスタを有するクロック・ゲーティング回路を含む製造プロセスの例示的な実施形態のブロック図である。
図１を参照して、ゲートされたクロック信号（gated clock signal）を生成するシステムの例示的な実施形態が示され、全体として１００で指定される。システム１００は、ゲートされた回路（gated circuit）１０４に結合されたクロック・ゲーティング・セル（clock gating cell）１０２を含む。クロック・ゲーティング・セル１０２は、クロック入力１０６及び第１入力１０８を受信する。クロック・ゲーティング・セル１０２はまた、第２入力１１０のような、一つまたはそれ以上の追加の入力を受信しても良い。クロック・ゲーティング・セル１０２は、ゲートされたクロック信号（gated clock signal）１１２をゲートされた回路１０４に供給する。クロック・ゲーティング・セル１０２は、クロック・ゲーティング回路（clock gating circuit）１２８を含む。
クロック・ゲーティング回路１２８は、内部イネーブルノード１０７に結合された入力論理回路１１４を含む。保持回路１２０及びゲーティング素子（gating element）１２２はまた、内部イネーブルノード１０７に結合される。保持回路１２０は、ゲートされたクロック信号１１２に応答する少なくとも一つのスイッチング素子１２８を含む。スイッチング素子１２８はクロック入力１０６で受信された入力クロック信号の代わりに、ゲートされたクロック信号１１２に応答するので、スイッチング素子１２８は、入力クロック信号に応答する他の素子よりも低い頻度でスイッチし得る（より少ないトグルを示し得る）。
入力論理回路１１４は、一つまたはそれ以上の入力の値に基づいて出力を生成する任意の論理回路として機能出来る。これに限定しない例の実例として、入力論理回路１１４は、インバータ、ＮＯＴ ＯＲ（ＮＯＲ）ゲート、ＮＯＴ ＡＮＤ（ＮＡＮＤ）ゲート、ＡＮＤ ＯＲ ＩＮＶＥＲＴ（ＡＯＩ）ゲート、ＯＲ ＡＮＤ ＩＮＶＥＲＴ（ＯＡＩ）ゲート、マルチプレクサ、排他的ＯＲゲート（ＸＯＲ）ゲート、またはその他のタイプのあらゆる論理回路として機能できる。具体的な実施形態では、入力論理回路１１４は、第１論理関数（ｆ）を実行する第１回路１１６を含み、これは第２論理関数（not（ｆ））を実行する第２回路１１８に結合され、第２論理関数は第１論理関数の反転を提供する。第１回路１１６はｐチャネル金属・酸化物・半導体（ＰＭＯＳ）素子で形成され、第２回路１１８はｎチャネル金属・酸化物・半導体（ＮＭＯＳ）素子で形成され得る。入力論理回路１１６は、内部イネーブルノード１０７に結合される出力１２６を有する。入力論理回路１１４は、一つまたはそれ以上の入力信号１０８〜１１０の第１及び第２論理関数に応答して、論理“０”レベルまたは論理“１”レベルのような論理電圧レベルで、内部イネーブルノード１０７をバイアスするように構成され得る。
具体的な実施形態では、保持回路１２０は、セット／リセットラッチまたはパスゲートラッチとして実質的に動作する。保持回路１２０は、入力クロック信号１０６及びゲートされたクロック信号１１２に応答して、入力イネーブルノード１０７の論理電圧レベルを選択的に保持し、または入力論理回路１１４が内部イネーブルノード１０７の論理電圧レベルを制御することを許可する。保持回路１２０は、ゲートされたクロック信号１１２に応答するスイッチング素子１２８を含む。スイッチング素子１２８はゲートされたクロック信号１１２に応答するので、スイッチング素子１２８は、入力クロック信号に応答するスイッチング素子よりもより低い頻度でスイッチし、これによりシステム１００の動的電力消費量が低減される。例えば、システム１００は、入力クロック信号がトグルする際にトグルする９個のトランジスタを有する従来のクロック・ゲーティング・セルに替わる、より低い電源を提供する。例示のため、システム１００では４個以下のトランジスタが、各クロック信号の遷移によりトグルし得る。
ゲーティング素子１２２は、入力クロック信号１０６を受信するように結合された第１入力を有する。ゲーティング素子１２２はまた、内部イネーブルノード１０７の論理電圧レベルにより駆動されるイネーブル信号１２４を受信するように結合された第２入力を有する。ゲーティング素子１２２は、内部クロック信号１０６及び内部イネーブルノード１０７の論理電圧レベルに応答して、ゲートされたクロック信号１１２を生成する。図示するように、ゲーティング素子１２２は、第１及び第２入力の論理関数として、選択的に入力クロック信号１０６を伝搬するかまたは入力信号１０６をブロックすることにより、ゲートされたクロック出力（gated clock output）を生成するように構成されたＡＮＤゲートのような回路を含み得る。
内部イネーブルノード１０７からの内部イネーブル信号１２４が論理“０”状態（すなわち論理lowの値を示す電圧にバイアスされている）である第１動作モードでは、ゲーティング素子１２２のゲートされたクロック信号１１２出力は、その他の入力にかかわらず論理“０”状態のような論理状態に保持される。内部イネーブルノード１０７からの内部イネーブル信号１２４が論理“１”状態（すなわち論理highの値を示す電圧にバイアスされている）である第２動作モードでは、ゲートされたクロック信号１１２の値はクロック入力１０６に依存し、そして論理“０”または論理“１”状態のいずれかとなる。入力論理回路１１４への一つまたはそれ以上の入力１０８〜１１０は、入力クロック信号１０６がlow（すなわち、論理“０”状態）である際に、内部イネーブルノード１０７の論理状態を変化させるために使用される。具体的には、これらの入力は、テストモードの期間にイネーブルノード１０７を強制的に特定の値にする一つまたは複数の信号を含む。入力クロック信号１０６がhigh（すなわち論理“１”状態）である際には、保持回路１２０は、内部イネーブル信号１２４の状態を論理“０”または論理“１”状態に維持する。
図２を参照すると、クロック・ゲーティング・システムの第１の例示的な実施形態が開示され、全体として２００で指定される。クロック・ゲーティング・システム２００は、図１のクロック・ゲーティング回路１２８と論理的に等価に動作し得る。システム２００は、入力クロック信号２０８を受信するように結合された第１入力２０４を有するＮＯＴ−ＡＮＤ（ＮＡＮＤ）論理回路２０２を含むゲーティング素子を含む。このＮＡＮＤ論理回路２０２は、内部イネーブルノード２０７からイネーブル信号を受信するように結合された第２入力２０６を有する。ＮＡＮＤ論理回路２０２は、ノード（ｎ）２２２で、ゲートされたクロック信号を供給する。ノード２２２のゲートされたクロック信号は、入力クロック信号２０８に関して反転されたものである。ノード２２２に結合されたインバータ２３６は、入力クロック信号２０８に関する反転でない出力信号２３８として、第２のゲートされたクロック信号を生成する。ノード２２２のゲートされたクロック信号は、出力信号２３８の反対の極性（opposite polarity）を有する出力信号として用いられ得る。あるいは、具体的な実施形態では、インバータ２３６は、出力信号２３８の極性を変えるバッファに置換されても良い。具体的な実施形態では、ＮＡＮＤ論理回路２０２を含むゲーティング素子は、図１のゲーティング素子１２２に相当する。
入力論理回路は、内部イネーブルノード２０７を介して直列に結合されたプルアップ回路２１０及びプルダウン回路２１２を含む。具体的な実施形態では、プルアップ回路２１０及びプルダウン回路２１２を有する入力論理回路は、第１回路１１６及び第２回路１１８を有する図１の入力論理回路１１４に相当し得る。プルアップ回路２１０は、電源と内部イネーブルノード２０７との間に低インピーダンス経路を選択的に供給するように動作し得る。プルダウン回路２１２は、内部イネーブルノード２０７とグランドとの間に低インピーダンス経路を選択的に供給するように動作し得る。
プルアップ回路２１０及びプルダウン回路２１２は、第１分離素子２３４及び第２分離素子２１４のような、それぞれがプルアップ及びプルダウン回路２１０及び２１２を介して電流が流れることを選択的に防止するための入力論理分離素子に直列に結合され得る。分離素子２１４、２３４の少なくとも一つは、入力クロック信号２０８よりもむしろゲートされたクロック信号に応答し得る。例えば第１分離素子２３４は、プルアップ回路２１０が内部イネーブルノード２０７を論理high電圧レベルにバイアスすることを、選択的に防止するように構成され得る。第２分離素子２１４は、プルダウン回路が内部イネーブルノード２０７を論理low電圧レベルにバイアスすることを、選択的に防止するように構成され得る。
第１分離素子２３４は、電源に結合された第１端子と入力クロック信号２０８に結合された制御端子とを有するスイッチング素子として例示されている。具体的には、第１分離素子２３４は、ｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタである。第１分離素子２３４は、プルアップ回路２１０に結合された第２端子を有する。電源に結合された第１分離素子２３４に直列接続されたプルアップ回路２１０と第１分離素子２３４が示されているが、その回路の機能を変えることなくプルアップ回路２１０及び第１分離回路２３４を入れ替えてもよい。具体的な実施形態では、第１分離素子２３４は第１電界効果トランジスタ（ＦＥＴ）である。
例示された実施形態では、プルアップ回路２１０は、内部イネーブルノード２０７及び第２分離素子２１４の第１端子に結合される。具体的な実施形態では、第２分離素子２１４は、内部イネーブルノード２０７に結合された第１端子を備え、プルダウン回路２１２に結合された第２端子を備えるｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタである。別の具体的な実施形態では、第２分離素子２１４は第２ＦＥＴである。
プルアップ回路２１０は、第１信号２１６を受信するように結合された入力または制御端子を有する。プルアップ回路２１０はまた、第２信号２１８のような一つまたはそれ以上の更なる入力を受信し得る。具体的な実施形態では、第１信号２１６及び任意の第２信号２１８は、テストモードの期間、出力信号２３８を入力クロックに従わせる（follow）、あるいは、テストモードの期間、出力信号２３８をディセーブルとする信号を含む。プルダウン回路２１２はまた、第１信号２１６を受信するように結合された入力または制御端子を有する。プルダウン回路２１２はまた、第２信号２１８のような一つまたはそれ以上の更なる入力を受信しても良い。
例として、この例に限定されないが、プルアップ回路２１０及びプルダウン回路２１２を含む入力論理回路は、デュアル入力ＮＡＮＤ論理回路として動作し得る。例えばプルアップ回路２１０は、第１分離素子２３４と第２分離素子２１４との間に並列に結合されたＰＭＯＳトランジスタ（図示せず）の対を含み得る。各ＰＭＯＳトランジスタは、入力信号２１６、２１８に応答し得る。プルダウン回路２１２は、第２分離素子２１４とグランドとの間に直列に結合されたＮＭＯＳトランジスタ（図示せず）の対を含み得る。各ＮＭＯＳトランジスタは、入力信号２１６、２１８に応答し得る。
スイッチング素子は、ゲートされたクロック信号に応答する少なくとも一つのスイッチング素子を有する保持回路で用いられ得る。例えば保持回路は、電源に結合された第１端子とイネーブルノード２０７に結合された第２端子とを有するＰＭＯＳトランジスタ２２４のような第１スイッチング素子を含み得る。ＰＭＯＳトランジスタ２２４は、ノード２２２に結合された制御端子を有し、ゲートされたクロック信号に応答する。
保持回路はまた、第２分離素子２１４を介してＰＭＯＳトランジスタ２２４の第２端子に結合された第１端子を有する第１ＮＭＯＳトランジスタ２３０を含む。インバータ２２８は、イネーブルノード２０７に結合された入力と、第１ＮＭＯＳトランジスタ２３０の制御端子に結合された出力とを有する。第１ＮＭＯＳトランジスタ２３０は、第２ＮＭＯＳトランジスタ２３２の第１端子に結合された第２端子を有する。第２ＮＭＯＳトランジスタ２３２は、グランドに結合された第２端子を有する。第２ＮＭＯＳトランジスタ２３２の制御端子は、クロック信号２０８に応答するように結合される。特定の順序で直列接続された第１ＮＭＯＳトランジスタ２３０及び第２ＮＭＯＳトランジスタ２３２が示されているが、別の実施形態では、保持回路の機能を変えることなく、第１ＮＭＯＳトランジスタ２３０及び第２ＮＭＯＳトランジスタ２３２の直列順序を変えることが出来る。
インバータ２２８及び第１ＮＭＯＳトランジスタ２３０は、入力クロック信号２０８がlow論理レベルからhigh論理レベルに遷移する際に、ゲーティング素子に関する遅延の期間に保持回路を流れる電流による内部イネーブルノード２０７の論理電圧レベルの変化を防止するように構成された保持分離素子（keeper isolation element）を構成する。例示のため、内部イネーブルノード２０７論理highレベルにバイアスされ、入力クロック信号２０８がhigh論理レベルに遷移した際、短い期間、ＮＡＮＤ論理回路２０２への入力（inputs）と、またＮＡＮＤ論理回路２０２の出力の両方が、high論理レベルになることがある。この状態は、ＮＡＮＤ論理回路２０２の遅延の期間、ＮＡＮＤ論理回路２０２の出力がlow論理レベルに遷移するまで続く。この遅延期間の間、第２分離素子２１４及び第２ＮＭＯＳトランジスタ２３２は共にオンとなり得る。しかしながら、第１ＮＭＯＳトランジスタ２３０はオフ状態を維持し、これにより内部イネーブルノードから保持回路を介して電流が流れるのを防止し、よって内部イネーブルノード２０７の放電を防止する。
動作の間、入力クロック信号２０８が論理“０”状態であれば、ＮＡＮＤ論理回路２０２の演算によりノード２２２は論理“１”状態である。第１分離素子２３４はオンであり第２分離素子２１４はオンであり、これによりプルアップ回路２１０及びプルダウン回路２１２は、内部イネーブルノード２０７の論理電圧レベルを設定可能とされる。更に、ＰＭＯＳトランジスタ２２４及び第２ＮＭＯＳトランジスタ２３２はオフである。よって、イネーブルノード２０７は、一つまたはそれ以上の信号２１６〜２１８の値の関数としてプルアップ及びプルダウン回路２１０及び２１２によって実行された論理関数の結果を示す論理レベルにバイアスされ得る。しかし、ＮＡＮＤ論理回路２０２はノード２２２を論理“１”状態に保持し、インバータ２３６は出力信号２３８を論理“０”状態に保持する。
入力クロック信号２０８が論理“１”状態である際、イネーブルノード２０７の電圧は論理“０”状態または論理“１”状態のいずれかに保持され、第１分離素子２３４はオフし、そして第２ＮＭＯＳトランジスタ２３２はオンされる。イネーブルノード２０７が論理“１”状態である際、ノード２２２は論理“０”状態とされ、ＰＭＯＳトランジスタ２２４はオンされ、他方で第２分離素子２１４はオフされ、これによりイネーブルノード２０７を論理“１”状態に保持する。イネーブルノード２０７が論理“０”状態である際、ノード２２２は論理“１”状態であり、ＰＭＯＳトランジスタ２２４はオフされ、他方で第２分離素子２１４、第１ＮＭＯＳトランジスタ２３０、及び第２ＮＭＯＳトランジスタ２３２はオンされ、これによりイネーブルノード２０７を論理“０”状態に保持する。一つまたはそれ以上の信号２１６〜２１８はそれぞれ、イネーブルノード２０７、ノード２２２、及び出力信号２３８に悪影響を及ぼすこと（corrupt）なく論理状態を変えることが出来る。
ノード２２２のゲートされたクロック信号が論理“１”状態であるように入力クロック信号２０８が論理“０”状態である際、イネーブルノード２０７の電圧は、入力ａ１〜ａｋへのプルアップ回路２１０の論理応答及びプルダウン回路２１２の反転応答によって決定される。例えば、入力ａ１〜ａｋの特定の組へのプルアップ回路２１０の論理応答により、イネーブルノード２０７と電源電圧ノードとの間に低インピーダンス経路が生じ、他方でプルダウン回路２１２の反転応答により、グランドへの高インピーダンス経路が生じる場合、イネーブルノード２０７は論理“１”状態にバイアスされる。別の例としては、入力ａ１〜ａｋの特定の組により、プルアップ回路２１０が電源電圧ノードへの高インピーダンス経路を形成し、他方でプルダウン回路２１２がグランドへの低インピーダンス経路を形成する場合、イネーブルノード２０７は論理“０”状態にバイアスされ得る。イネーブルノード２０７が論理“１”状態にバイアスされつつ、クロック信号２０８が論理“０”状態から論理“１”状態へ上昇する際、ノード２２２のバイアスは、ＮＡＮＤ論理回路２０２に関する遅延の後、論理“１”状態から論理“０”状態に遷移する。
このクロック・ゲーティング・システム２００は、いくつかの利点をもたらし得る。例えば、クロック・ゲーティング・システム２００は、２０個から１７個に、クロック・ゲーティング・セルの多くのトランジスタを削減出来る。更に、クロック・ゲーティング・システム２００は、パスゲートラッチを用いる回路に比べて、より小さい領域を占め、そしてより小さいリーク電力を消費する。別の例では、クロック・ゲーティング・システム２００は、入力クロック信号２０８がトグルする際、トグルするトランジスタは９個より少なく、これにより、パスゲートラッチ回路に比べて動的電力消費を低減する。具体的な実施形態では、クロック・ゲーティング・システム２００は、入力クロック信号２０８がトグルする際、トグルするトランジスタは４個（ＰＭＯＳトランジスタ２３４、第２ＮＭＯＳトランジスタ２３２、及びＮＡＮＤ論理回路２０２の２つのトランジスタ（図示せず））以上かもしれない。
具体的な実施形態では、クロック・ゲーティング・システム２００は、各入力クロックでトグルする９個のトランジスタを有するクロック・ゲーティング回路よりも、イネーブル状態では電力消費は約７％少なく、ディセーブル状態では電力消費は約３倍少ないだろう。クロック・ゲーティング・システム２００は、より少ないデバイスを使用し、そして従来のクロック・ゲーティング回路の面積よりも約１／３小さい面積を占有するだろう。別の具体的な実施形態では、クロック・ゲーティング・システム２００の入力容量は約１．７フェムトファラッド（ｆＦ）であり、クロック・ゲーティング・システム２００の入力容量は約２．１ｆＦである。入力２１６がイネーブルノード２０７に達するのに必要なセットアップタイムは、６５ｎｍ技術において１２５Ｃ、１．１Ｖで動作中のクロック・ゲーティング・システム２００につき、約２００ピコ秒（ｐｓ）遅くなるかもしれない。クロック・ゲーティング・システム２００は従って、面積／速度／電力のトレードオフに基づいて、設計フローを最適化または改善することを可能とし得る。
例示された実施形態では、インバータ２２８及び第１ＮＭＯＳトランジスタ２３０を含む保持回路分離素子が、入力クロック信号２０８及びノード２２２が共に論理“１”状態である遅延期間の間、イネーブルノード２０７が放電されることを防止するが、別の実施形態では、クロック・ゲーティング・システム２００は保持回路分離素子を含まなくても良い（すなわち、インバータ２２８、第１ＮＭＯＳ２３０、またはその両方を含まなくても良い）。例えば保持回路は、ＮＭＯＳトランジスタ２３０及びインバータ２２８を含むことなくＰＭＯＳトランジスタ２２４及び第２ＮＭＯＳトランジスタ２３２を含んでも良い。第２ＮＭＯＳトランジスタ２３２は、第２分離素子２１４を介してＰＭＯＳトランジスタ２２４に結合され得る。例えば、第２ＮＭＯＳトランジスタ２３２は、第１ＭＯＳトランジスタ２３０を間に介在することなく、第２分離素子２１４に接続されても良い。クロック・ゲーティング・システム２００の残りのトランジスタは、ゲーティング素子に関連する遅延期間の間、内部イネーブルノード２０７で論理“１”状態を保持するため、内部イネーブルノード２０７の放電を遅らせるようなサイズにされ得る。
当業者は、クロック・ゲーティング・システム２００と等価に機能する、クロック・ゲーティング・システム２００の代替的な実施形態を認識するだろう。例えば先に議論したように、種々の直列に結合された素子は、クロック・ゲーティング・システム２００の動作に影響を与えることなく、順序を入れ替えることができる。更に、入力クロック信号２０８を遅延させるために、それをトランジスタ２３２及び／またはトランジスタ２３４に接続する前にバッファが加えられても良い。別の例としては、クロック・ゲーティング・システム２００の全ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、全ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、電源とグランドを交換することにより、クロック・ゲーティング・システム２００の二元的なバージョン（dual version）を生成しても良い。そのような二元的なバージョンでは、ＮＡＮＤゲート２０２はＮＯＲゲートとなり、ノード２０７がhighの際には出力クロック２３８はhighを固定（stop）し、そして保持分離素子は、入力クロック信号２０８がhigh論理レベルからlow論理レベルに遷移する際に、ゲーティング素子に関連する遅延の期間、内部イネーブルノード２０７の充電を生じさせる保持回路を流れる電流による内部イネーブルノード２０７での論理電圧レベルの変化を防止する。
図３を参照すると、クロック・ゲーティング・システムの第２の具体的な例示的な実施形態が開示され、概して３００で示される。クロック・ゲーティング・システム３００は、図２のクロック・ゲーティング・システム２００の回路素子を含み、共通の素子は共通の参照番号で示され、そして図２のクロック・ゲーティング・システム２００と論理的に等価に動作する。
クロック・ゲーティング・システム３００の保持回路は、第２分離素子２１４を介してイネーブルノード２０７に結合された図２の第１ＮＭＯＳトランジスタ２３０と対照的に、イネーブルノード２０７に結合された第１端子を有する第１ＮＭＯＳトランジスタ３３０を含む。具体的な実施形態では、保持回路素子は、図２に関して述べた第１ＮＭＯＳトランジスタ２３０及びインバータ２２８を含む保持分離素子と実質的に同様に動作する。
図４を参照すると、ゲートされたクロック信号を生成する方法の具体的な例示的な実施形態が図示され、全体として４００で示される。例示的な実施形態では、例示的な実施形態では、方法４００は、図１のシステム１００、図２のシステム２００、または図３のシステム３００で実行され得る。
具体的な実施形態では、４０２において、少なくとも一つの入力信号が、少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路で受信される。例えば、第１入力信号２１６及び第２入力信号２１８は、図２に示すように入力プルアップ回路２１０及びプルダウン回路２１２を含む入力論理回路で受信される。４０４に進み、ゲートされたクロック信号が、入力クロック信号に応答し、そして内部イネーブルノードの論理電圧レベルに応答するゲーティング素子で生成される。例えば、図２のＮＡＮＤ論理ゲート２０２を含むゲーティング素子は、図２に示すように入力クロック信号２０８に応答し、そして内部イネーブルノード２０７の電圧に応答して、ノード２２２に、ゲートされたクロック信号を生成する。４０６へ移動し、論理電圧レベルが、ゲートされたクロック信号に応答して内部イネーブルノードで選択的に保持される。例えば、ＰＭＯＳトランジスタ２２４並びにＮＭＯＳトランジスタ２３０及び２３２を含む保持回路は、図２に関して述べたように、入力クロック信号２０８がhigh論理レベルである際に、内部イネーブルノード２０７の論理電圧レベルを選択的に保持する。
具体的な実施形態では、第１保持回路を有する第１クロック・ゲーティング・セルまたは第２保持回路を有する第２クロック・ゲーティング・セルの一つが、少なくとも一つの設計基準に基づいて選択され得る。ここで、第１クロック・ゲーティング・セルは、第２クロック・ゲーティング・セルよりも、より少ない、各入力クロック信号のトグルでトグルするトランジスタを含む。具体的な実施形態では、少なくとも一つの設計基準は、電力消費量、動作速度、第１クロック・ゲーティング・セルの面積、または第２クロック・ゲーティング・セルの面積である。
別の具体的な実施形態では、第１クロック・ゲーティング・セルに含まれる、各クロック信号のトグルに応答してトグルするトランジスタは、９個より少なく、４個以上である。例えば、図２のＮＡＮＤ論理回路２０２が２つのＮＭＯＳトランジスタ及び２つのＰＭＯＳトランジスタを用いて実装された実施形態では、ＰＭＯＳトランジスタ２３４及びＮＭＯＳトランジスタ２３２に加えて、ＮＡＮＤ論理回路２０２のトランジスタの２つは、入力クロック信号２０８に応答する。すなわち、４つのトランジスタのみが、入力クロックの遷移毎に応答してトグルする。ゲートされたクロック信号に応答するＰＭＯＳトランジスタ２２４及び分離トランジスタ２１４のような他のトランジスタは、イネーブル信号が論理“０”状態である際、入力クロック信号によってトグルしない。その結果、スイッチングの低減により、電力消費量をそれに対応するだけ削減できる。
別の具体的な実施形態では、第１保持回路のトランジスタの半分未満が、入力クロック信号のトグルごとにトグルする。例えば、図２の保持回路の第２ＮＭＯＳトランジスタ２３２のみが、入力クロック信号２０８の各遷移でトグルする。これに対してＰＭＯＳトランジスタ２２４は、ノード２２２のゲートされたクロック信号に応答するため、クロック信号がゲートされた際にはトグルしない。同様に、第１ＮＭＯＳトランジスタ２３０は、入力クロック信号２０８ではなく内部イネーブルノード２０７のバイアスに基づいて制御される。
図５は、無線通信デバイスの例示的な実施形態のブロック図である。無線通信デバイス５００は、クロックのトグル毎に４つのトランジスタがトグル動作を行うクロック・ゲーティング回路５６４を含むデジタルシグナルプロセッサ（ＤＳＰ）５１０のようなプロセッサを含む。具体的な実施形態では、クロック・ゲーティング回路５６４は、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはこれらのあらゆる組み合わせを含み得る。クロック・ゲーティング回路５６４がＤＳＰ５１０内部に図示されているが、別の実施形態では、クロック・ゲーティング回路５６４は無線通信デバイス５００の一つまたはそれ以上の要素で用いられても良い。無線通デバイス５００は、携帯電話、端末、ハンドセット、携帯情報端末（ＰＤＡ）、無線モデム、またはその他の無線機器であって良い。
図５はまた、ディスプレイコントローラ５２６がＤＳＰ５１０及びディスプレイ５２８に結合されている様子を示す。更に、メモリ５３２がＤＳＰ５１０に結合される。具体的な実施形態では、メモリ５３２は、少なくとも一つの入力信号に基づいて、ゲートされたクロック信号を生成するために、クロック・ゲーティング回路５６４のクロック・ゲーティング・セルの入力論理回路に少なくとも一つの入力信号を供給するための、ＤＳＰ５１０のようなコンピュータによって実行可能な命令を保持するコンピュータ読みとり可能な実体のある媒体であり得る。符号化器／復号化器（ＣＯＤＥＣ）５３４がまた、ＤＳＰ５１０に結合される。スピーカ５３６及びマイク５３８がＣＯＤＥＣ５３４に結合される。また、無線コントローラ５４０が、ＤＳＰ５１０及び無線アンテナ５４２に結合される。具体的な実施形態では、電源５４４及び入力デバイス５３０が、オンチップシステム５２２に結合される。具体的な実施形態では、図５に示すように、ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイク５３８、無線アンテナ５４２、及び電源５４４はオンチップシステム５２２の外部にある。しかしながら、それぞれはオンチップシステム５２２の構成要素に結合される。
上記開示されたデバイス及び機能は、コンピュータ読み取り可能な媒体に記憶されたコンピュータファイル（例えばＲＴＬ、ＧＤＳII、ＧＥＲＢＥＲなど）内に設計され、構成されても良い。そのようなファイルのいくつかまたは全ては、そのようなファイルに基づいてデバイスを製造する製造ハンドラ（fabrication handler）に提供され得る。結果として得られる製品は、半導体ダイにカットされて半導体チップにパッケージされる半導体ウェハを含む。このチップは、上記述べたデバイスで用いられる。図６は、電子デバイスの製造プロセス６００の具体的な例示的な実施形態を示す。
物理デバイス情報６０２は、例えばリサーチコンピュータ６０６等で、製造プロセス６００に受信される。この物理デバイス情報６０２は、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはこれらの任意の組み合わせのような半導体デバイスで使用されるシステムの少なくとも一つの物理特性を示す設計情報を含み得る。例えば、この物理デバイス情報６０２は、リサーチコンピュータ６０６に結合されたユーザインターフェース６０４を介して入力される構造情報、材料特性、及び物理的なパラメータを含み得る。リサーチコンピュータ６０６は、メモリ６１０のようなコンピュータ読み取り可能な媒体に結合された、一つまたはそれ以上のプロセシングコアのようなプロセッサ６０８を含む。メモリ６１０は、フォーマットに従い、ライブラリファイル６１２を生成するために、プロセッサ６０８に対して物理デバイス情報６０２を変換させる、実行可能なコンピュータ読み取り可能な命令を記憶し得る。
具体的な実施形態では、ライブラリファイル６１２は、変換された設計情報を含む少なくとも一つのデータファイルを含む。例えばライブラリファイル６１２は、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはこれらのあらゆる組み合わせを含む、電子設計自動化（ＥＤＡ：electronic design automation）ツール６２０での使用のために規定された半導体デバイスのライブラリを含み得る。
ライブラリファイル６１２は、メモリ６１８に結合された、一つまたはそれ以上のプロセシングコアのようなプロセッサ６１６を含む設計コンピュータ６１４で、ＥＤＡツール６２０と共に使用され得る。ＥＤＡツール６２０は、設計コンピュータ６１４のユーザに、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせを用いた回路の設計を可能とするため、メモリ６１８でプロセッサ実行可能な命令として、ライブラリファイル６１２に記憶され得る。例えば、設計コンピュータ６１４のユーザは、設計コンピュータ６１４に結合されたユーザインターフェース６２４を介して、回路設計情報６２２を入力し得る。回路設計情報６２２は、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせの少なくとも一つの物理的特性を示す設計情報を含み得る。例示のため、回路設計特性は、特定の回路及び回路設計における他の素子との関係の識別表示（identification）、位置情報、形状情報、配線情報、または半導体デバイスの物理的特性を示すその他の情報を含み得る。設計コンピュータ６１４は、電力消費量、面積、動作速度、またはそれらのあらゆる組み合わせのような設計基準に基づいて、クロック・ゲーティング・システムを選択出来る。
設計コンピュータ６１４は、回路設計情報６２２を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示のため、このファイルフォーマットは、平面地理形状（planar geometric shapes）、テキストラベル、及び階層フォーマットでの回路レイアウトに関するその他の情報を示す、グラフィック・データ・システム（ＧＤＳ II）・ファイルフォーマットのようなデータベース・バイナリ・ファイルフォーマットを含み得る。設計コンピュータ６１４は、他の回路または情報に加えて図１のシステム１００、図２のシステム２００、図３のシステム３００、またはこれらのあらゆる組み合わせを記述する情報を含む、ＧＤＳIIのような変換された設計情報を含むデータファイルを生成するように構成され得る。例示のため、このデータファイルは、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはこれらのあらゆる組み合わせを含み、またシステムオンチップ（ＳＯＣ）内の更なる電子回路及び素子を含むＳＯＣに対応する情報を含み得る。
ＧＤＳIIファイル６２６は、ＧＤＳIIファイル６２６内の変換された情報に従って、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせを製造する製造プロセス６２８で受信され得る。例えばデバイス製造プロセスは、典型的なマスク６３２として例示された、フォトリソグラフィ・プロセスで使用されるマスクのような、一つまたはそれ以上のマスクを形成するためのマスク製造業者６３０にＧＤＳIIファイル６２６を提供することを含み得る。マスク６３２は、テストされ、典型的なダイ６３６のようなダイに分離され得る一つまたはそれ以上のウェハ６３４を生成するための製造プロセスの間、使用され得る。ダイ６３６は、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせを含む回路を含む。
ダイ６３６は、ダイ６３６が典型的なパッケージ６４０に組み込まれるパッケージングプロセス６３８に与えられ得る。例えばパッケージ６４０は、システムインパッケージ（ＳｉＰ）アレンジメントのように、単一のダイ６３６または複数のダイを含み得る。パッケージ６４０は、電子機器技術評議会（ＪＥＤＥＣ）規格のような、一つまたはそれ以上の規格または仕様に準拠するように構成され得る。
パッケージ６４０に関する情報は、コンピュータ６４６に記憶されたコンポーネント・ライブラリを介する等して、様々な製品設計者に配布され得る。このコンピュータ６４６は、一つまたはそれ以上のプロセシングコアのような、メモリ６１０に結合されたプロセッサ６４８を含み得る。プリント基板（ＰＣＢ）ツールが、ユーザインターフェース６４４を介してコンピュータ６４６のユーザから受信されたＰＣＢ設計情報６４２を処理するために、プロセッサ実行可能な命令としてメモリ６１０に記憶され得る。ＰＣＢ設計情報６４２は、回路基板上のパッケージされた半導体デバイスの物理的な位置情報を含み得る。このパッケージされた半導体デバイスは、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせを含むパッケージ６４０に対応する。
コンピュータ６４６は、配線及びビアのような電気的接続のレイアウト及び回路基板上のパッケージされた半導体デバイスの物理的な位置情報を含むデータを有するＧＥＲＢＥＲファイル６５２のようなデータファイルを生成するために、ＰＣＢ設計情報６４２を変換するよう構成され得る。ここでパッケージされた半導体デバイスは、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせを含むパッケージ６４０に対応する。別の実施形態では、ＰＣＢ設計情報を変換して生成されたデータファイルは、ＧＥＲＢＥＲフォーマットとは異なるフォーマットを有していても良い。
ＧＥＲＢＥＲファイル６５２はボード組み立てプロセス６５４で受信され、ＧＥＲＢＥＲファイル６５２内に記憶された設計情報に従って製造された典型的なＰＣＢ６５６のようなＰＣＢを生成するために用いられ得る。例えば、ＧＥＲＢＥＲファイル６５２は、ＰＣＢ製造プロセスの種々のステップを実行するために、一つまたはそれ以上の機器にアップロードされ得る。ＰＣＢ６５６は、パッケージ６４０を含む電子部品が装着されることで、図示するプリント回路実装品（ＰＣＡ：printed circuit assembly）６５８が形成される。
ＰＣＡ６５８は、製品製造プロセス６６０で受信され、第１の典型的な電子デバイス６６２及び第２の典型的な電子デバイス６６４のような、一つまたはそれ以上の電子デバイスに集積され得る。非限定的な例示的な例として、第１の典型的な電子デバイス６６２、第２の典型的な電子デバイス６６４、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、及びコンピュータのグループから選択され得る。非限定的な別の例として、電子デバイス６６２及び６６４の一つまたはそれ以上は、携帯電話のようなリモートユニット、携帯型パーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のような携帯型データユニット、全地球測位システム（ＧＰＳ）を利用可能なデバイス、メータ読み取り装置（meter reading equipment）のような固定位置データユニット、またはデータまたはコンピュータ命令を記憶しまたは読み出すその他のあらゆるデバイス、またはそれらのあらゆる組み合わせであっても良い。図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせは、本開示の教示に従ってリモートユニットで実装され得るが、本開示は典型的に例示されたユニットに限定されない。本開示の実施形態は、テスト及び評価のために、メモリ及びオンチップ回路を含むアクティブな集積回路を含むあらゆるデバイスにおいて適切に使用され得る。
よって、図１のシステム１００、図２のシステム２００、図３のシステム３００、またはそれらのあらゆる組み合わせは、例示的なプロセス６００で述べられたように、製造され、処理され、電子デバイスに組み込まれ得る。図１〜５に関して開示された実施形態の一つまたはそれ以上の側面は、リサーチコンピュータ６０６のメモリ６１０、設計コンピュータ６１４のメモリ６１８、コンピュータ６４６のメモリ６５０、ボード組み立てプロセス６５４におけるような種々のステージで使用される一つまたはそれ以上の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶されるのと同様に、ライブラリファイル６１２、ＧＤＳIIファイル６２６、及びＧＥＲＢＥＲファイル６５２内のような、種々の処理ステージで含まれ、またマスク６３２、ダイ６３６、パッケージ６４０、ＰＣＡ６５８、プロトタイプの回路またはデバイス（図示せず）のようなその他の製品、またはそれらの組み合わせのような一つまたはそれ以上の他の物理的な実施形態に組み込まれても良い。物理的なデバイス設計から最終製品までの製造の種々の例示的なステージが示されたが、別の実施形態では、より少ないステージが使用されても良いし、追加のステージが含まれても良い。同様に、プロセス６００は、単一のエンティティ（entity）によって行われても良いし、プロセス６００の様々なステージを実行する一つまたはそれ以上のエンティティによって行われても良い。
当業者は、本明細書で開示された実施形態に関連して述べられた例示的な論理ブロック、コンフィギュレーション、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または双方の組合せとして実施され得ることを更に認識するであろう。様々な例示の要素部品、ブロック、コンフィギュレーション、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施決定はこの開示から逸脱するものと解釈されるべきでない。
本明細書に開示された実施形態に関連して述べられた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、ハードウェアプロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、書き込み可能な読み出し専用メモリ（ＰＲＯＭ）、消去書き込み可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能なＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で既知である他の形の任意の実体のある記録媒体のような、実体のあるメモリデバイス内に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読出し、そして記録媒体へ情報を書込むことが出来るように、プロセッサへ結合される。これに代るものでは、記録媒体は、プロセッサへ一体化されても良い。プロセッサ及び記録媒体は、特定用途集積回路（ＡＳＩＣ）内にあっても良い。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、コンピューティングデバイスまたはユーザ端末においてディスクリート部品としてあっても良い。
開示された典型的な実施形態の上記説明は、当業者に、開示された実施形態の製造及び使用を容易にするために与えられる。これらの典型的な実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この開示の範囲から逸脱することなく、その他の実施形態に適用され得る。よって、この開示は、本明細書に示された実施形態に限定されることを意図されないが、以下の特許請求の範囲で定義される原理及び新規な特徴に一致する最も広い範囲に許容される。

Claims (47)

  1. 少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路と、
    前記内部イネーブルノードの論理電圧レベルを選択的に保持するように結合され、ゲートされたクロック信号（gated clock signal）に応答する少なくとも一つのスイッチング素子を含む保持回路と、
    入力クロック信号、並びに前記内部イネーブルノードの前記論理電圧レベルに応答して、前記ゲートされたクロック信号を生成するゲーティング素子（gating element）と
    を備えるクロック・ゲーティング回路（clock gating circuit）。
  2. 前記入力論理回路は、前記内部イネーブルノードを介してプルダウン回路に直列に結合されたプルアップ回路を含み、
    前記プルアップ回路が、前記内部イネーブルノードを論理high電圧レベルにバイアスすることを選択的に抑制するように構成された第１分離素子と、
    前記プルダウン回路が、前記内部イネーブルノードを論理low電圧レベルにバイアスすることを選択的に抑制するように構成された第２分離素子と
    を更に備え、前記第１分離素子及び前記第２分離素子の少なくとも一つは、前記ゲートされたクロック信号に応答する、請求項１のクロック・ゲーティング回路。
  3. 前記保持回路は、前記入力クロック信号が遷移した際に、前記ゲーティング素子に関連する遅延期間に前記保持回路を介して流れる電流による前記内部イネーブルノードの論理電圧レベルの変化を防止するように構成された保持分離素子を含む、請求項１のクロック・ゲーティング回路。
  4. 各入力クロック信号の遷移により、９個未満のトランジスタがトグルする、請求項１のクロック・ゲーティング回路。
  5. 前記保持回路は、
    電源に結合された第１端子、前記ゲートされたクロック信号を受信するように結合された制御端子、及び入力論理分離素子に結合された第２端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記入力クロック信号を受信するように結合される、請求項１のクロック・ゲーティング回路。
  6. 第１ＮＭＯＳトランジスタの第１端子は、前記入力論理分離素子を介して前記ＰＭＯＳトランジスタの前記第２端子に結合される、請求項５のクロック・ゲーティング回路。
  7. 前記保持回路は、
    電源に結合された第１端子、前記ゲートされたクロック信号を受信するように結合された制御端子、及び入力論理分離素子に結合された第２端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記入力論理分離素子を介して前記ＰＭＯＳトランジスタの前記第２端子に結合された第１端子を有し、グランドに結合された第２端子を有し、制御端子が前記入力クロック信号を受信するように結合されたｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと
    を備える請求項１のクロック・ゲーティング回路。
  8. クロック信号を受信するように結合された第１入力を有し、ゲートされたクロック信号（gated clock signal）を供給するように結合された出力を有するＮＡＮＤ論理回路と、
    前記ＮＡＮＤ論理回路の第２入力にイネーブル信号を供給するように結合された保持回路と
    を備え、９個未満で４個以上のトランジスタが、各クロック信号遷移でトグルする、システム。
  9. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有し、入力論理分離素子に結合された第２端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記入力論理分離素子を介して前記ＰＭＯＳトランジスタの前記第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記クロック信号を受信するように結合される、請求項８のシステム。
  10. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記クロック信号を受信するように結合される、請求項８のシステム。
  11. 少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路と、
    前記内部イネーブルノードの論理電圧レベルを選択的に保持するように結合され、ゲートされたクロック信号（gated clock signal）に応答する少なくとも一つのスイッチング素子を含む保持回路と、
    入力クロック信号、並びに前記内部イネーブルノードの前記論理電圧レベルに応答して、前記ゲートされたクロック信号を生成するゲーティング素子（gating element）と
    を備える半導体デバイスを備える装置。
  12. システムオンチップデバイスに集積されている、請求項１１の装置。
  13. 前記入力論理回路、前記保持回路、及び前記ゲーティング素子は、前記半導体デバイスが集積されたコンピュータまたは通信デバイスに含まれる、請求項１１の装置。
  14. 前記入力論理回路、前記保持回路、及び前記ゲーティング素子の４個以下のトランジスタが、各入力クロック信号の遷移によりトグルする、請求項１１の装置。
  15. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有し、入力論理分離素子に結合された第２端子を有する第１スイッチング素子と、
    前記入力論理分離素子を介して前記第１スイッチング素子に結合された第１端子を有する第２スイッチング素子と、
    前記第１スイッチング素子の第２端子に結合された入力を有し、更に前記第２スイッチング素子の制御端子に結合された出力を有するインバータと、
    前記第２スイッチング素子に結合された第１端子を有し、グランドに結合された第２端子を有する第３スイッチング素子と
    を備え、前記第３スイッチング素子の制御端子は、前記入力クロック信号を受信するように結合される、請求項１１の装置。
  16. 前記第１スイッチング素子は、ｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタであり、
    前記第２スイッチング素子は、ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタであり、
    前記第３スイッチング素子は、第２ＮＭＯＳトランジスタである、請求項１５の装置。
  17. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有する第１電界効果トランジスタ（ＦＥＴ）と、
    入力論理分離素子を介して前記第１ＦＥＴの第２端子に結合された第１端子を有する第２ＦＥＴと、
    前記第１ＦＥＴの前記第２端子に結合された入力を有し、更に前記第２ＦＥＴの制御端子に結合された出力を有するインバータと、
    前記第２ＦＥＴに結合された第１端子を有し、グランドに結合された第２端子を有する第３ＦＥＴと
    を備え、前記第３ＦＥＴの制御端子は、前記入力クロック信号を受信するように結合される、請求項１１の装置。
  18. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記入力クロック信号を受信するように結合される、請求項１１の装置。
  19. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    入力論理分離素子を介して前記ＰＭＯＳトランジスタの第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記入力クロック信号を受信するように結合される、請求項１１の装置。
  20. 少なくとも一つの入力信号を受信し、内部イネーブルノードに結合された出力を提供する入力論理手段と、
    前記内部イネーブルノードの論理電圧レベルを選択的に保持し、ゲートされたクロック信号（gated clock signal）に応答する少なくとも一つのスイッチング素子を含む保持手段と、
    前記ゲートされたクロック信号を生成するゲーティング手段（gating means）と
    を備え、前記ゲーティング手段は、入力クロック信号、並びに前記内部イネーブルノードの前記論理電圧レベルに応答する、装置。
  21. システムオンチップデバイスに集積されている、請求項２０の装置。
  22. 前記装置は、コンピュータまたは通信デバイスに集積された半導体デバイスである、請求項２０の装置。
  23. 前記保持手段は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有する第１スイッチング手段と、
    前記第１スイッチング手段の第２端子に結合された第１端子を有する第２スイッチング手段と、
    前記第１スイッチング手段の前記第２端子に結合された入力を有し、更に前記第１スイッチング手段の制御端子に結合された出力を有する反転手段と、
    前記第１スイッチング手段に結合された第１端子を有し、グランドに結合された第２端子を有する第３スイッチング手段と
    を備え、前記第２スイッチング手段の制御端子は、前記入力クロック信号を受信するように結合される、請求項２０の装置。
  24. 少なくとも一つの入力と、内部イネーブルノードに結合された出力とを有する入力論理回路で、少なくとも一つの入力信号を受信することと、
    入力クロック信号、並びに前記内部イネーブルノードの論理電圧レベルに応答するゲーティング素子（gating element）で、ゲートされたクロック信号（gated clock signal）を生成することと、
    前記ゲートされたクロック信号に応答して、前記内部イネーブルノードの前記論理電圧レベルを選択的に保持することと
    を備える方法。
  25. 前記少なくとも一つの入力信号を受信すること、前記論理電圧レベルを選択的に保持すること、及び前記ゲートされたクロック信号を生成することは、電子デバイス内に集積されたプロセッサで実行される、請求項２４の方法。
  26. 少なくとも一つの設計基準に基づいて、第１保持回路を有する第１クロック・ゲーティング・セルまたは第２保持回路を有する第２クロック・ゲーティング・セルのいずれかを選択すること、を更に備え、
    前記第１クロック・ゲーティング・セルは、前記第２クロック・ゲーティング・セルよりも少ない、各入力クロック信号の遷移によりトグルするトランジスタを含む、請求項２４の方法。
  27. 前記少なくとも一つの設計基準は電力消費量を含む、請求項２６の方法。
  28. 前記少なくとも一つの設計基準は動作速度を含む、請求項２６の方法。
  29. 前記少なくとも一つの設計基準は、前記第１クロック・ゲーティング・セルの面積または前記第２クロック・ゲーティング・セルの面積を含む、請求項２６の方法。
  30. 前記第１クロック・ゲーティング・セルは、各入力クロック信号のトグルに応答してトグルする４個以下のトランジスタを含む、請求項２６の方法。
  31. 前記第１保持回路の半分未満のトランジスタが、各入力クロック信号のトグルに応答してトグルする、請求項２６の方法。
  32. 前記第１保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有する第１電界効果トランジスタ（ＦＥＴ）と、
    入力論理分離素子を介して前記第１ＦＥＴの前記第２端子に結合された第１端子を有する第２ＦＥＴと、
    前記第１ＦＥＴの前記第２端子に結合された入力を有し、更に前記第２ＦＥＴの制御端子に結合された出力を有するインバータと、
    前記第２ＦＥＴに結合された第１端子を有し、グランドに結合された第２端子を有する第３ＦＥＴと
    を備え、前記第３ＦＥＴの制御端子は、前記入力クロック信号を受信するように結合される、請求項２６の方法。
  33. 前記第１保持回路は、
    電源に結合された第１端子を有し、ゲートされたクロック信号を受信するように結合された制御端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記入力クロック信号を受信するように結合される、請求項２６の方法。
  34. 前記第１保持回路は、
    電源に結合された第１端子を有し、ゲートされたクロック信号を受信するように結合された制御端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    入力論理分離素子を介して前記ＰＭＯＳトランジスタの第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記入力クロック信号を受信するように結合される、請求項２６の方法。
  35. 少なくとも一つの入力と、内部イネーブルノードに結合された出力とを有する入力論理回路で、少なくとも一つの入力信号を受信する第１ステップと、
    入力クロック信号、並びに前記内部イネーブルノードの論理電圧レベルに応答するゲーティング素子（gating element）で、ゲートされたクロック信号（gated clock signal）を生成する第２ステップと、
    前記ゲートされたクロック信号に応答して、前記内部イネーブルノードの前記論理電圧レベルを選択的に保持する第３ステップと
    を備える方法。
  36. 前記第１ステップ、前記第２ステップ、及び前記第３ステップは、電子デバイスに集積されたプロセッサにより実行される、請求項３５の方法。
  37. コンピュータにより実行可能な命令を記憶するコンピュータ読み取り可能な実体的な媒体であって、前記命令は、
    少なくとも一つの入力信号をクロック・ゲーティング・セル（clock gating cell）の入力論理回路に供給して、前記少なくとも一つの入力信号に基づいて、ゲートされたクロック信号（gated clock signal）を生成するための、前記コンピュータによって実行可能な命令を備え、
    前記入力論理回路は、内部イネーブルノードに結合された出力を有し、
    前記クロック・ゲーティング・セルは、前記ゲートされたクロック信号に応答する少なくとも一つのスイッチング素子を用いて、前記内部イネーブルノードの論理電圧レベルを選択的に保持する保持回路を含み、
    前記クロック・ゲーティング・セルは、入力クロック信号、並びに前記内部イネーブルノードの前記論理電圧レベルに応答して、前記ゲートされたクロック信号を生成するように構成されたゲーティング回路（gating circuit）を含む、コンピュータ読み取り可能な実体的な媒体。
  38. 前記命令は、通信デバイスまたはコンピュータに集積されたプロセッサにより実行可能である、請求項３７のコンピュータ読み取り可能な実体的な媒体。
  39. 半導体デバイスの少なくとも一つの物理特性を与える設計情報を受信することと、
    前記設計情報をファイルフォーマットに従うように変換することと、
    前記変換された設計情報を含むデータファイルを生成することと
    を備え、前記半導体デバイスは、
    少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路と、
    前記内部イネーブルノードの論理電圧レベルを選択的に保持するように結合され、ゲートされたクロック信号（gated clock signal）に応答する少なくとも一つのスイッチング素子を含む保持回路と、
    入力クロック信号、並びに前記内部イネーブルノードの前記論理電圧レベルに応答して、前記ゲートされたクロック信号を生成するゲーティング素子（gating element）と
    を備える方法。
  40. 前記データファイルはＧＤＳIIフォーマットを含む、請求項３９の方法。
  41. 前記変換された設計情報に従って前記半導体デバイスを製造すること、を更に備える請求項３９の方法。
  42. 回路基板上にパッケージされた半導体デバイスの物理的な位置情報を含む設計情報を受信することと、
    前記設計情報を変換してデータファイルを生成することと
    を備え、前記パッケージされた半導体デバイスは、
    少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する入力論理回路と、
    前記内部イネーブルノードの論理電圧レベルを選択的に保持するように結合され、ゲートされたクロック信号（gated clock signal）に応答する少なくとも一つのスイッチング素子を含む保持回路と、
    入力クロック信号、並びに前記内部イネーブルノードの前記論理電圧レベルに応答して、前記ゲートされたクロック信号を生成するゲーティング素子（gating element）と
    を備える半導体構造を含む、方法。
  43. 前記データファイルはＧＥＲＢＥＲフォーマットを有する、請求項４２の方法。
  44. 前記変換された設計情報に従って、前記パッケージされた半導体デバイスを受け取るように構成された前記回路基板を製造すること、を更に備える請求項４２の方法。
  45. 前記回路基板を通信デバイスまたはコンピュータに集積すること、を更に備える請求項４４の方法。
  46. 少なくとも一つの入力信号を受信する少なくとも一つの入力を有し、内部イネーブルノードに結合された出力を有する、クロック・ゲーティング・セル（clock gating cell）の入力論理回路と、
    前記内部イネーブルノードの論理電圧レベルを選択的に保持するように結合され、前記クロック・ゲーティング・セルで生成された、ゲートされたクロック信号（gated clock signal）に応答する少なくとも一つのスイッチング素子を含む、前記クロック・ゲーティング・セルの保持回路と
    を備え、前記クロック・ゲーティング・セルは、各入力クロック信号の遷移によりトグルする４個以下のトランジスタを含む、システム。
  47. 前記保持回路は、
    電源に結合された第１端子を有し、前記ゲートされたクロック信号を受信するように結合された制御端子を有するｐチャネル金属・酸化物・半導体（ＰＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの第２端子に結合された第１端子を有する第１ｎチャネル金属・酸化物・半導体（ＮＭＯＳ）トランジスタと、
    前記ＰＭＯＳトランジスタの前記第２端子に結合された入力を有し、更に前記第１ＮＭＯＳトランジスタの制御端子に結合された出力を有するインバータと、
    前記第１ＮＭＯＳトランジスタに結合された第１端子を有し、グランドに結合された第２端子を有する第２ＮＭＯＳトランジスタと
    を備え、前記第２ＮＭＯＳトランジスタの制御端子は、前記入力クロック信号を受信するように結合される、請求項４６のシステム。
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