KR102204597B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102204597B1
KR102204597B1 KR1020140161946A KR20140161946A KR102204597B1 KR 102204597 B1 KR102204597 B1 KR 102204597B1 KR 1020140161946 A KR1020140161946 A KR 1020140161946A KR 20140161946 A KR20140161946 A KR 20140161946A KR 102204597 B1 KR102204597 B1 KR 102204597B1
Authority
KR
South Korea
Prior art keywords
node
logic level
level
voltage
transistor
Prior art date
Application number
KR1020140161946A
Other languages
English (en)
Other versions
KR20160059864A (ko
Inventor
김민수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140161946A priority Critical patent/KR102204597B1/ko
Priority to US14/870,351 priority patent/US9450584B2/en
Priority to CN201510761526.6A priority patent/CN105610411B/zh
Priority to TW104138169A priority patent/TWI708377B/zh
Publication of KR20160059864A publication Critical patent/KR20160059864A/ko
Application granted granted Critical
Publication of KR102204597B1 publication Critical patent/KR102204597B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 논리 레벨을 갖는 인에이블 신호와, 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드에 제1 전압을 제공하여 제1 노드의 전압 레벨을 제1 논리 레벨과 다른 제2 논리 레벨로 변환시키는 제1 회로, 및 제2 논리 레벨을 갖는 인에이블 신호와, 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드와 다른 제2 노드에 제2 전압을 제공하여 제2 노드의 전압 레벨을 제2 논리 레벨로 변환시키는 제2 회로를 포함하되, 제2 회로는, 인에이블 신호의 논리 레벨과 제2 노드 전압의 논리 레벨을 NAND 연산하는 연산 회로와, 연산 회로의 출력에 온(on)되어 제2 노드에 제2 전압을 제공하는 스위치를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
공정의 미세화로 더 많은 로직 회로들이 하나의 칩에 집적되고 있다. 이에 따라 칩의 단위 면적당 소모 전력은 점차 증가하고 있다. 이 때문에, 이러한 칩을 채용한 전자 장치에서도 발열 문제가 중요한 이슈로 부각되고 있다.
플립-플롭(flip-flop)과 플립-플롭에 클럭(clock) 신호를 공급하는 클럭 게이트(clock gate)는 전자 장치에서 전력을 가장 많이 소모하는 대표적인 소자로 볼 수 있다. 따라서, 이러한 소자의 소모 전력을 감소시키는 것이 매우 중요하게 되었다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상되고 소모 전력이 저감된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 논리 레벨을 갖는 인에이블 신호와, 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드에 제1 전압을 제공하여 제1 노드의 전압 레벨을 제1 논리 레벨과 다른 제2 논리 레벨로 변환시키는 제1 회로, 및 제2 논리 레벨을 갖는 인에이블 신호와, 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드와 다른 제2 노드에 제2 전압을 제공하여 제2 노드의 전압 레벨을 제2 논리 레벨로 변환시키는 제2 회로를 포함하되, 제2 회로는, 인에이블 신호의 논리 레벨과 제2 노드 전압의 논리 레벨을 NAND 연산하는 연산 회로와, 연산 회로의 출력에 온(on)되어 제2 노드에 제2 전압을 제공하는 스위치를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 전압과 상기 제2 전압은 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 전압과 상기 제2 전압은 접지 전압을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 논리 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 논리 레벨은 논리 로우 레벨(logical low level)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제2 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 변환시키고, 상기 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 유지시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 스위치는, 상기 연산 회로의 출력에 게이팅되어 상기 제2 노드에 상기 제2 전압을 제공하는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 유지 시키는 제1 키퍼 회로와, 상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 유지 시키는 제2 키퍼 회로를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 유지 시키는 제3 키퍼 회로를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 키퍼 회로는, 상기 제1 노드의 전압 레벨을 인버팅하는 인버터와, 상기 인버터의 출력에 게이팅되어 상기 제1 노드에 상기 제1 전압을 제공하는 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 변환시키는 제1 트랜지스터와, 상기 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 트랜지스터와, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제3 트랜지스터와, 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제4 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제2 내지 제4 트랜지스터는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 스캔 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제5 트랜지스터와, 상기 인에이블 신호의 논리 레벨과 상기 스캔 인에이블 신호의 논리 레벨을 OR 연산하여 그 결과를 상기 연산 회로에 제공하는 OR 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨이고, 상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨인 경우 턴온되어, 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 변환시키는 제1 트랜지스터와, 상기 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 트랜지스터와, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨이고, 상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨인 경우 턴온되어, 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제3 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 스캔 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제4 트랜지스터와, 상기 인에이블 신호의 논리 레벨과 상기 스캔 인에이블 신호의 논리 레벨을 OR 연산하여 그 결과를 상기 연산 회로에 제공하는 OR 게이트를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드에 제1 전압을 제공하여 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨과 다른 제2 논리 레벨로 변환시키는 제1 회로; 및 상기 제2 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제1 노드와 다른 제2 노드에 제2 전압을 제공하여 상기 제2 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 회로를 포함하되, 상기 제2 회로는, 상기 제1 노드의 전압 레벨이 상기 제2 논리 레벨로 변환될 경우, 상기 제2 노드의 전압 레벨에 제어되어, 상기 제2 노드에 상기 제2 전압이 제공되는 것을 차단하는 스위치를 포함한다.
본 발명의 몇몇 실시예에서, 상기 스위치는, 상기 제2 노드의 전압 레벨이 상기 제2 논리 레벨인 경우 온(on)되고, 상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨인 경우 오프(off)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 인에이블 신호의 논리 레벨과 상기 제2 노드의 전압의 논리 레벨을 NAND 연산하고 그 결과를 바탕으로 상기 스위치를 제어하는 연산회로를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스위치는 상기 연산회로의 출력에 게이팅되는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 논리 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 논리 레벨은 논리 로우 레벨(logical low level)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 유지 시키는 제1 키퍼 회로를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 유지 시키는 제2 키퍼 회로와, 상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 유지 시키는 제3 키퍼 회로를 더 포함하는 반도체 장치.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 노드; 제2 노드; 클럭 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 디벨롭(develop)시키는 제1 트랜지스터; 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 디벨롭시키는 제2 트랜지스터; 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 디벨롭시키는 제3 트랜지스터; 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제4 트랜지스터; 상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제5 트랜지스터; 및 상기 인에이블 신호의 논리 레벨과 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제6 트랜지스터를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는, 상기 클럭 신호가 상기 제1 논리 레벨일 경우 턴온되어 상기 제1 노드의 전압 레벨을 디벨롭시키는 제7 트랜지스터와, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨일 경우 턴온되어 상기 제1 노드의 전압 레벨을 디벨롭시키는 제8 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 트랜지스터는, 상기 클럭 신호가 상기 제1 논리 레벨일 경우 턴온되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제7 트랜지스터와, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨일 경우 턴온되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제8 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 트랜지스터는, 상기 인에이블 신호가 제1 논리 레벨이고, 상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨일 경우 턴 오프되어 상기 제2 노드의 전압을 유지시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 트랜지스터는 NMOS 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 노드; 제2 노드; 클럭 신호의 논리 레벨과 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 디벨롭(develop)시키는 제1 트랜지스터; 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 디벨롭시키는 제2 트랜지스터; 클럭 신호의 논리 레벨과 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 디벨롭시키는 제3 트랜지스터; 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제4 트랜지스터; 상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제5 트랜지스터; 및 상기 인에이블 신호의 논리 레벨과 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제6 트랜지스터를 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 트랜지스터와 상기 제3 트랜지스터의 게이트 단에 직렬로 접속된 인버터와 NAND 게이트를 더 포함하는 반도체 장치.
본 발명의 몇몇 실시예에서, 상기 제4 트랜지스터는, 상기 클럭 신호가 상기 제1 논리 레벨일 경우 턴온되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제7 트랜지스터와, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨일 경우 턴온되어 상기 제2 노드의 전압 레벨을 디벨롭시키는 제8 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 스캔 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제7 트랜지스터와, 상기 인에이블 신호의 논리 레벨과 상기 스캔 인에이블 신호의 논리 레벨을 OR 연산하여 그 결과를 상기 제6 트랜지스터의 게이트 단에 접속된 NAND 게이트에 제공하는 OR 게이트를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 2는 도 1에 도시된 반도체 장치의 타이밍 다이어그램이다.
도 3 내지 도 7은 도 2에 도시된 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 1을 참조하면, 반도체 장치(1)는 제1 회로(10), 제2 회로(20), 키퍼(keeper) 회로들(PKE, PKD, NKE, GKE)을 포함한다.
제1 회로(10)는, 제1 논리 레벨(예를 들어, 논리 하이 레벨, 이하 H로 표기함)을 갖는 인에이블 신호(E)와, 제1 논리 레벨(H)을 갖는 클럭 신호(CK)를 인가받아, 제1 노드(EVL)에 제1 전압(VDD)을 제공하여 제1 노드(EVL)의 전압 레벨을 제2 논리 레벨(예를 들어, 논리 로우 레벨, 이하 L로 표기함)로 변환시킬수 있다.
제1 회로(10)는 예를 들어, PMOS 트랜지스터로 구성된 트랜지스터(PPE)와, 예를 들어, NMOS 트랜지스터로 구성된 트랜지스터들(NE1~NE3)을 포함할 수 있다.
비록, 도면에서는 트랜지스터(PPE)가 PMOS 트랜지스터로 구성되고, 트랜지스터들(NE1~NE3)이 NMOS 트랜지스터로 구성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 이에 관한 구성은 얼마든지 변형되어 실시될 수 있다.
트랜지스터(PPE)는 클럭 신호(CK)에 게이팅(gating)되어 제1 전압(VDD)을 제1 노드(EVL)에 제공할 수 있다.
구체적으로, 트랜지스터(PPE)의 게이트 단은 클럭 신호(CK)를 인가받고, 제1 단은 제1 전압(VDD)에 접속되고, 제2 단은 제1 노드(EVL)에 접속될 수 있다.
트랜지스터들(NE1~NE3)은 각각 인에이블 신호(E), 클럭 신호(CK), 및 제2 노드(DLY)의 전압 레벨에 게이팅되어 제2 전압(VSS)을 제1 노드(EVL)에 제공할 수 있다.
구체적으로, 트랜지스터(NE3)의 게이트 단은 제2 노드(DLY)에 접속되고, 제1 단은 제2 전압(VSS)에 접속되고, 제2 단은 트랜지스터(NE2)에 접속될 수 있다. 트랜지스터(NE2)의 게이트 단은 클럭 신호(CK)를 인가받고, 제1 단은 트랜지스터(NE3)에 접속되고, 제2 단은 트랜지스터(NE1)에 접속될 수 있다. 트랜지스터(NE1)의 게이트 단은 인에이블 신호(E)를 인가받고, 제1 단은 트랜지스터(NE2)에 접속되고, 제2 단은 제1 노드(EVL)에 접속될 수 있다.
본 발명의 몇몇 실시예에서, 트랜지스터들(NE1~NE3)은 도시된 것과 같이, 제1 노드(EVL)와 제2 전압(VSS) 사이에 직렬연결 될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 본 발명의 몇몇 실시예에서, 제2 전압(VSS)은 예를 들어 접지 전압(ground voltage)을 포함할 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
제2 회로(20)는 예를 들어, PMOS 트랜지스터로 구성된 트랜지스터(PPD)와, 예를 들어, NMOS 트랜지스터로 구성된 트랜지스터들(ND1~ND3)와, 예를 들어, NAND 게이트로 구성된 연산 회로(GEN)를 포함할 수 있다.
비록, 도면에서는 트랜지스터(PPD)가 PMOS 트랜지스터로 구성되고, 트랜지스터들(ND1~ND3)이 NMOS 트랜지스터로 구성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 이에 관한 구성은 얼마든지 변형되어 실시될 수 있다.
트랜지스터(PPD)는 클럭 신호(CK)에 게이팅되어 제1 전압(VDD)을 제2 노드(DLY)에 제공할 수 있다.
구체적으로, 트랜지스터(PPD)의 게이트 단은 클럭 신호(CK)를 인가받고, 제1 단은 제1 전압(VDD)에 접속되고, 제2 단은 제2 노드(DLY)에 접속될 수 있다.
트랜지스터들(ND1~ND3)은 각각 제1 노드(EVL)의 전압 레벨, 연산 회로(GEN)의 출력 및 클럭 신호(CK)에 게이팅되어 제2 전압(VSS)을 제2 노드(DLY)에 제공할 수 있다.
구체적으로, 트랜지스터(ND3)의 게이트 단은 클럭 신호(CK)를 인가받고, 제1 단은 제2 전압(VSS)에 접속되고, 제2 단은 트랜지스터(ND2)에 접속될 수 있다. 트랜지스터(ND2)의 게이트 단은 연산 회로(GEN)의 출력을 인가받고, 제1 단은 트랜지스터(ND3)에 접속되고, 제2 단은 트랜지스터(ND1)에 접속될 수 있다. 트랜지스터(ND1)의 게이트 단은 제1 노드(EVL)에 접속되고, 제1 단은 트랜지스터(ND2)에 접속되고, 제2 단은 제2 노드(DLY)에 접속될 수 있다.
본 발명의 몇몇 실시예에서, 트랜지스터들(ND1~ND3)은 도시된 것과 같이, 제2 노드(DLY)와 제2 전압(VSS) 사이에 직렬연결 될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 본 발명의 몇몇 실시예에서, 제2 전압(VSS)은 예를 들어 접지 전압(ground voltage)을 포함할 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
연산 회로(GEN)는 예를 들어, NAND 게이트를 포함할 수 있다. 구체적으로, 연산 회로(GEN)는 제2 노드(DLY) 전압의 논리 레벨과, 인에이블 신호(E)의 논리 레벨을 NAND 연산하여 그 결과를 트랜지스터(ND2)의 게이트 단에 제공할 수 있다.
키퍼 회로(PKE)는 제1 노드(EVL)의 전압 레벨을 제1 논리 레벨(H)로 유지시키는 역할을 할 수 있다.
키퍼 회로(PKE)의 게이트 단은 제2 노드(DLY)에 접속되고, 제1 단은 제1 전압(VDD)에 접속되고, 제2 단은 제1 노드(EVL)에 접속될 수 있다.
키퍼 회로(PKD)는 제2 노드(DLY)의 전압 레벨을 제1 논리 레벨(H)로 유지시키는 역할을 할 수 있다.
키퍼 회로(PKD)의 게이트 단은 제1 노드(EVL)에 접속되고, 제1 단은 제1 전압(VDD)에 접속되고, 제2 단은 제2 노드(DLY)에 접속될 수 있다.
키퍼 회로(GKE, NKE)는 제1 노드(EVL)의 전압 레벨을 제2 논리 레벨(L)로 유지시키는 역할을 할 수 있다.
키퍼 회로(GKE, NKE)는, 도시된 것과 같이 제1 노드(EVL) 전압의 논리 레벨을 인버팅(inverting)하는 인버터(GKE)와, 인버터(GKE)의 출력에 게이팅되어 제1 노드(EVL)를 트랜지스터(ND3)의 제2 단에 접속시키는 트랜지스터(NKE)를 포함할 수 있다.
비록 도면에서는, 키퍼 회로(GKE, NKE)가, 인버터(GKE)와, 예를 들어, NMOS 트랜지스터로 구성된 트랜지스터(NKE)를 포함하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 키퍼 회로는 이와 다르게 PMOS 트랜지스터로 구성될 수도 있다.
인버터(GO)는 제1 노드(EVL) 전압의 논리 레벨을 인버팅하여 이를 출력 신호(ECK)로 제공하는 역할을 할 수 있다.
이하, 도 2 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 동작에 대해서 설명한다.
도 2는 도 1에 도시된 반도체 장치의 타이밍 다이어그램이다. 도 3 내지 도 7은 도 2에 도시된 반도체 장치의 동작을 설명하기 위한 도면들이다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치가 클럭 게이팅 장치로 동작하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
먼저 도 2 및 도 3을 참조하면, A구간에서, 클럭 신호(CK)가 제2 논리 레벨(L)이고, 인에이블 신호(E)가 제2 논리 레벨(L)인 경우, 트랜지스터(PPE)는 턴 온되어 제1 전압(VDD)을 제1 노드(EVL)에 제공한다. 그리고, 트랜지스터(NE1)는 턴 오프되어 제1 노드(EVL)는 제2 전압(VSS)에 접속되지 않는다.
따라서, 제1 노드(ELV)는 제1 논리 레벨(H)로 프리 차지(precharge)될 수 있다. 다시 말해, 제1 노드(ELV)의 전압 레벨이 제1 전압(VDD) 레벨로 디벨롭(develop)될 수 있다.
한편, 트랜지스터(PPD)는 턴 온되어 제1 전압(VDD)을 제2 노드(DLY)에 제공한다. 그리고, 트랜지스터(ND3)는 턴 오프되어 제2 노드(DLY)는 제2 전압(VSS)에 접속되지 않는다.
따라서, 제2 노드(DLY) 역시 제1 논리 레벨(H)로 프리 차지(precharge)될 수 있다. 다시 말해, 제2 노드(DLY)의 전압 레벨이 제1 전압(VDD) 레벨로 디벨롭될 수 있다.
다음 도 2 및 도 4를 참조하면, B구간에서, 인에이블 신호(E)가 제2 논리 레벨(L)을 유지하는 상태에서, 클럭 신호(CK)가 제1 논리 레벨(H)로 변환되면, 트랜지스터(PPE)는 턴 오프되어 제1 전압(VDD)을 더 이상 제1 노드(EVL)에 제공하지 않는다. 그리고, 트랜지스터(NE1)는 턴 오프되어 제1 노드(EVL)는 제2 전압(VSS)에 접속되지 않는다.
한편, 트랜지스터(PPD)는 턴 오프되어 제1 전압(VDD)을 제2 노드(DLY)에 제공하지 않는다.
그리고, 트랜지스터(ND1)는 제1 노드(EVL) 전압의 논리 레벨이 제1 레벨(H)을 유지하므로, 턴 온된다. 또한, 트랜지스터(ND3)는 클럭 신호(CK)가 제1 논리 레벨(H)을 가지므로, 턴 온된다.
한편, 제2 노드(DLY) 전압의 논리 레벨과 인에이블 신호의 논리 레벨에 따른 연산 회로(GEN)의 출력은 아래 표1과 같다.
DLY E 출력
L L H
H L H
L H H
H H L
앞서 A구간에서 제2 노드(DLY) 전압의 논리 레벨이 제1 논리 레벨(H)이었으므로, B구간에서 연산 회로(GEN)의 출력은 제1 논리 레벨(H)을 갖는다. 이에 따라, 트랜지스터(ND2)가 턴 온된다.
이처럼, 트랜지스터들(ND1~ND3)이 모두 턴 온되면, 제2 노드(DLY)에 제2 전압(VSS)이 제공된다. 이에 따라, 제2 노드(DLY) 전압의 레벨이 제2 논리 레벨(L)로 변환될 수 있다. 즉, 제2 노드(DLY)가 제2 논리 레벨(L)로 디스 차지(discharge)될 수 있다. 다시 말해, 제2 노드(DLY)의 전압 레벨이 제2 전압(VSS)으로 디벨롭될 수 있다.
이처럼 제2 노드(DLY) 전압의 레벨이 제2 논리 레벨(L)로 변환되면, 키퍼 회로(PKE)가 턴 온되어 제1 노드(EVL)에는 제1 전압(VDD)이 제공될 수 있다. 다시 말해, 제1 노드(EVL)의 전압 레벨이 제1 논리 레벨(H)로 유지될 수 있다.
다음 도 2 및 도 5를 참조하면, C구간에서, 클럭 신호(CK)가 제2 논리 레벨(L)을 유지하는 상태에서, 인에이블 신호(E)가 제1 논리 레벨(H)로 변환되면, 트랜지스터(PPE)가 턴 온되어 제1 전압(VDD)이 제1 노드(EVL)에 제공된다.
그리고, 트랜지스터(NE2)는 턴 오프되어 제1 노드(EVL)는 제2 전압(VSS)에 접속되지 않는다.
이에 따라, 제1 노드(EVL)의 전압 레벨은 제1 논리 레벨(H)을 유지한다.
한편, 트랜지스터(PPD)는 턴 온되어 제1 전압(VDD)을 제2 노드(DLY)에 제공한다. 그리고, 트랜지스터(ND3)는 턴 오프되어 제2 노드(DLY)는 제2 전압(VSS)에 접속되지 않는다.
이에 따라, 제2 노드(DLY)의 전압 레벨도 제1 논리 레벨(H)을 유지한다.
다음 도 2 및 도 6을 참조하면, D구간에서, 인에이블 신호(E)가 제1 논리 레벨(H)로 인가되는 상태에서, 클럭 신호(CK)가 제1 논리 레벨(H)로 변환되면, 트랜지스터(PPE)가 턴 오프되어 제1 전압(VDD)이 제1 노드(EVL)에 제공되지 않는다.
그리고, 트랜지스터들(NE1~NE3)이 모두 턴 온되어 제1 노드(EVL)가 제2 전압(VSS)에 접속된다. 이에 따라, 제1 노드(EVL)의 전압 레벨이 제2 전압(VSS)으로 디벨롭된다. 즉, 제1 노드(EVL)가 제2 논리 레벨(L)로 디스차지될 수 있다.
또한, 트랜지스터(NKE)가 턴 온되고, 트랜지스터(ND3) 역시 턴 온되므로, 제1 노드(EVL)가 트랜지스터(ND3)를 통해 제2 전압(VSS)에 접속될 수 있다. 이에 따라, 제1 노드(EVL)의 전압 레벨이 제2 전압(VSS)으로 디벨롭된다. 즉, 제1 노드(EVL)가 제2 논리 레벨(L)로 디스차지될 수 있다.
이처럼 제1 노드(EVL)의 전압 레벨이 제2 논리 레벨(L)로 변환될 경우, 인버터(GO)를 통해 출력 신호(ECK)가 제1 논리 레벨(H)로 변환될 수 있다.
한편, 트랜지스터(PPD)는 턴 오프되어 제1 전압(VDD)을 제2 노드(DLY)에 더 이상 제공하지 않는다. 그런데, 앞서 설명한 것과 같이 제1 노드(EVL) 전압의 논리 레벨이 제2 레벨(L)로 변환되므로, 키퍼 회로(PKD)가 턴온될 수 있다. 이에 따라, 키퍼 회로(PKD)를 통해 제1 전압(VDD)이 제2 노드(DLY)에 제공될 수 있다.
한편, 앞서 설명한 표1을 참조하면, 연산 회로(GEN)의 출력은 제2 논리 레벨(L)로 변환될 수 있다. 이에 따라, 트랜지스터(ND2)가 턴 오프되어 제2 노드(DLY)는 제2 전압(VSS)에 접속되지 않는다. 따라서, 제2 노드(DLY)의 전압 레벨은 제1 논리 레벨(H)을 유지할 수 있다.
다음 도 2 및 도 7을 참조하면, F구간에서, 클럭 신호(CK)가 제1 논리 레벨(H)을 유지하는 상태에서, 인에이블 신호(E)가 제1 논리 레벨(H)로 변환되면, 트랜지스터(PPE)가 턴 오프되어 제1 전압(VDD)이 제1 노드(EVL)에 제공되지 않는다.
그리고, 인접한 B구간에서, 제2 노드(DLY) 전압의 논리 레벨이 제2 논리 레벨(L)이었으므로, 트랜지스터(NE3)가 턴 오프된다. 따라서, 제1 노드(EVL)가 제2 전압(VSS)에 접속되지 않는다. 또한, 인접한 B구간에서, 제2 노드(DLY) 전압의 논리 레벨이 제2 논리 레벨(L)이었으므로, 키퍼 회로(PKE)가 턴 온된다. 이에 따라, 제1 전압(VDD)이 커퍼 회로(PKE)를 통해 제1 노드(EVL)에 제공될 수 있다. 이에 따라, 제1 노드(EVL)의 전압 레벨이 제1 논리 레벨(H)로 유지될 수 있다.
한편, 트랜지스터(PPD)는 턴 오프되어 제1 전압(VDD)을 제2 노드(DLY)에 제공하지 않는다. 또한, 제1 노드(EVL)의 전압 레벨이 제1 논리 레벨(H)로 유지되므로, 키퍼 회로(PKD)가 턴온되지 않는다.
한편, 트랜지스터(ND1)와 트랜지스터(ND3)는 턴 온된다. 그리고, 앞서 설명한 표1을 참조하면, 연산 회로(GEN)의 출력은 제1 논리 레벨(H)을 유지할 수 있다. 이에 따라, 트랜지스터(ND2)가 턴 온된다.
이처럼 트랜지스터들(ND1~ND3)가 모두 턴 온되므로, 제2 노드(DLY)가 제2 전압(VSS)에 접속될 수 있다. 이에 따라 제2 노드(DLY) 전압이 제2 전압(VSS)으로 디벨롭될 수 있다. 다시 말해, 제2 노드(DLY) 전압의 논리 레벨이 제2 논리 레벨(L)을 유지할 수 있다.
이와 같은 동작에 따라, 본 실시예에 따른 반도체 장치(1)는 도 2에 도시된 것과 같이 클럭 게이트 장치로 동작할 수 있다.
이처럼 본 실시예에 따른 반도체 장치(1)가 클럭 게이트 장치로 동작하는 도중, 연산 회로(GEN)와 트랜지스터(ND2)는, 제1 노드(EVL)가 제2 전압(VSS)으로 디스차지되더라도 제2 노드(DLY)의 전압 레벨을 제1 논리 레벨(H)로 유지하는 역할을 할 수 있다. 이에 따라, 회로 동작의 신뢰성이 향상될 수 있다. 또한, 연산 회로(GEN)와 트랜지스터(ND2)가 비교적 작은 공간을 차지하므로, 본 실시예에 따른 반도체 장치(1)를 포함하는 전자 장치의 크기를 줄일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 회로도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명한다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치(2)는, 제1 회로(12)와 제2 회로(22)를 포함할 수 있다.
제1 회로(12)는, 앞서 설명한 반도체 장치(1)에 비해, 트랜지스터(NE4)를 더 포함하고, 제2 회로(22)는 OR 게이트(G1)을 더 포함할 수 있다.
트랜지스터(NE4)는, 스캔 인에이블 신호(SE)의 논리 레벨에 게이팅되어 제1 노드(DLY)의 전압 레벨을 제2 논리 레벨(L)로 변환시킬 수 있다.
OR 게이트(G1)는 인에이블 신호(E)의 논리 레벨과 스캔 인에이블 신호(SE)의 논리 레벨을 OR 연산하여 그 결과를 연산 회로(GEN)에 제공할 수 있다.
도시된 것과 같이, 인에이블 신호(E)에 의해 게이팅되는 트랜지스터(NE1)와, 스캔 인에이블 신호(SE)에 의해 게이팅되는 트랜지스터(NE4)가 제1 노드(EVL)에 대해 서로 병렬 연결된다. 그리고, 인에이블 신호(E)와 스캔 인에이블 신호(SE)는 OR 연산되어 연산 회로(GEN)에 제공된다.
이에 따라, 본 실시예에 따른 반도체 장치(2)는 인에이블 신호(E)와 스캔 인에이블 신호(SE) 중 어느 하나가 제1 논리 레벨(H)로 인가되는 동안, 클럭 신호(CK)를 출력 신호(ECK)로 출력할 수 있다.
이 밖에 다른 동작은 앞서 설명한 실시예와 유사한 바, 중복된 설명은 생략한다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명한다.
도 9를 참조하면, 본 실시예에 따른 반도체 장치(3)는 제1 회로(14)와 제2 회로(24)를 포함할 수 있다.
제1 회로(14)에서는 앞서 설명한 반도체 장치(1)의 제1 회로(도 1의 10)에 포함된 트랜지스터(NE2)와 트랜지스터(NE3)가 하나의 트랜지스터(NE23)으로 통합되었다.
그리고, 앞서 설명한 반도체 장치(1)와 동일한 동작을 수행하기 위해, 제1 회로(14)가 인버터(GP2)와 NAND 게이트(GP1)를 더 포함할 수 있다.
NAND 게이트(GP1)는 제2 노드(DLY) 전압의 논리 레벨과, 클럭 신호(CK)의 논리 레벨을 NAND 연산하여 그 결과를 인버터(GP2)에 출력할 수 있다. 인버터(GP2)는 NAND 게이트(GP1)의 출력을 인버팅하여 트랜지스터(NE23)에 제공할 수 있다.
트랜지스터(NE23)는 인버터(GP2)의 출력에 게이팅되어 제1 노드(EVL)에 제2 전압(VSS)을 제공할 수 있다.
본 실시예에 따른 반도체 장치(3)의 트랜지스터(NE23)는 제1 노드(EVL)가 제2 전압(VSS)으로 디스차지되어야 하는 구간(예를 들어, 도 2의 D 구간)에서 턴 온되고, 트랜지스터(PPKE)는 턴 오프된다. 이에 따라, 본 실시예에 따른 반도체 장치(3)는, 앞서 설명한 반도체 장치(1)와 동일하게 동작할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명한다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치(4)는, 제1 회로(16)와 제2 회로(26)을 포함할 수 있다.
제1 회로(16)는, 앞서 설명한 반도체 장치(3)에 비해, 트랜지스터(NE4)를 더 포함하고, 제2 회로(26)는 OR 게이트(G1)을 더 포함할 수 있다.
트랜지스터(NE4)는, 스캔 인에이블 신호(SE)의 논리 레벨에 게이팅되어 제1 노드(DLY)의 전압 레벨을 제2 논리 레벨(L)로 변환시킬 수 있다.
OR 게이트(G1)는 인에이블 신호(E)의 논리 레벨과 스캔 인에이블 신호(SE)의 논리 레벨을 OR 연산하여 그 결과를 연산 회로(GEN)에 제공할 수 있다.
도시된 것과 같이, 인에이블 신호(E)에 의해 게이팅되는 트랜지스터(NE1)와, 스캔 인에이블 신호(SE)에 의해 게이팅되는 트랜지스터(NE4)가 제1 노드(EVL)에 대해 서로 병렬 연결된다. 그리고, 인에이블 신호(E)와 스캔 인에이블 신호(SE)는 OR 연산되어 연산 회로(GEN)에 제공된다.
이에 따라, 본 실시예에 따른 반도체 장치(4)는 인에이블 신호(E)와 스캔 인에이블 신호(SE) 중 어느 하나가 제1 논리 레벨(H)로 인가되는 동안, 클럭 신호(CK)를 출력 신호(ECK)로 출력할 수 있다.
이 밖에 다른 동작은 앞서 설명한 실시예와 유사한 바, 중복된 설명은 생략한다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 11을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함할 수 있다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 어느 하나를 채용할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 어느 하나를 채용할 수 있다.
도 13 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 13은 태블릿 PC(1200)을 도시한 도면이고, 도 14는 노트북(1300)을 도시한 도면이며, 도 15는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 12, 14, 16: 제1 회로
20, 22, 24, 26: 제2 회로

Claims (20)

  1. 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드에 제1 전압을 제공하여 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨과 다른 제2 논리 레벨로 변환시키는 제1 회로; 및
    상기 제2 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제1 노드와 다른 제2 노드에 제2 전압을 제공하여 상기 제2 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 회로를 포함하되,
    상기 제2 회로는,
    상기 인에이블 신호의 논리 레벨과 상기 제2 노드 전압의 논리 레벨을 NAND 연산하는 연산 회로와,
    상기 연산 회로의 출력에 온되어 상기 제2 노드에 상기 제2 전압을 제공하는 스위치를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 전압과 상기 제2 전압은 동일한 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 전압과 상기 제2 전압은 접지 전압을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 논리 레벨은 논리 하이 레벨(logical high level)을 포함하고,
    상기 제2 논리 레벨은 논리 로우 레벨(logical low level)을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 회로는,
    상기 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제2 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 변환시키고,
    상기 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 유지시키는 반도체 장치.
  6. 제 1항에 있어서,
    상기 스위치는, 상기 연산 회로의 출력에 게이팅되어 상기 제2 노드에 상기 제2 전압을 제공하는 NMOS 트랜지스터를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 유지 시키는 제1 키퍼 회로와,
    상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 상기 제1 논리 레벨로 유지 시키는 제2 키퍼 회로를 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 유지 시키는 제3 키퍼 회로를 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제3 키퍼 회로는,
    상기 제1 노드의 전압 레벨을 인버팅하는 인버터와,
    상기 인버터의 출력에 게이팅되어 상기 제1 노드에 상기 제1 전압을 제공하는 트랜지스터를 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 회로는,
    상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 변환시키는 제1 트랜지스터와,
    상기 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 트랜지스터와,
    상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제3 트랜지스터와,
    상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제4 트랜지스터를 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터를 포함하고,
    상기 제2 내지 제4 트랜지스터는 NMOS 트랜지스터를 포함하는 반도체 장치.
  12. 제 10항에 있어서,
    스캔 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제5 트랜지스터와,
    상기 인에이블 신호의 논리 레벨과 상기 스캔 인에이블 신호의 논리 레벨을 OR 연산하여 그 결과를 상기 제2 노드 전압의 논리 레벨로 상기 연산 회로에 제공하는 OR 게이트를 더 포함하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 제1 회로는,
    상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨이고, 상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨인 경우 턴온되어, 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨로 변환시키는 제1 트랜지스터와,
    상기 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 트랜지스터와,
    상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨이고, 상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨인 경우 턴온되어, 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제3 트랜지스터를 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    스캔 인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제4 트랜지스터와,
    상기 인에이블 신호의 논리 레벨과 상기 스캔 인에이블 신호의 논리 레벨을 OR 연산하여 그 결과를 상기 제2 노드 전압의 논리 레벨로 상기 연산 회로에 제공하는 OR 게이트를 더 포함하는 반도체 장치.
  15. 제1 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 제1 노드에 제1 전압을 제공하여 상기 제1 노드의 전압 레벨을 상기 제1 논리 레벨과 다른 제2 논리 레벨로 변환시키는 제1 회로; 및
    상기 제2 논리 레벨을 갖는 인에이블 신호와, 상기 제1 논리 레벨을 갖는 클럭 신호를 인가받아, 상기 제1 노드와 다른 제2 노드에 제2 전압을 제공하여 상기 제2 노드의 전압 레벨을 상기 제2 논리 레벨로 변환시키는 제2 회로를 포함하되,
    상기 제2 회로는,
    상기 제1 노드의 전압 레벨이 상기 제2 논리 레벨로 변환될 경우, 상기 제2 노드의 전압 레벨에 제어되어, 상기 제2 노드에 상기 제2 전압이 제공되는 것을 차단하는 스위치를 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 스위치는,
    상기 제2 노드의 전압 레벨이 상기 제2 논리 레벨인 경우 온(on)되고,
    상기 제2 노드의 전압 레벨이 상기 제1 논리 레벨인 경우 오프(off)되는 반도체 장치.
  17. 제1 노드;
    제2 노드;
    클럭 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 변경시키는 제1 트랜지스터;
    인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 변경시키는 제2 트랜지스터;
    상기 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 변경시키는 제3 트랜지스터;
    상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 변경시키는 제4 트랜지스터;
    상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 변경시키는 제5 트랜지스터; 및
    상기 인에이블 신호의 논리 레벨과 상기 제2 노드의 전압 레벨의 NAND 연산 결과에 게이팅되어 상기 제2 노드의 전압 레벨을 변경시키는 제6 트랜지스터를 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 트랜지스터는,
    상기 클럭 신호가 제1 논리 레벨일 경우 턴온되어 상기 제1 노드의 전압 레벨을 변경시키는 제7 트랜지스터와,
    상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨일 경우 턴온되어 상기 제1 노드의 전압 레벨을 변경시키는 제8 트랜지스터를 포함하는 반도체 장치.
  19. 제 17항에 있어서,
    상기 제4 트랜지스터는,
    상기 클럭 신호가 제1 논리 레벨일 경우 턴온되어 상기 제2 노드의 전압 레벨을 변경시키는 제7 트랜지스터와,
    상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨일 경우 턴온되어 상기 제2 노드의 전압 레벨을 변경시키는 제8 트랜지스터를 포함하는 반도체 장치.
  20. 제1 노드;
    제2 노드;
    클럭 신호의 논리 레벨과 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 변경시키는 제1 트랜지스터;
    인에이블 신호의 논리 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 변경시키는 제2 트랜지스터;
    클럭 신호의 논리 레벨과 제2 노드의 전압 레벨에 게이팅되어 상기 제1 노드의 전압 레벨을 변경시키는 제3 트랜지스터;
    상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 변경시키는 제4 트랜지스터;
    상기 제1 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 변경시키는 제5 트랜지스터; 및
    상기 인에이블 신호의 논리 레벨과 상기 제2 노드의 전압 레벨에 게이팅되어 상기 제2 노드의 전압 레벨을 변경시키는 제6 트랜지스터를 포함하는 반도체 장치.
KR1020140161946A 2014-11-19 2014-11-19 반도체 장치 KR102204597B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140161946A KR102204597B1 (ko) 2014-11-19 2014-11-19 반도체 장치
US14/870,351 US9450584B2 (en) 2014-11-19 2015-09-30 Semiconductor device
CN201510761526.6A CN105610411B (zh) 2014-11-19 2015-11-10 半导体装置
TW104138169A TWI708377B (zh) 2014-11-19 2015-11-19 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140161946A KR102204597B1 (ko) 2014-11-19 2014-11-19 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160059864A KR20160059864A (ko) 2016-05-27
KR102204597B1 true KR102204597B1 (ko) 2021-01-19

Family

ID=55962633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140161946A KR102204597B1 (ko) 2014-11-19 2014-11-19 반도체 장치

Country Status (4)

Country Link
US (1) US9450584B2 (ko)
KR (1) KR102204597B1 (ko)
CN (1) CN105610411B (ko)
TW (1) TWI708377B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102550422B1 (ko) * 2016-01-25 2023-06-30 삼성전자주식회사 반도체 장치
KR102615775B1 (ko) * 2017-01-31 2023-12-20 에스케이하이닉스 주식회사 반도체 장치
US10879898B2 (en) * 2018-01-23 2020-12-29 Samsung Electronics Co., Ltd. Power gating circuit for holding data in logic block

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6633992B1 (en) * 1999-12-30 2003-10-14 Intel Corporation Generalized pre-charge clock circuit for pulsed domino gates
JP2004030765A (ja) * 2002-06-25 2004-01-29 Fujitsu Ltd 自己診断機能内蔵の半導体記憶装置
US6850091B2 (en) * 2003-04-09 2005-02-01 Agere Systems, Inc. Bi-directional impedance matching circuit
US6972605B1 (en) 2004-03-25 2005-12-06 Sun Microsystems, Inc. High speed semi-dynamic flip-flop circuit
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
US7576582B2 (en) 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
US7639057B1 (en) * 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system
US7779372B2 (en) 2007-01-26 2010-08-17 Apple Inc. Clock gater with test features and low setup time
KR100885916B1 (ko) * 2007-02-28 2009-02-26 삼성전자주식회사 클럭 게이티드 회로
JP2009053989A (ja) 2007-08-28 2009-03-12 Toshiba Corp 半導体回路設計方法
TWI351433B (en) * 2008-01-15 2011-11-01 Univ China Medical Hair cleansing composition
US7902878B2 (en) * 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
US8030982B2 (en) * 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
JP2010124059A (ja) 2008-11-17 2010-06-03 Sony Corp クロックイネーブラ回路およびフリップフロップ回路
US9018995B2 (en) 2009-12-03 2015-04-28 Cadence Design Systems, Inc. Integrated clock gating cell for circuits with double edge triggered flip-flops
CN102215034B (zh) * 2010-04-12 2014-08-20 联发科技股份有限公司 触发器
KR101736437B1 (ko) * 2010-12-02 2017-05-17 삼성전자주식회사 플립플롭 회로
EP2515197A1 (en) 2011-04-21 2012-10-24 STMicroelectronics SA Clock gating circuit using a Muller C- element
KR101848042B1 (ko) 2011-04-22 2018-04-11 삼성전자주식회사 클록 게이티드 회로 및 그것을 포함하는 디지털 시스템
TWI445307B (zh) * 2011-08-22 2014-07-11 Winbond Electronics Corp 快閃記憶體
KR101958394B1 (ko) * 2011-11-08 2019-03-14 에스케이하이닉스 주식회사 반도체 장치
US8519767B2 (en) * 2011-12-21 2013-08-27 Micron Technology, Inc. Methods, apparatuses, and circuits for bimodal disable circuits

Also Published As

Publication number Publication date
CN105610411B (zh) 2020-11-20
TWI708377B (zh) 2020-10-21
US20160142055A1 (en) 2016-05-19
KR20160059864A (ko) 2016-05-27
TW201620119A (zh) 2016-06-01
US9450584B2 (en) 2016-09-20
CN105610411A (zh) 2016-05-25

Similar Documents

Publication Publication Date Title
US10587246B2 (en) Semiconductor circuit and method of operating the circuit
US10566977B2 (en) Clock gating circuit
US10498314B2 (en) Vectored flip-flop
US9837992B2 (en) Semiconductor device
US10447248B2 (en) Semiconductor circuit
US8928354B2 (en) Clock-delayed domino logic circuit and devices including the same
KR102204597B1 (ko) 반도체 장치
US9899990B2 (en) Semiconductor circuit including flip-flop
JP2015149706A (ja) 半導体回路及びその動作方法
US10418975B2 (en) Low clock supply voltage interruptible sequential
US9876500B2 (en) Semiconductor circuit
KR102441781B1 (ko) 반도체 회로
US20150188544A1 (en) Semiconductor apparatus cross-references to related application
US20190280693A1 (en) Fused voltage level shifting latch
KR102432447B1 (ko) 반도체 회로
KR102509743B1 (ko) 반도체 회로
US20130194019A1 (en) Semiconductor integrated circuit and method of operating device including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant