TW201620119A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，其包括：第一電路，施加具有第一邏輯位準的致能信號及具有第一邏輯位準的時脈信號，並將第一電壓提供至第一節點且將第一節點的電壓位準轉換為與第一邏輯位準不同之第二邏輯位準；以及第二電路，施加具有第二邏輯位準的致能信號及具有第一邏輯位準的時脈信號，並將第二電壓提供至與第一節點不同之第二節點且將第二節點的電壓位準轉換為第二邏輯位準。第二電路包括：運算電路，對致能信號的邏輯位準及第二節點的電壓位準執行反及運算；以及開關，反應於反及運算結果而導通且將第二電壓提供至第二節點。

Description

半導體裝置
本發明概念之實施例總體上涉及一種半導體裝置。更具體而言，本發明概念之實施例是有關於在半導體裝置中能夠控制時脈信號之產生的邏輯電路。
現代的半導體元件中多將具大量多重性的邏輯電路整合成一個晶片。當形成邏輯電路的元件及組件在其積體密度增加時，晶片的每單位面積電力消耗亦會隨著逐漸增加。如此攀升的每單位面積電力消耗將對半導體晶片在部份或整體上造成對應的散熱問題。
所謂正反器元件（以下，單獨地或統稱為「正反器」）以及用於將時脈信號提供至正反器的時脈閘控電路，公認是邏輯電路中相對最耗電的元件。因此，如何在減少半導體裝置中所述元件及相關電路的電力消耗並同時可維持高效能表現，是研發部門欲致力達成的目標之一。
本發明概念的實施例提供了半導體裝置及半導體電路，其具有優越的產品可靠度以及較低的電力消耗。
根據本發明概念的一態樣，提供有一種半導體裝置，其包括：第一電路，施加具有第一邏輯位準的致能信號及具有第一邏輯位準的時脈信號，並將第一電壓提供至第一節點且將第一節點的電壓位準轉換為與第一邏輯位準不同之第二邏輯位準；以及第二電路，施加具有第二邏輯位準的致能信號及具有第一邏輯位準的時脈信號，並將第二電壓提供至與第一節點不同之第二節點且將第二節點的電壓位準轉換為第二邏輯位準。其中，第二電路包括：運算電路，對致能信號的邏輯位準及第二節點的電壓位準執行反及運算；以及開關，反應於反及運算結果而導通且將第二電壓提供至第二節點。
根據本發明概念的另一態樣，提供有一種半導體裝置，其包括：第一電路，施加具有第一邏輯位準的致能信號及具有第一邏輯位準的時脈信號，並將第一電壓提供至第一節點且將第一節點的電壓位準轉換為與第一邏輯位準不同之第二邏輯位準；以及第二電路，施加具有第二邏輯位準的致能信號及具有第一邏輯位準的時脈信號，並將第二電壓提供至與第一節點不同之第二節點且將第二節點的電壓位準轉換為第二邏輯位準。其中，第二電路包括：開關，於第一節點的電壓位準轉換至第二邏輯位準時受控於第二節點的電壓位準，並提供第二電壓至第二節點。
根據本發明概念的又一態樣，提供有一種半導體裝置，其包括：第一節點及第二節點；第一電晶體，其受時脈信號的邏輯位準所閘控並擴展（develop）第一節點的電壓位準；第二電晶體，其受致能信號的邏輯位準所閘控並擴展第一節點的電壓位準；第三電晶體，其受第二節點的電壓位準所閘控並擴展第一節點的電壓位準；第四電晶體，其受時脈信號的邏輯位準所閘控並擴展第二節點的電壓位準；第五電晶體，其受第一節點的電壓位準所閘控並擴展第二節點的電壓位準；第六電晶體，其受致能信號的邏輯位準及第二節點的電壓位準所閘控並擴展第二節點的電壓位準。
根據本發明概念的再一態樣，提供有一種半導體裝置，其包括：第一節點及第二節點；第一電晶體，其受時脈信號的邏輯位準及第二節點的電壓位準所閘控並擴展第一節點的電壓位準；第二電晶體，其受致能信號的邏輯位準所閘控並擴展第一節點的電壓位準；第三電晶體，其受時脈信號的邏輯位準及第二節點的電壓位準所閘控並擴展第一節點的電壓位準；第四電晶體，其受時脈信號的邏輯位準所閘控並擴展第二節點的電壓位準；第五電晶體，其受第一節點的電壓位準所閘控並擴展第二節點的電壓位準；第六電晶體，其受致能信號的邏輯位準及第二節點的電壓位準所閘控並擴展第二節點的電壓位準。
以下將參照附圖詳細描述相關特定實施例，以使本發明概念之優點及特徵以及其達成方法可以更容易地被理解。然而，本發明概念可以多種不同形式來實施，且不應解釋為侷限於所繪示之實施例。實際上，此等實施例提供以使本揭露內容透徹且完整，並使本發明概念之理念能充分地傳達給熟習此項技術者。在本文的文字敘述與圖式中，相同標號用於代表相同或相似之元件。
本文所用術語乃作為描述特定實施例之用，而非意欲對本發明概念作出限制。本文中，除非上下文另有清楚指示，單數形式用語「一」、「該」以及類似指涉物亦欲涵蓋其複數形式。應進一步理解，當本說明書中出現用語「包括」時，其欲指出存在有特定特徵、總數、步驟、操作、元件及/或構件，但不排除存在或附加有一或多個其他的所述特徵、總數、步驟、操作、元件、構件及/或上述組合。
應理解，當一個元件或層被稱作是「連接至」、「耦接至」另一元件或層或「位於其上」時，所述元件或層可直接地「連接至」、「耦接至」另一元件或層或位於另一元件或層之上，或者其中也可能存在有介入元件或層。相對地，當一個元件被稱作是「直接在」另一元件或層或「直接連接至」、「直接耦接至」另一元件或層時，表示不存在有介入元件或層。本文中，用語「及/或」包括一或多個列舉之相關項目的任一或全部組合。
應理解，雖然本文中可以用語「第一」、「第二」等來描述多種元件、構件、區域、層及/或區段，該些元件、構件、區域、層及/或區段並不為此等用語所限制。此等用語僅用於使一個元件、構件、區域、層或區段相對於另一個元件、構件、區域、層或區段而作出區別。因此，在不背離本發明概念所教示的情況下，以下提及的第一元件、構件、區域、層或區段亦可稱作第二元件、構件、區域、層或區段。
除非另有定義，本文中所用術語（包含技術以及科學術語）全部具有與一般熟習本發明概念所屬技術者通常所理解的相同含義。應進一步理解，本文中的用語（諸如，常用辭典中所定義的用語）於相關領域與本說明書中皆具有一致的意義，且除非有具體定義，不應對其形式作出理想化或過度正式的解釋。
圖1為根據本發明概念一實施例所繪示之半導體裝置的電路圖。
參見圖1，半導體裝置（或半導體電路）1包括第一電路10、第二電路20、以及保持電路PKE、PKD及(NKE + GKE)。
第一電路10可用以將具有第一邏輯位準的致能信號E及具有相同之第一邏輯位準H的時脈信號CK施加至半導體裝置1的其他元件。就此而言，用語「邏輯位準」在第一邏輯位準與第二邏輯位準中是用以代表多狀態邏輯信號的一種特定信號狀態。最常見的是，邏輯信號會呈現通常命名為「低」或「高」的兩種狀態其中之一。當然，「低」與「高」狀態可具有各種不同的定義。因此，本文中用語「低邏輯位準」及「高邏輯位準」（或者，「第一邏輯位準」及「第二邏輯位準」）分別用以代表互為相反的二進制（低/高）信號狀態。以下實施例中，假設了第一邏輯位準為高（「H」）而第二邏輯位準為低（「L」），但不一定需要作如此定義，且其他實施例中亦可顛倒此些定義。
除了施加致能信號E及時脈信號CK以外，第一電路10亦可用於將第一電壓（例如，VDD）提供至第一節點EVL，藉以將第一節點EVL的電壓位準從第一邏輯位準轉換為第二邏輯位準。
在圖1所繪示的範例中，第一電路10包括第一P型金氧半導體（PMOS）電晶體PPE，以及第一、第二及第三N型MOS（NMOS）電晶體NE1、NE2及NE3。然而，所屬領域的技術人員將意識到第一電路10可以不同方式來實施（例如，採用不同數量、不同種類或不同配置的PMOS電晶體以及NMOS電晶體）。
此處，第一PMOS電晶體PPE受外部提供之時脈信號CK所閘控而將第一電壓VDD提供至第一節點EVL。也就是說，第一PMOS電晶體PPE的閘極端接收時脈信號CK，第一PMOS電晶體PPE的第一端接收第一電壓VDD，且第一PMOS電晶體PPE的第二端連接至第一節點EVL。
第一NMOS電晶體NE1受致能信號E所閘控，第二NMOS電晶體受時脈信號CK所閘控，且第三NMOS電晶體受第二節點DLY的信號所閘控。第一、第二及第三NMOS電晶體（依序地，第一端至第二端）串聯於第二電壓VSS與第一電壓VDD之間，因此第一NMOS電晶體NE1的第一端連接至第二NMOS電晶體NE2的第二端，而第一NMOS電晶體NE1的第二端連接至第一節點EVL。
在本發明概念的特定實施例中，第二電壓VSS可為接地電壓。
在圖1所繪示的範例中，第二電路20包括第二PMOS電晶體PPD；第四、第五及第六NMOS電晶體ND1、ND2及ND3；以及邏輯運算電路GEN（例如，反及閘（NAND gate））。類似地，所屬領域的技術人員將意識到此處第二電路20可以不同方式來實施（例如，採用不同數量、不同種類或不同配置的PMOS電晶體以及NMOS電晶體）。
第二PMOS電晶體PPD受時脈信號CK所閘控並將第一電壓VDD提供至第二節點DLY。也就是說，第二PMOS電晶體PPD的閘極端接收時脈信號CK，其第一端接收第一電壓VDD，且其第二端連接至第二節點DLY。
第四、第五及第六NMOS電晶體ND1、ND2及ND3分別受第一節點EVL的電壓、運算電路GEN的輸出以及時脈信號CK所閘控。可將第四、第五及第六NMOS電晶體ND1、ND2及ND3結合使用以將第二電壓VSS提供至第二節點DLY。
也就是說，第六NMOS電晶體ND3的閘極端接收時脈信號CK，其第一端接收第二電壓VSS，且其第二端連接至第五NMOS電晶體ND2。第五NMOS電晶體ND2的閘極端接收運算電路GEN的輸出，其第一端連接至第六NMOS電晶體ND3，且其第二端可連接至第四NMOS電晶體ND1。第四NMOS電晶體ND1的閘極端連接至第一節點EVL，其第一端可連接至第五NMOS電晶體ND2，且其第二端連接至第二節點DLY。藉此，第四、第五及第六NMOS電晶體串聯於第二節點DLY與第二電壓VSS之間。
圖1所繪示之運算電路GEN包括至少一個反及閘。然而，所屬領域的技術人員將意識到，只要運算電路GEN能有效地針對第二節點DLY的電壓及致能信號E執行反及運算（NAND operation），亦可採用其他合理的邏輯閘組合。如上所述，運算電路GEN的輸出（例如，反及運算結果）會提供至第五NMOS電晶體ND2的閘極端。
第一保持電路PKE是用於在圖1中將第一節點EVL的電壓位準「保持」（即，維持）於第一邏輯位準H。因此，第一保持電路PKE的閘極端連接至第二節點DLY，其第一端連接至第一電壓VDD，且其第二端連接至第一節點EVL。
第二保持電路PKD是用於在圖2中將第二節點DLY的電壓保持於第一邏輯位準H。因此，第二保持電路PKD的閘極端連接至第一節點EVL，其第一端連接至第一電壓VDD，且其第二端連接至第二節點DLY。
第三保持電路（其為GKE及NKE的組合）是用於在圖1中將第一節點EVL的電壓保持於第二邏輯位準L。此處，第三保持電路（GKE及NKE的組合）包括反相器GKE，其用於反轉第一節點EVL的電壓；以及第七NMOS電晶體NKE，其受反相器GKE的輸出所閘控並連接於第一節點EVL與第六NMOS電晶體ND3的第二端之間。
同樣地，所屬領域的技術人員將意識到此處亦可對前述第一、第二及第三保持電路中任一個可以以不同的配置來得到對應的所述結果。
最後，圖1中的半導體裝置1包括反相器GO，其反轉第一節點EVL的電壓藉以提供輸出（或致能）時脈信號ECK。
以下，將分別參考圖2、圖3、圖4、圖5、圖6及圖7來進一步說明圖1中半導體裝置1的操作。
圖2為進一步說明圖1所示半導體裝置1中元件與電路的各種信號位準的時序圖。圖3、圖4、圖5、圖6及圖7分別為用以進一步說明圖1及圖2所示半導體裝置1的操作的註釋電路圖。
參見圖2及圖3，於期間A中，當時脈信號CK具有第二邏輯位準L且致能信號E具有第二邏輯位準L時，第一PMOS電晶體PPE會導通以將第一電壓VDD提供至第一節點EVL。此處，第一NMOS電晶體NE1會關閉，而使第一節點EVL不連接至第二電壓VSS。因此，第一節點EVL會預充電至第一邏輯位準H。換句話說，第一節點EVL的電壓位準會擴展至第一電壓VDD的位準。
同時，第二PMOS電晶體PPD會導通以將第一電壓VDD提供至第二節點DLY。第六NMOS電晶體ND3會關閉，而使第二節點DLY不連接至第二電壓VSS。因此，第二節點DLY亦會預充電至第一邏輯位準H。換句話說，第二節點DLY的電壓位準會擴展至第一電壓VDD的位準。
參見圖2及圖4，第一PMOS電晶體PPE會反應於期間B中保持於第二邏輯位準L的致能信號E以及轉換為第一邏輯位準H的時脈信號CK而關閉，而使第一電壓VDD不再被提供至第一節點EVL。此處，第一NMOS電晶體NE1會關閉，而使第一節點EVL不連接至第二電壓VSS。第二PMOS電晶體PPD亦會關閉，而使第一電壓VDD不被提供第二節點DLY。
由於第一節點EVL的電壓保持於第一邏輯位準H，第四NMOS電晶體ND1會導通，而且由於時脈信號CK具有第一邏輯位準H，第六NMOS電晶體ND3亦會導通。
在這些條件下，對應第二節點DLY的邏輯位準及運算電路GEN的輸出會取決於致能信號E的邏輯位準，如表1所列。   表1
由於期間A中第二節點DLY的電壓位準是第一邏輯位準H，期間B中運算電路GEN的輸出會是第一邏輯位準H。基此，第五NMOS電晶體ND2會導通。
如上所述，若第四、第五及第六NMOS電晶體ND1、ND2及ND3全部導通，則第二電壓VSS會被提供至第二節點DLY。基此，第二節點DLY的電壓位準將轉換為第二邏輯位準L。也就是說，第二節點DLY會放電至第二邏輯位準L。換句話說，第二節點DLY的電壓位準會擴展至第二電壓VSS。
如上所述，若第二節點DLY的電壓位準轉換為第二邏輯位準L，則第一保持電路PKE會導通以使第一電壓VDD被提供至第一節點EVL。或者，換句話說，第一節點EVL的電壓位準會保持於第一邏輯位準H。
參見圖2及圖5，第一PMOS電晶體PPE會反應於期間C中保持於第二邏輯位準L的時脈信號CK以及轉換為第一邏輯位準H的致能信號E而導通，而使第一電壓VDD被提供至第一節點EVL。此處，第二NMOS電晶體NE2會關閉，而使第一節點EVL不連接至第二電壓VSS。基此，第一節點EVL的電壓位準會保持於第一邏輯位準H。
同時，第二PMOS電晶體PPD會導通以將第一電壓VDD提供至第二節點DLY，且第六NMOS電晶體ND3會關閉而使第二節點DLY不連接至第二電壓VSS。基此，第二節點DLY的電壓位準亦會保持於第一邏輯位準H。
參見圖2及圖6，第一PMOS電晶體PPE會反應於期間D中具有第一邏輯位準H的致能信號E以及轉換為第一邏輯位準H的時脈信號CK而關閉，而使第一電壓VDD不被提供至第一節點EVL。
由於第一、第二及第三NMOS電晶體NE1至NE3全部導通，所以第一節點EVL會連接至第二電壓VSS。基此，第一節點EVL的電壓位準會擴展至第二電壓VSS。或者可以說，第一節點EVL會放電至第二邏輯位準L。
此外，由於第三保持電路（第七NMOS電晶體NKE）及第六NMOS電晶體ND3皆為導通，所以第一節點EVL會經由第六NMOS電晶體ND3而連接至第二電壓VSS。基此，第一節點EVL的電壓位準會擴展至第二電壓VSS。或者可以說，第一節點EVL會放電至第二邏輯位準L。
如上所述，若第一節點EVL的電壓位準轉換為第二邏輯位準L，則致能時脈信號ECK將透過反相器GO而轉換成第一邏輯位準H。
然而，若第二PMOS電晶體PPD被關閉，則第一電壓VDD將不再被提供至第二節點DLY。如上所述，由於第一節點EVL的電壓位準轉換為第二電壓位準L，第二保持電路PKD會導通。因此，第一電壓VDD會經由第二保持電路PKD而提供至第二節點DLY。
再次參見表1，在致能信號E及第二節點DLY的電壓位準皆為第一邏輯位準H時，運算電路GEN的輸出會轉換為第二邏輯位準L。基此，第五NMOS電晶體ND2會關閉，而使第二節點DLY不連接至第二電壓VSS。因此，第二節點DLY的電壓位準會保持於第一邏輯位準H。
參見圖2及圖7，第一PMOS電晶體PPE會反應於期間F中保持於第一邏輯位準H的時脈信號CK以及轉換為第一邏輯位準H的致能信號E而關閉，而使第一電壓VDD不被提供至第一節點EVL。
由於期間B（其相鄰於期間F）中第二節點DLY的電壓位準為第二邏輯位準L，所以第三NMOS電晶體NE3會關閉。因此，第一節點EVL不會連接至第二電壓VSS。此外，由於期間B中第二節點DLY的電壓位準為第二邏輯位準L，所以第一保持電路PKE會導通。基此，第一電壓VDD會經由第一保持電路PKE而提供至第一節點EVL，且因此第一節點EVL的電壓位準會保持於第一邏輯位準H。
在這些條件下，第二PMOS電晶體PPD會關閉，而使第一電壓VDD不被提供第二節點DLY。此外，由於第一節點EVL的電壓位準轉換為第一電壓位準H，所以第二保持電路PKD不會導通。
在第四及第六NMOS電晶體ND1及ND3是導通的情況下，運算電路GEN的輸出會保持於第一邏輯位準H，且因此第五NMOS電晶體ND2會導通。再次參見表1，
由於第四、第五及第六NMOS電晶體ND1、ND2及ND3全部被導通，第二節點DLY會連接至第二電壓VSS。基此，第二節點DLY的電壓位準會擴展至第二電壓VSS。或者，換句話說，第二節點DLY的電壓位準會保持於第二邏輯位準L。
基於上述操作，在本發明概念的特定實施例中，圖1的半導體裝置1可搭配圖2所示操作時序而作為時脈閘控裝置來使用。在這些實施例中，運算電路GEN及第五NMOS電晶體ND2可用以將第二節點DLY保持於第一邏輯位準H，即使第一節點EVL放電至第二電壓VSS亦然。基此，可改善運算電路GEN的可靠度。此外，由於運算電路GEN及第五NMOS電晶體ND2僅佔據小量的晶片面積，因此採用所述時脈閘控裝置的電子裝置其大小亦可望減少。
圖8為根據本發明概念另一實施例所繪示之半導體裝置2的電路圖。以下說明主要集中在描述圖8、圖9及圖10的實施例與先前圖1中實施例的不同之處。
參照圖8，半導體裝置2包括第一電路12及第二電路22。然而，與圖1的第一電路10不同的是，圖8的第一電路12更加入了額外的NMOS電晶體NE4。另外，與圖1的第二電路20不同的是，圖8的第二電路22更加入了第二邏輯閘（例如，或閘G1）。
所述額外的NMOS電晶體NE4受掃描致能信號SE所閘控，且可用以將第二節點DLY的電壓位準轉換為第二邏輯位準L。而加入的或閘G1可用於對致能信號E及掃描致能信號SE執行或運算（OR operation），同時或閘G1的輸出可隨第二節DLY的電壓一起提供至運算電路GEN。
因此，在圖8中，第一（致能電路）NMOS電晶體（NE1）受致能信號E所閘控，而第四（致能電路）NMOS電晶體（NE4）受掃描致能信號SE所閘控。這兩個電晶體NE1及NE4相對於第一結點EVL而彼此並聯，而致能信號E及掃描致能信號SE亦提供至或閘G1並用於或運算結果，且其結果會被提供至運算電路GEN。基此，只有在致能信號E及掃描致能信號SE其中至少一個具有第一邏輯位準H時，圖8的半導體裝置2才會提供衍生自輸入時脈信號CK的致能時脈信號ECK。
半導體裝置2中元件及電路的操作及互操作實質上分別與圖1所示實施例所述的類似元件及電路相同。就此而言，可任意對圖1及圖8所示對應的該些電晶體元件進行編號及標示。也就是說，在整個電路圖中，PMOS電晶體及NMOS電晶體可指派為第一至第N個，或者可相對於第一及第二電路（10/20及12/22）而分別指派為NE1至NEN以及ND1至NDN，其中N為大於一的自然數。
圖9為根據本發明概念又一實施例所繪示之半導體裝置3的電路圖。
參照圖9，半導體裝置3包括第一電路14及第二電路24。相較於圖1中包括有第一、第二及第三NMOS電晶體NE1、NE2及NE3的第一電路10，圖9的第一電路14僅包括單一（致能電路）NMOS電晶體NE23。
為使半導體裝置3能執行與半導體裝置1相同的運算，半導體裝置3的第一電路14更包括反相器GP2及反及閘GP1。
此處，反及閘GP1會對第二節點DLY的電壓及輸入時脈信號CK執行反及運算。反及運算結果會用作反相器GP2的輸入。因此，反相器GP2會反轉反及閘GP1的輸出並使用所得之信號來閘控PMOS電晶體PPKE及電晶體NE23。
故，電晶體NE23會受反相器GP2所閘控而將第二電壓VSS提供至第一節點EVL。
作為回應，在第一節點EVL會被放電至第二電壓VSS的期間（類似於圖2的期間D），電晶體NE23會導通而PMOS電晶體PPKE會關閉。基此，圖9所示之半導體裝置3即可執行與圖1所示之半導體裝置1相同的運算。
圖10為根據本發明概念又一實施例所繪示之半導體裝置4的電路圖。
參照圖10，半導體裝置4包括第一電路16及第二電路26。與前一實施例相比，第一電路16可更包括電晶體NE4，且第二電路26可更包括或閘G1。此處，電晶體NE4受掃描致能信號SE所閘控，而使第二節點DLY的電壓轉換為第二邏輯位準L。或閘G1會再次對致能信號E及掃描致能信號SE執行或運算，以將或運算結果提供至運算電路GEN。
如圖10所示，受致能信號E所閘控的電晶體NE1及受掃描致能信號SE所閘控的電晶體NE4相對於第一節點EVL而彼此並聯。在對致能信號E及掃描致能信號SE執行或運算後，或運算結果會提供至運算電路GEN。
基此，只要致能信號E及掃描致能信號SE其中之一具有第一邏輯位準H，圖10的半導體裝置4即可將衍生自輸入時脈信號CK的致能時脈信號ECK輸出。
圖11為包括有根據本發明概念實施例之半導體裝置的系統單晶片（system on chip；SoC）系統的方塊圖。
參見圖11，SoC系統1000包括應用處理器1001以及動態記憶體（DRAM）1060。應用處理器1001可包括中央處理器（CPU）1010、多媒體系統1020、匯流排1030、記憶體系統1040以及週邊電路1050。
中央處理器1010可執行驅動SoC系統1000所需的計算。本發明概念的例示性實施例中，中央處理器1010可在包括有多個核心的多核心環境下設定。
當SoC系統1000可使用多媒體系統1020來進行各種多媒體功能。多媒體系統1020可包括3D引擎模組、視訊編解碼器、顯示系統、攝影系統、以及後處理器。
匯流排1030可用於進行中央處理器1010、多媒體系統1020、記憶體系統1040以及週邊電路1050之間的資料傳輸。在本發明概念的例示性實施例中，匯流排1030可具有多層式結構。詳細而言，匯流排1030的範例包括多層式先進高性能匯流排（multi-layer advanced high-performance bus；AHB）或多層式高階可擴展介面（multi-layer advanced eXtensible interface；AXI），但本發明概念的態樣不限於此。
記憶體系統1040可提供連接至外部記憶體（例如，動態記憶體1060）的應用處理器1001進行高速運算所需之環境。本發明概念的實施例中，記憶體系統1040可包括獨立控制器（例如，DRAM控制器）以控制所述外部記憶體（例如，動態記憶體1060）。
週邊電路1050可提供SoC系統1000順利連接至外部裝置（例如，主機板）所需之環境。基此，週邊電路1050可包括各種介面以便與連接至SoC系統1000的外部裝置相容。
動態記憶體1060可作為應用處理器1001操作上所需之工作記憶體。本發明概念的例示性實施例中，動態記憶體1060可配置於應用處理器1001的外部。也就是說，動態記憶體1060可與應用處理器1001一起以疊合式封裝（package on package；PoP）的形式來封裝。
根據本發明概念的一實施例，SoC系統1000中至少有一個組件可採用所述半導體裝置（例如，上述的半導體裝置1、2、3及4）。
圖12為包括有根據本發明概念實施例之半導體裝置的電子系統的方塊圖。
參見圖12，電子系統1100可包括控制器1110、輸入/輸出（I/O）裝置1120、記憶體裝置1130、介面1140以及匯流排150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130以及介面1140可藉由匯流排1150來相互連接。匯流排1150與資料傳輸的路徑對應。
控制器1110可包括微處理器、數位信號處理器、微控制器及與前述元件相比有類似作用的邏輯元件其中至少一個。輸入/輸出裝置1120可包括小鍵盤、鍵盤、顯示裝置等。記憶體裝置1130可儲存資料及/或指令。介面1140可執行如傳輸資料至通訊網路，或者從通訊網路接收資料等功能。介面1140可為有線或無線。例如，介面1140可包括天線或者有線/無線收發器等。
縱然未有繪示，電子系統1100更可包括高速DRAM及/或SRAM，以作為可改善控制器1110之操作的工作記憶體。電子系統1100可應用於個人數位助理（PDA）、行動電腦、上網平板、無線電話、行動電話、數位音樂播放器、記憶卡或者可進行在無線環境下傳輸及/或接收資訊的任何電子裝置。
根據本發明概念的一實施例中，電子裝置1100中至少有一個組件可採用半導體裝置1至4。
圖13、圖14及圖15繪示可運用根據本發明概念實施例之半導體裝置的電子系統。
圖13繪示一種運用了根據本發明概念一實施例的半導體裝置的平板電腦（1200）。圖14繪示一種運用了根據本發明概念一實施例的半導體裝置的筆記型電腦（1300），而圖15繪示一種運用了根據本發明概念一實施例的半導體裝置的智慧型手機（1400）。在前述實施例中，雖然僅描述了平板電腦1200、筆記型電腦1300及智慧型手機1400能運用根據本發明概念實施例的半導體裝置1至4，然而本發明概念的態樣並不限於此。在本發明概念的實施例中，半導體系統可被實現為電腦、超可攜式電腦（UMPC）、工作站、上網本、個人數位助理（PDA）、可攜式電腦、上網平板、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放器（PMP）、可攜式遊戲機、導航裝置、黑盒子、數位相機、三維（3D）電視、數位錄音機、數位音訊播放器、數位影像記錄器、數位影像播放器、數位攝影機、數位視訊播放器或其他類似者。
雖然本發明概念已參照例示性實施例來特別繪示並描述如上，但熟習此項技術者將理解，可在不脫離如附加之申請專利範圍所界定之本發明概念之範疇的情況下，對本發明概念作各種形式及細節上的改變。
1、2、3、4‧‧‧半導體裝置
10、12、14、16‧‧‧第一電路
20、22、24、26‧‧‧第二電路
1000‧‧‧SoC系統
1001‧‧‧應用處理器
1100‧‧‧電子系統
1010‧‧‧中央處理器
1020‧‧‧多媒體系統
1030‧‧‧多層式互連匯流排
1040‧‧‧記憶體系統
1050‧‧‧週邊電路
1060‧‧‧動態記憶體
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板電腦
1300‧‧‧筆記型電腦
1400‧‧‧智慧型手機
VDD‧‧‧第一電壓
VSS‧‧‧第二電壓
PPE‧‧‧第一PMOS電晶體
NE1‧‧‧第一NMOS電晶體
NE2‧‧‧第二NMOS電晶體
NE3‧‧‧第三NMOS電晶體
NE4‧‧‧第四NMOS電晶體
A、B、C、D、F‧‧‧期間
CK‧‧‧時脈信號
DLY‧‧‧第二節點
E‧‧‧致能信號
ECK‧‧‧致能時脈信號
EVL‧‧‧第一節點
G1‧‧‧或閘
GEN‧‧‧運算電路
GKE、GO、GP2‧‧‧反相器
GP1‧‧‧反及閘
ND1‧‧‧第四NMOS電晶體
ND2‧‧‧第五NMOS電晶體
ND3‧‧‧第六NMOS電晶體
NE23‧‧‧NMOS電晶體
NKE‧‧‧第七NMOS電晶體
PKD‧‧‧第二保持電路
PKE‧‧‧第一保持電路
PPD‧‧‧第二PMOS電晶體
PPKE‧‧‧PMOS電晶體
SE‧‧‧掃描致能信號
為使本發明概念之上述及其他特徵及優點更加顯見，以下將參照附圖詳細來描述相關特定實施例，其中： 圖1為根據本發明概念一實施例所繪示之半導體裝置的電路圖； 圖2為進一步說明圖1所示半導體裝置的時序圖； 圖3、圖4、圖5、圖6及圖7為用以更進一步說明圖1及圖2所示半導體裝置的操作之註釋電路圖； 圖8為根據本發明概念另一實施例所繪示之半導體裝置的電路圖； 圖9為根據本發明概念又一實施例所繪示之半導體裝置的電路圖； 圖10為根據本發明概念又一實施例所繪示之半導體裝置的電路圖； 圖11為包括有根據本發明概念實施例之半導體裝置的系統單晶片（system on chip；SoC）系統的方塊圖； 圖12為包括有根據本發明概念實施例之半導體裝置的電子系統的方塊圖；以及 圖13、圖14及圖15繪示可運用根據本發明概念實施例之半導體裝置的半導體系統。
1‧‧‧半導體裝置
10‧‧‧第一電路
20‧‧‧第二電路
CK‧‧‧時脈信號
DLY‧‧‧第二節點
E‧‧‧致能信號
ECK‧‧‧致能時脈信號
EVL‧‧‧第一節點
GEN‧‧‧運算電路
GKE、GO‧‧‧反相器
ND1‧‧‧第四NMOS電晶體
ND2‧‧‧第五NMOS電晶體
ND3‧‧‧第六NMOS電晶體
NE1‧‧‧第一NMOS電晶體
NE2‧‧‧第二NMOS電晶體
NE3‧‧‧第三NMOS電晶體
NKE‧‧‧第七NMOS電晶體
PKD‧‧‧第二保持電路
PKE‧‧‧第一保持電路
PPD‧‧‧第二PMOS電晶體
PPE‧‧‧第一PMOS電晶體
VDD‧‧‧第一電壓
VSS‧‧‧第二電壓

Claims (20)

  1. 一種半導體裝置，包括： 第一電路，用以接收具有第一邏輯位準的致能信號及具有所述第一邏輯位準的時脈信號，並將第一電壓提供至第一節點以將所述第一節點的電壓位準從所述第一邏輯位準改變為與所述第一邏輯位準不同之第二邏輯位準；以及 第二電路，用以接收具有所述第二邏輯位準的所述致能信號及具有所述第一邏輯位準的所述時脈信號，並將第二電壓提供至與所述第一節點不同之第二節點以將所述第二節點的電壓位準從所述第一邏輯位準改變為所述第二邏輯位準， 其中所述第二電路包括： 運算電路，對所述致能信號及所述第二節點的所述電壓位準執行反及運算以產生反及運算結果；以及 開關，反應於所述反及運算結果而導通以將所述第二電壓提供至所述第二節點。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一電壓與所述第二電壓其中之一為接地電壓。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一邏輯位準為邏輯高位準且所述第二邏輯位準為邏輯低位準。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第二電路用以接收具有所述第二邏輯位準的所述致能信號及具有所述第二邏輯位準的所述時脈信號，並將第三電壓提供至所述第二節點以將所述第二節點的電壓位準從所述第二邏輯位準改變為所述第一邏輯位準；以及 所述第二電路用以接收具有所述第一邏輯位準的所述致能信號及具有所述第二邏輯位準的所述時脈信號，並將所述第二節點的所述電壓位準保持於所述第一邏輯位準。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述開關為N型金氧半導體電晶體，其受所述反及運算結果所閘控而將所述第二電壓提供至所述第二節點。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括： 第一保持電路，其受所述第二節點的所述電壓位準所閘控而將所述第一節點的所述電壓位準保持於所述第一邏輯位準；以及 第二保持電路，其受所述第一節點的所述電壓位準所閘控而將所述第二節點的所述電壓位準保持於所述第一邏輯位準。
  7. 如申請專利範圍第6項所述的半導體裝置，更包括： 第三保持電路，其受所述第一節點的所述電壓位準所閘控而將所述第一節點的所述電壓位準保持於所述第二邏輯位準。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述第三保持電路包括： 反相器，反轉所述第一節點的所述電壓位準以產生反相輸出；以及 電晶體，其受所述反相輸出所閘控而將所述第一電壓提供至所述第一節點。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述第一電路包括： 第一電晶體，其受所述時脈信號所閘控而使所述第一節點的所述電壓位準轉換為所述第一邏輯位準； 第二電晶體，其受所述致能信號所閘控而使所述第一節點的所述電壓位準轉換為所述第二邏輯位準； 第三電晶體，其受所述時脈信號所閘控而使所述第一節點的所述電壓位準轉換為所述第二邏輯位準；以及 第四電晶體，其受所述第二節點的所述電壓位準所閘控而使所述第一節點的所述電壓位準轉換為所述第二邏輯位準。
  10. 一種半導體裝置，包括： 第一電路，用以接收具有第一邏輯位準的致能信號及具有所述第一邏輯位準的時脈信號，並將第一電壓提供至第一節點以將所述第一節點的電壓位準從所述第一邏輯位準轉換為與所述第一邏輯位準不同之第二邏輯位準；以及 第二電路，用以接收具有所述第二邏輯位準的所述致能信號及具有所述第一邏輯位準的所述時脈信號，並將第二電壓提供至與所述第一節點不同之第二節點以將所述第二節點的電壓位準從所述第一邏輯位準轉換為所述第二邏輯位準， 其中所述第二電路包括開關，所述開關於所述致能信號具有所述第一邏輯位準期間受控於所述第二節點的所述電壓位準。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述開關於所述第二節點的所述電壓位準為所述第二邏輯位準時導通，並於所述第二節點的所述電壓位準為所述第一邏輯位準時關閉。
  12. 如申請專利範圍第10項所述的半導體裝置，更包括： 運算電路，對所述致能信號及所述第二節點的所述電壓位準執行反及運算以提供反及運算結果，並反應於所述反及運算結果而控制所述開關。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述開關包括：NMOS電晶體，其受所述運算電路的輸出所閘控。
  14. 如申請專利範圍第10項所述的半導體裝置，其中所述第一邏輯位準為邏輯高位準且所述第二邏輯位準為邏輯低位準。
  15. 如申請專利範圍第10項所述的半導體裝置，更包括： 第一保持電路，其受所述第一節點的所述電壓位準所閘控而將所述第一節點的所述電壓位準保持於所述第二邏輯位準。
  16. 如申請專利範圍第15項所述的半導體裝置，更包括： 第二保持電路，其受所述第二節點的所述電壓位準所閘控而將所述第一節點的所述電壓位準保持於所述第一邏輯位準；以及 第三保持電路，其受所述第一節點的所述電壓位準所閘控而將所述第二節點的所述電壓位準保持於所述第一邏輯位準。
  17. 一種半導體裝置，包括： 第一節點，以及第二節點； 第一電晶體，其受時脈信號所閘控而評定所述第一節點的電壓； 第二電晶體，其受致能信號所閘控而進一步評定所述第一節點的所述電壓； 第三電晶體，其受所述第二節點的電壓所閘控而更進一步評定所述第一節點的所述電壓； 第四電晶體，其受所述時脈信號所閘控而評定所述第二節點的所述電壓； 第五電晶體，其受所述第一節點的所述電壓所閘控而進一步評定所述第二節點的所述電壓； 運算電路，對所述致能信號及所述第二節點的所述電壓執行反及運算以提供經反及運算結果；以及 第六電晶體，其受所述經反及運算結果所閘控而更進一步評定所述第二節點的所述電壓。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述第一電晶體包括： 第七電晶體，其在所述時脈信號具有第一邏輯位準時導通以將所述第一節點的所述電壓從所述第一邏輯位準評定為與所述第一邏輯位準不同之第二邏輯位準；以及 第八電晶體，其在所述時脈信號具有所述第二邏輯位準時導通以將所述第一節點的所述電壓從所述第一邏輯位準評定為所述第二邏輯位準。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述第四電晶體包括： 第七電晶體，其在所述時脈信號具有第一邏輯位準時導通以將所述第二節點的所述電壓從所述第一邏輯位準評定為與所述第一邏輯位準不同之第二邏輯位準；以及 第八電晶體，其在所述時脈信號具有所述第二邏輯位準時導通以將所述第二節點的所述電壓從所述第一邏輯位準評定為所述第二邏輯位準。
  20. 如申請專利範圍第17項所述的半導體裝置，其中所述第六電晶體在所述致能信號具有第一邏輯位準且所述第二節點的所述電壓為所述第一邏輯位準時關閉，而使電壓保持於所述第二節點。
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