KR102441781B1 - 반도체 회로 - Google Patents

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KR102441781B1
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Abstract

반도체 회로가 제공된다. 반도체 회로는, 클럭 신호(CK)의 전압 레벨을 바탕으로 제1 노드(EN)의 값을 제2 노드(FB)로 전파하는 제1 회로(103); 상기 클럭 신호(CK)의 전압 레벨을 바탕으로 상기 제2 노드(FB)의 값을 제3 노드(ZZ1)으로 전파하는 제2 회로(104); 상기 제2 노드(FB)의 전압 레벨 및 상기 클럭 신호(CK)의 전압 레벨을 바탕으로 상기 제3 노드(ZZ1)의 값을 결정하는 제3 회로(105)를 포함하고, 상기 제1 회로(103)는 상기 제1 노드(EN)의 전압 레벨에 게이팅되는 제1 트랜지스터(N1), 상기 제1 트랜지스터(N1)와 직렬로 연결되고 상기 제3 노드(ZZ1)의 전압 레벨에 게이팅되는 제2 트랜지스터(N2) 및 상기 직렬로 연결된 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2)와 병렬 또는 직렬로 연결되고 상기 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 제3 트랜지스터(P0)를 포함하고, 상기 제2 회로(104)는 상기 클럭 신호(CK)의 전압 레벨에 게이팅되는 제4 트랜지스터(N0)를 포함한다.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}
본 발명은 반도체 회로에 관한 것이다.
공정의 미세화로 더 많은 로직 회로들이 하나의 칩에 집적되고 있다. 이에 따라 칩의 단위 면적당 소모 전력은 점차 증가하고 있다. 이 때문에, 이러한 칩을 채용한 전자 장치에서도 발열 문제가 중요한 이슈로 부각되고 있다.
플립-플롭(flip-flop)을 비롯한 동작 회로에 클럭(clock) 신호를 공급하는 클럭 게이트(clock gate)는 전자 장치에서 전력을 가장 많이 소모하는 대표적인 소자로 볼 수 있다. 따라서, 이러한 소자의 소모 전력을 감소시키는 것이 매우 중요하게 되었다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상되고 소모 전력이 저감된 반도체 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, 클럭 신호(CK)의 전압 레벨을 바탕으로 제1 노드(EN)의 값을 제2 노드(FB)로 전파하는 제1 회로(103); 클럭 신호(CK)의 전압 레벨을 바탕으로 제2 노드(FB)의 값을 제3 노드(ZZ1)으로 전파하는 제2 회로(104); 및 제2 노드(FB)의 전압 레벨 및 클럭 신호(CK)의 전압 레벨을 바탕으로 제3 노드(ZZ1)의 값을 결정하는 제3 회로(105)를 포함하고, 제1 회로(103)는 제1 노드(EN)의 전압 레벨에 게이팅되는 제1 트랜지스터(N1), 제1 트랜지스터(N1)와 직렬로 연결되고 제3 노드(ZZ1)의 전압 레벨에 게이팅되는 제2 트랜지스터(N2) 및 직렬로 연결된 제1 트랜지스터(N1) 및 제2 트랜지스터(N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 상기 제1 노드(EN)의 값을 제2 노드(FB)로 제공하는 제3 트랜지스터(P0)를 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제3 회로(105)는 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 상기 제3 노드(ZZ1)에 전원 전압을 제공하는 제5 트랜지스터(P2) 및 상기 제5 트랜지스터(P2)와 병렬로 연결되고 상기 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 상기 제3 노드(ZZ1)에 전원 전압을 제공하는 제6 트랜지스터를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 회로(104)는 상기 제3 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 제2 노드(FB)에 전원 전압을 제공하는 제8 트랜지스터(P1), 상기 클럭 신호(CK)의 전압 레벨에 게이팅되는 제4 트랜지스터(N0) 및 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 상기 제2 노드(FB)에 제공하는 제9 트랜지스터(N3)를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 회로(104)는 상기 제9 트랜지스터(N3)와 직렬로 연결되고 상기 클럭 신호(CK)의 전압 레벨에 게이팅되는 제10 트랜지스터(N4)를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제10 트랜지스터(N4)의 드레인은 상기 제2 노드(FB)에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제10 트랜지스터(N4)의 드레인은 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2) 사이에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 회로(105)는 상기 제2 노드(FB)의 전압 레벨에 게이팅되는 제7 트랜지스터를 더 포함하고, 상기 제7 트랜지스터의 소오스 및 상기 제9 트랜지스터(N3)의 소오스는 상기 제4 트랜지스터(N0)의 드레인과 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제9 트랜지스터(N3)의 드레인은 상기 제2 노드(FB)에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제9 트랜지스터(N3)의 드레인은 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2) 사이에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 회로(104)는 상기 제3 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 제2 노드(FB)에 전원 전압을 제공하는 제8 트랜지스터(P1) 및 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 제9 트랜지스터(N3)를 포함하고, 상기 제3 회로(105)는 상기 클럭 신호(CK)의 전압 레벨을 제1 입력으로 하고, 상기 제2 노드(FB)의 전압 레벨을 제2 입력으로 하는 NAND 게이트(108)를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제10 트랜지스터(N4)의 드레인은 상기 제2 노드(FB)에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제10 트랜지스터(N4)의 드레인은 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2) 사이에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 회로는 제3 노드(ZZ1)의 전압 레벨을 바탕으로 노드(ECK)의 전압 레벨을 결정하는 출력 회로(102)를 더 포함하고, 상기 출력 회로(102)는 래치(latch) 회로를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 회로는, 클럭 신호(CK)의 전압 레벨을 바탕으로 제1 노드(EN)의 값을 제2 노드(FB)로 전파하는 제1 회로(103); 클럭 신호(CK)의 전압 레벨을 바탕으로 제2 노드(FB)의 값을 제3 노드(ZZ1)으로 전파하는 제2 회로(104); 및 제2 노드(FB)의 전압 레벨 및 클럭 신호(CK)의 전압 레벨을 바탕으로 제3 노드(ZZ1)의 값을 결정하는 제3 회로(105)를 포함하고, 제1 회로(103)는 제1 노드(EN)의 전압 레벨에 게이팅되는 제1 트랜지스터(N1), 제1 트랜지스터(N1)와 직렬로 연결되고 제3 노드(ZZ1)의 전압 레벨에 게이팅되는 제2 트랜지스터(N2) 및 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 제1 노드(EN)의 값을 제2 노드(FB)에 제공하는 제3 트랜지스터(P0)를 포함하고, 제2 회로(104)는 제2 노드(FB)의 값을 반전시키는 인버터 및 클럭 신호(CK)의 전압 레벨에 게이팅되어 인버터의 출력 값을 제3 노드(ZZ1)으로 전달하는 제4 트랜지스터(N0)를 포함하고, 제3 회로(105)는 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 제3 노드(ZZ1)에 전원 전압을 제공하는 제5 트랜지스터(P2) 및 제5 트랜지스터(P2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 제3 노드(ZZ1)에 전원 전압을 제공하는 제6 트랜지스터를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 트랜지스터(P0)는 상기 직렬로 연결된 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2)와 병렬로 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 트랜지스터(P0)는 상기 직렬로 연결된 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2)와 직렬로 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 회로(103)는 상기 제1 노드(EN)의 반전된 전압 레벨에 게이팅되어 전원 전압을 상기 제2 노드(FB)에 제공하고, 상기 제3 트랜지스터(P0)와 직렬로 연결된 제7 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 회로(104)는 상기 제3 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 제2 노드(FB)에 전원 전압을 제공하는 제8 트랜지스터(P1), 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 제9 트랜지스터(N3) 및 상기 제9 트랜지스터(N3)와 직렬로 연결되고 상기 클럭 신호(CK)의 전압 레벨에 게이팅되는 제10 트랜지스터(N4)를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제10 트랜지스터(N4)의 드레인은 상기 제2 노드(FB)에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제10 트랜지스터(N4)의 드레인은 상기 제1 트랜지스터(N1) 및 상기 제2 트랜지스터(N2) 사이에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 제3 노드(ZZ1)의 전압 레벨을 바탕으로 노드(ECK)의 전압 레벨을 결정하는 출력 회로(102)를 더 포함하고, 상기 출력 회로(102)는 래치(latch) 회로를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 회로는, 클럭 신호(CK)의 전압 레벨을 바탕으로 제1 노드(EN)의 값을 제2 노드(FB)로 전파하는 제1 회로(103); 클럭 신호(CK)의 전압 레벨을 바탕으로 제2 노드(FB)의 값을 제3 노드(ZZ1)으로 전파하는 제2 회로(104); 및 제2 노드(FB)의 전압 레벨 및 클럭 신호(CK)의 전압 레벨을 바탕으로 제3 노드(ZZ1)의 값을 결정하는 제3 회로(105)를 포함하고, 제1 회로(103)는 제1 노드(EN)의 전압 레벨에 게이팅되는 제1 트랜지스터(N1), 제1 트랜지스터(N1)와 직렬로 연결되고 제3 노드(ZZ1)의 전압 레벨에 게이팅되는 제2 트랜지스터(N2) 및 직렬로 연결된 제1 트랜지스터(N1) 및 제2 트랜지스터(N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 제1 노드(EN)의 값을 제2 노드(FB)로 제공하는 제3 트랜지스터(P0)를 포함하고, 제2 회로(104)는 클럭 신호(CK)의 전압 레벨에 게이팅되어 제2 노드(FB)의 값을 제3 노드(ZZ1)으로 전달하는 제4 트랜지스터(N0)를 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제3 회로(105)는 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 상기 제3 노드(ZZ1)에 전원 전압을 제공하는 제5 트랜지스터(P2) 및 상기 제5 트랜지스터(P2)와 병렬로 연결되고 상기 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 상기 제3 노드(ZZ1)에 전원 전압을 제공하는 제6 트랜지스터를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 회로(104)는 상기 제3 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 제2 노드(FB)에 전원 전압을 제공하는 제7 트랜지스터(P1), 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 제8 트랜지스터(N3) 및 상기 제8 트랜지스터(N3)와 직렬로 연결되고 상기 클럭 신호(CK)의 전압 레벨에 게이팅되는 제9 트랜지스터(N4)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 회로는, 클럭 신호(CK)의 전압 레벨을 바탕으로 제1 노드(EN)의 값을 제2 노드(FB)로 전파하는 제1 회로(103), 클럭 신호(CK)의 전압 레벨을 바탕으로 제2 노드(FB)의 값을 제3 노드(ZZ1)으로 전파하는 제2 회로(104), 및 제2 노드(FB)의 전압 레벨 및 클럭 신호(CK)의 전압 레벨을 바탕으로 제3 노드(ZZ1)의 값을 결정하는 제3 회로(105)를 포함하고, 제1 회로(103)는 제1 노드(EN)의 전압 레벨에 게이팅되어 접지 전압을 제공하는 제1 트랜지스터(N1), 제1 트랜지스터(N1)와 직렬로 연결되고 제3 노드(ZZ1)의 전압 레벨에 게이팅되어 접지 전압을 제2 노드(FB)에 제공하는 제2 트랜지스터(N2) 및 제2 트랜지스터(N2)와 직렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 제1 노드(EN)의 값을 제2 노드(FB)로 전파하는 제3 트랜지스터(P0)를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 회로는, 클럭 신호(CK)가 제1 전압 레벨(L)인 경우, 제1 노드(EN)의 전압 레벨을 반전하여 제2 노드(FB)로 전파하는 제1 트랜지스터(P0)를 포함하는 제1 회로(103); 클럭 신호(CK)가 제2 전압 레벨(H)인 경우, 제2 노드(FB)의 전압 레벨을 반전하여 제3 노드(ZZ1)로 전파하는 제2 트랜지스터(N0)를 포함하는 제2 회로(104); 및 클럭 신호(CK)가 제1 전압 레벨(L)에서 제2 전압 레벨(H)로 전이하는 경우, 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 제3 노드(ZZ1)에 전원 전압을 제공하는 제3 트랜지스터(P2)를 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 회로(103)는 서로 직렬로 연결된 제5 트랜지스터(N1) 및 제6 트랜지스터(N2)를 포함하고, 상기 직렬로 연결된 상기 제5 트랜지스터(N1) 및 상기 제6 트랜지스터(N2)는 상기 제1 트랜지스터(P0)와 병렬 또는 직렬로 연결되고, 상기 제1 노드(EN)가 제1 전압 레벨(L)인 경우, 상기 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 상기 제1 트랜지스터(P0) 및 상기 제6 트랜지스터(N2)가 턴온되어 상기 제2 노드(FB)는 제2 전압 레벨(H)을 갖고, 상기 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 상기 제1 트랜지스터(P0)는 턴오프되어 상기 제2 노드(FB)의 제2 전압 레벨(H)을 유지하고, 상기 제2 트랜지스터(N0)는 턴온되어 상기 제2 노드(FB)의 제2 전압 레벨(H)을 반전하여 제3 노드(ZZ1)로 전파할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 상기 제3 노드(ZZ1)는 상기 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 제4 트랜지스터에 의해 전원 전압을 제공받을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 회로(103)는 서로 직렬로 연결된 제5 트랜지스터(N1) 및 제6 트랜지스터(N2)를 포함하고, 상기 직렬로 연결된 상기 제5 트랜지스터(N1) 및 상기 제6 트랜지스터(N2)는 상기 제1 트랜지스터(P0)와 병렬 또는 직렬로 연결되고, 상기 제1 노드(EN)가 제2 전압 레벨(H)인 경우, 상기 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 상기 제1 트랜지스터(P0), 상기 제5 트랜지스터(N1) 및 상기 제6 트랜지스터(N2)가 턴온되어 상기 제2 노드(FB)는 제1 전압 레벨(L)을 갖고, 상기 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 상기 제1 트랜지스터(P0)는 턴오프되어 상기 제2 노드(FB)의 제1 전압 레벨(L)을 유지하고, 상기 제2 트랜지스터(N0)는 턴온되고, 상기 제3 노드(ZZ1)는 상기 제3 트랜지스터(P2)에 의해 전원 전압을 제공받을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 회로는, 클럭; 제1 회로 및 제2 회로를 각각 포함하는 제1 클럭 게이트 회로 및 제2 클럭 게이트 회로; 및 제1 클럭 게이트 회로를 통해 클럭을 제공받는 제1 동작 회로 및 제2 클럭 게이트 회로를 통해 클럭을 제공받는 제2 동작 회로를 포함하고, 제1 회로는 클럭 신호(CK)가 제1 전압 레벨(L)인 경우, 제1 노드(EN)의 전압 레벨을 반전하여 제2 노드(FB)로 전파하는 제1 트랜지스터(P0) 및 서로 직렬로 연결된 제2 트랜지스터(N1) 및 제3 트랜지스터(N2)를 포함하고, 상기 직렬로 연결된 상기 제2 트랜지스터(N1) 및 상기 제3 트랜지스터(N2)는 상기 제1 트랜지스터(P0)와 병렬로 연결되고, 제2 회로는 클럭 신호(CK)가 제2 전압 레벨(H)인 경우, 클럭 신호(CK)가 제1 전압 레벨인 경우의 제2 노드(FB)의 전압 레벨을 반전하여 제3 노드(ZZ1)로 전파하는 제4 트랜지스터(N0)를 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 클럭 게이트 회로 및 상기 제2 클럭 게이트 회로는 각각 상기 클럭 신호(CK)가 제1 전압 레벨(L)에서 제2 전압 레벨(H)로 전이하는 경우, 상기 제2 노드(FB)의 반전된 전압 레벨에 게이팅되어 상기 제3 노드(ZZ1)에 전원 전압을 제공하는 제5 트랜지스터(P2)를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 클럭 게이트 회로 및 상기 제2 클럭 게이트 회로에 인에이블(E) 및 스캔 인에이블(SE) 신호를 제공하는 컨트롤러를 더 포함하고, 제1 전압 레벨(L)의 인에이블(E) 신호를 제공받은 상기 제1 클럭 게이트 회로는 상기 제1 트랜지스터(P0) 및 상기 제4 트랜지스터(N0)를 이용하여 상기 제1 동작 회로에 제1 전압 레벨(L)의 신호를 제공하고, 제2 전압 레벨(H)의 인에이블(E) 신호를 제공받은 상기 제2 클럭 게이트 회로는 상기 제1 트랜지스터(P0) 및 상기 제4 트랜지스터(N0)를 이용하여 상기 제2 동작 회로에 상기 클럭 신호(CK)를 전달할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 클럭 게이트 회로는, 상기 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 상기 제1 트랜지스터(P0)가 턴온되어 상기 제2 노드(FB)는 제1 전압 레벨(L)을 갖고, 상기 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 상기 제1 트랜지스터(P0)는 턴오프되어 상기 제2 노드(FB)의 제1 전압 레벨(L)을 유지하고, 상기 제4 트랜지스터(N0)는 턴온되고, 상기 제3 노드(ZZ1)는 상기 제5 트랜지스터(P2)에 의해 전원 전압을 제공받을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 클럭 게이트 회로는, 상기 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 상기 제1 트랜지스터(P0)가 턴온되어 상기 제2 노드(FB)는 제2 전압 레벨(H)을 갖고, 상기 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 상기 제1 트랜지스터(P0)는 턴오프되어 상기 제2 노드(FB)의 제2 전압 레벨(H)을 유지하고, 상기 제4 트랜지스터(N0)는 턴온되어 상기 제2 노드(FB)의 제2 전압 레벨(H)을 반전하여 제3 노드(ZZ1)로 전파하고, 상기 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 상기 제3 노드(ZZ1)는 상기 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 제5 트랜지스터에 의해 전원 전압을 제공받을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 회로의 출력 회로의 변형례를 도시한 것이다.
도 1c는 본 발명의 일 실시예에 따른 반도체 회로의 출력 회로의 다른 변형례를 도시한 것이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 14는 본 발명의 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 몇몇의 실시예들에 따른 반도체 회로를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a는 본 발명의 일 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 회로(100)는 입력 회로(101a), 제1 회로(103a), 제2 회로(104), 제3 회로(105) 및 출력 회로(102)를 포함한다.
입력 회로(101a)는 인에이블(E) 및 스캔 인에이블(SE) 신호의 전압 레벨을 바탕으로 노드(EN)의 전압 레벨을 결정할 수 있다. 도 1a에서 입력 회로(101a)는 인에이블(E) 신호를 제1 입력으로 하고 스캔 인에이블(SE) 신호를 제2 입력으로 하는 NOR 게이트로 도시되어 있지만, 본 발명의 범위는 이에 제한되지 않는다. 즉, 입력 회로(101a)는 제1 회로(103a)의 노드(EN)의 전압 레벨을 결정할 수 있는 임의의 회로를 포함할 수 있다. 이러한 내용은 도 2 내지 도 12와 관련하여 후술할 본 발명의 다른 실시예에서도 마찬가지로 적용된다.
한편, 출력 회로(102)는 노드(ZZ1)의 전압 레벨을 바탕으로 노드(ECK)의 전압 레벨을 결정할 수 있다. 도 1a에서 출력 회로(102)는 노드(ZZ1)의 전압 레벨을 반전시키는 인버터로 도시되어 있지만, 본 발명의 범위는 이에 제한되지 않는다. 즉, 출력 회로(102)는 노드(ECK)의 전압 레벨을 결정할 수 있는 임의의 회로를 포함할 수 있다. 이러한 내용은 도 2 내지 도 12와 관련하여 후술할 본 발명의 다른 실시예에서도 마찬가지로 적용된다. 특히, 출력 회로(102)는 본 발명의 다양한 실시예에 따른 반도체 회로를 플립 플롭으로 동작시키기 위한 래치(latch) 회로를 포함할 수 있는데, 이에 대해서는 도 1b 및 도 1c와 관련하여 후술하도록 한다.
제1 회로(103a)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 병렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 소오스는 노드(FB)에 연결된다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N1, N2)의 연결 순서는 서로 바뀔 수 있다.
제2 회로(104)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3) 및 트랜지스터(N3)와 직렬로 연결되고 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(FB)에 제공하는 트랜지스터(N4)를 포함한다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N3, N4)의 연결 순서는 서로 바뀔 수 있다. 즉, 트랜지스터(N4)는 트랜지스터(N3)에 의해 제공되는 접지 전압을 노드(FB)에 제공하도록 트랜지스터(N3)의 드레인과 노드(FB) 사이에 배치될 수도 있고, 트랜지스터(N3)에 접지 전압을 제공하도록 접지 노드와 트랜지스터(N4)의 소오스 사이에 배치될 수도 있다. 후자의 경우 트랜지스터(N3)는 트랜지스터(N4)의 드레인과 노드(FB) 사이에 배치될 수 있다. 또한, 제2 회로(104)는 클럭 신호(CK)의 전압 레벨에 게이팅되는 트랜지스터(N0)를 포함한다.
제3 회로(105)는 노드(FB)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터(P2) 및 트랜지스터(P2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터를 포함할 수 있다.
이러한 반도체 회로(100)의 동작을 살펴보면 다음과 같다.
제1 회로(103a)는 인에이블(E)의 전압 레벨 및 클럭 신호(CK)의 전압 레벨을 바탕으로 노드(EN)의 값을 노드(FB)로 전파한다. 즉, 노드(EN)의 값은 트랜지스터(P0, N1, N2)를 통해 노드(FB)로 전파된다. 예를 들어, 클럭 신호(CK)가 제1 전압 레벨(L)인 경우에는, 트랜지스터(N1)의 상태와 무관하게 트랜지스터(P0, N2)가 턴온된다. 따라서, 노드(FB)의 값은 인버터를 거쳐 반전된 노드(EN)의 값으로 결정된다.
이 경우, 노드(ZZ1)는 제3 회로(105)에서 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터에 의해 제2 전압 레벨(H)을 갖는다. 이로부터 클럭 신호(CK)가 제1 전압 레벨(L)인 경우에는 노드(ZZ1)가 제2 전압 레벨(H)을 가지므로 결국 노드(ECK)는 클럭 신호(CK)의 전압 레벨과 동일한 제1 전압 레벨(L)을 가지게 된다.
본 명세서에서 임의의 회로가 특정 노드(A)의 값을 다른 특정 노드(B)로 전파한다는 것의 의미는 특정 노드(A)의 값에 따라 다른 특정 노드(B)의 값을 결정할 수 있다는 의미를 포함한다. 따라서 반드시 특정 노드(A)의 값과 다른 특정 노드(B)의 값이 동일할 필요는 없다. 예를 들어, 도 1a에서, 제1 회로(103a)는 노드(EN)의 값을 반전시키는 인버터를 포함하며, 제1 회로(103a)가 노드(EN)의 값을 노드(FB)로 전파한다는 것의 의미는 트랜지스터(P0, N1, N2)를 이용하여 노드(FB)에 상기 인버터에 의해 반전된 값(즉, /EN)을 전달한다는 의미를 포함한다.
제2 회로(104)는 클럭 신호(CK)의 전압 레벨을 바탕으로 노드(FB)의 값을 노드(ZZ1)으로 전파한다. 즉, 노드(FB)의 값은 트랜지스터(N0)를 통해 노드(ZZ1)으로 전파된다. 예를 들어, 클럭 신호(CK)가 제2 전압 레벨(H)인 경우 트랜지스터(N0)가 턴온되므로, 노드(ZZ1)의 값은 인버터를 거쳐 반전된 노드(FB)의 값으로 결정된다.
제3 회로(105)는 노드(FB)의 전압 레벨 및 클럭 신호(CK)의 전압 레벨을 바탕으로 노드(ZZ1)의 값을 결정한다. 특히, 클럭 신호(CK)가 제1 전압 레벨(L)에서 제2 전압 레벨(H)로 전이하는 경우, 트랜지스터(P2)는 노드(FB)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공한다.
반도체 회로(100)의 동작을 더욱 자세히 살펴보면, 노드(EN)가 제1 전압 레벨(L)인 경우, 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 트랜지스터(P0)가 턴온되어 노드(FB)는 제2 전압 레벨(H)을 갖는다. 이 때, 노드(ZZ1)는 제3 회로(105)에서 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터에 의해 전원 전압을 제공받을 수 있다. 한편, 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 트랜지스터(P0)는 턴오프되어 노드(FB)의 제2 전압 레벨(H)을 유지한다. 이 때, 트랜지스터(N0)는 턴온되어 노드(FB)의 제2 전압 레벨(H)을 반전하여 노드(ZZ1)로 전파한다.
다시 말해서, 노드(EN)가 제1 전압 레벨(L)인 경우, 즉, 인에이블(E) 신호가 제2 전압 레벨(H)을 갖는 경우, 클럭 신호(CK)가 제1 전압 레벨(L)일 때 노드(FB, ZZ1)는 제2 전압 레벨(H)를 갖고, 이로 인해 노드(ECK)는 제1 전압 레벨(L)을 갖는다. 한편, 클럭 신호(CK)가 제2 전압 레벨(H)일 때 노드(FB)의 전압 레벨은 그대로 제2 전압 레벨(H)로 유지되고, 노드(ZZ1)은 제1 전압 레벨(L)을 갖고, 이로 인해 노드(ECK)는 제2 전압 레벨(H)을 갖는다. 즉, 인에이블(E) 신호가 제2 전압 레벨(H)을 갖는 경우, 노드(ECK)는 클럭 신호(CK)의 값과 그대로 대응되는 값을 가짐을 알 수 있다.
한편, 노드(EN)가 제2 전압 레벨(H)인 경우, 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 트랜지스터(P0)와 조건에 따라 트랜지스터(N1, N2)가 턴온되어 노드(FB)는 제1 전압 레벨(L)을 갖는다. 한편, 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 트랜지스터(P0)는 턴오프되어 노드(FB)의 제1 전압 레벨(L)을 유지한다. 이 때, 노드(ZZ1)는 노드(FB)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P2)에 의해 전원 전압을 제공받을 수 있다.
다시 말해서, 노드(EN)가 제2 전압 레벨(H)인 경우, 즉, 인에이블(E) 신호가 제1 전압 레벨(L)을 갖는 경우, 클럭 신호(CK)가 제1 전압 레벨(L)일 때 노드(FB)는 제1 전압 레벨(L)을 갖고, 노드(ZZ1)는 제2 전압 레벨(H)를 갖고, 이로 인해 노드(ECK)는 제1 전압 레벨(L)을 갖는다. 한편, 클럭 신호(CK)가 제2 전압 레벨(H)일 때 노드(FB)의 전압 레벨은 그대로 제1 전압 레벨(L)로 유지되고, 노드(ZZ1)은 제2 전압 레벨(H)을 갖고, 이로 인해 노드(ECK)는 제1 전압 레벨(L)을 갖는다. 즉, 인에이블(E) 신호가 제1 전압 레벨(L)을 갖는 경우, 노드(ECK)는 클럭 신호(CK)의 값과 무관하게 제1 전압 레벨(L) 값을 가짐을 알 수 있다.
도 1b는 본 발명의 일 실시예에 따른 반도체 회로의 출력 회로의 변형례를 도시한 것이다.
도 1b를 참조하면, 출력 회로(102a)는 서로 직렬로 연결된 트랜지스터(LP1, LN1, LN2) 및 서로 직렬로 연결된 트랜지스터(LP2, LP3, LN3, LN4)를 포함한다.
트랜지스터(LP1)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(ZZ2)에 전원 전압을 제공하고, 트랜지스터(LN2)는 노드(FB)의 반전된 전압 레벨(FBN)에 게이팅되어 접지 전압을 제공하고, 트랜지스터(LN1)는 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(ZZ2)에 제공한다.
한편, 트랜지스터(LP2)는 노드(ZZ2)의 전압 레벨에 게이팅되어 전원 전압을 제공하고, 트랜지스터(LP3)는 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 전원 전압을 노드(ZZ2)에 제공한다. 트랜지스터(LN4)는 노드(ZZ1)의 전압 레벨에 게이팅되어 전지 전압을 제공하고, 트랜지스터(LN3)는 노드(ZZ2)의 반전된 전압 레벨에 게이팅되어 접지 전압을 노드(ZZ2)에 제공한다.
출력 회로(102a)는 이와 같은 배치로 이루어진 래치를 포함하고, 본 발명의 다양한 실시예에 따른 반도체 회로가 출력 회로(102a)를 포함하는 경우 플립 플롭으로 동작할 수 있다. 이러한 내용은 도 2 내지 도 12와 관련하여 후술할 본 발명의 다른 실시예에서도 마찬가지로 적용된다.
도 1c는 본 발명의 일 실시예에 따른 반도체 회로의 출력 회로의 다른 변형례를 도시한 것이다.
도 1c를 참조하면, 출력 회로(102b)는 서로 직렬로 연결된 트랜지스터(LP1, LN1, LN2) 및 서로 직렬로 연결된 트랜지스터(LP2, LP3, LN3)를 포함한다.
트랜지스터(LP1)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(ZZ2)에 전원 전압을 제공하고, 트랜지스터(LN2)는 노드(ZZ1)의 전압 레벨에 게이팅되어 접지 전압을 제공하고, 트랜지스터(LN1)는 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(ZZ2)에 제공한다.
한편, 트랜지스터(LP2)는 노드(ZZ2)의 전압 레벨에 게이팅되어 전원 전압을 제공하고, 트랜지스터(LP3)는 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 전원 전압을 노드(ZZ2)에 제공한다. 트랜지스터(LN3)는 노드(ZZ2)의 반전된 전압 레벨에 게이팅되어 트랜지스터(LN2)로부터 접지 전압을 노드(ZZ2)에 제공한다.
출력 회로(102b)는 이와 같은 배치로 이루어진 래치를 포함하고, 본 발명의 다양한 실시예에 따른 반도체 회로가 출력 회로(102b)를 포함하는 경우 플립 플롭으로 동작할 수 있다. 이러한 내용은 도 2 내지 도 12와 관련하여 후술할 본 발명의 다른 실시예에서도 마찬가지로 적용된다.
도 2는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 2를 참조하면, 도 2의 실시예에 따른 반도체 회로(110)는 제1 회로(103b)를 포함한다. 제1 회로(103b)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 직렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 직렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 드레인은 노드(FB)에 연결된다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N1, N2)의 연결 순서는 서로 바뀔 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 3을 참조하면, 도 3의 실시예에 따른 반도체 회로(120)는 제1 회로(103c)를 포함한다. 제1 회로(103c)에서 트랜지스터(N1) 제2 트랜지스터(N2)는 트랜지스터(P0)와 직렬로 연결되고, 제1 회로(103c)는 노드(EN)의 반전된 전압 레벨에 게이팅되어 전원 전압을 노드(FB)에 제공하고, 트랜지스터(P0)와 직렬로 연결된 트랜지스터를 더 포함한다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터의 연결 순서는 서로 바뀔 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 4를 참조하면, 도 4의 실시예에 따른 반도체 회로(130)는 제1 회로(103d)를 포함한다. 제1 회로(103d)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 병렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 소오스는 노드(FB)에 연결된다.
제2 회로(104)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3) 및 트랜지스터(N3)와 직렬로 연결되고 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(FB)에 제공하는 트랜지스터(N4)를 포함한다. 특히 주목할 것은, 제2 회로(104)의 트랜지스터(N4)의 드레인이 제1 회로(103d)의 트랜지스터(N1) 및 트랜지스터(N2) 사이에 연결된다는 점이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 5를 참조하면, 도 5의 실시예에 따른 반도체 회로(140)는 제1 회로(103c)를 포함한다. 제1 회로(103c)에서 트랜지스터(N1) 제2 트랜지스터(N2)는 트랜지스터(P0)와 직렬로 연결되고, 제1 회로(103c)는 노드(EN)의 반전된 전압 레벨에 게이팅되어 전원 전압을 노드(FB)에 제공하고, 트랜지스터(P0)와 직렬로 연결된 트랜지스터를 더 포함한다.
제2 회로(104)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3) 및 트랜지스터(N3)와 직렬로 연결되고 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(FB)에 제공하는 트랜지스터(N4)를 포함한다. 특히 주목할 것은, 제2 회로(104)의 트랜지스터(N4)의 드레인이 제1 회로(103d)의 트랜지스터(N1) 및 상기 제2 트랜지스터(N2) 사이에 연결된다는 점이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 6을 참조하면, 도 6의 실시예에 따른 반도체 회로(150)는, 제1 회로(103a) 및 앞선 실시예에서의 제2 회로(104) 및 제3 회로(105)에 대응되는 제4 회로(106)를 포함한다. 제1 회로(103a)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 병렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 소오스는 노드(FB)에 연결된다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N1, N2)의 연결 순서는 서로 바뀔 수 있다.
한편, 제4 회로(106)는 노드(FB)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터(P2) 및 트랜지스터(P2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터를 포함할 수 있다. 특히 주목할 것은, 제4 회로(106)는 노드(FB)의 전압 레벨에 게이팅되고, 그 소오스가 트랜지스터(N0)의 드레인과 연결된다는 점이다.
또한, 제4 회로(106)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3)를 포함하고, 트랜지스터(N3)의 소오스는 트랜지스터(N0)의 드레인과 연결된다는 점이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 7을 참조하면, 도 6에서와 달리, 도 7의 실시예에 따른 반도체 회로(160)는 제1 회로(103b)를 포함한다. 제1 회로(103b)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 직렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 직렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 드레인은 노드(FB)에 연결된다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N1, N2)의 연결 순서는 서로 바뀔 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 8을 참조하면, 도 6에서와 달리, 도 8의 실시예에 따른 반도체 회로(170)는 제1 회로(103d) 및 앞선 실시예에서의 제2 회로(104) 및 제3 회로(105)에 대응되는 제4 회로(106)를 포함한다. 제1 회로(103d)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 병렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 소오스는 노드(FB)에 연결된다.
한편, 제4 회로(106)는 노드(FB)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터(P2) 및 트랜지스터(P2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터를 포함할 수 있다. 여기서, 제4 회로(106)는 노드(FB)의 전압 레벨에 게이팅되고, 그 소오스가 트랜지스터(N0)의 드레인과 연결된다. 또한, 제4 회로(106)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3)를 포함하고, 트랜지스터(N3)의 소오스는 트랜지스터(N0)의 드레인과 연결된다.
특히 주목할 것은, 트랜지스터(N3)의 드레인은 트랜지스터(N1) 및 트랜지스터(N2) 사이에 연결된다는 점이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 9를 참조하면, 도 6에서와 달리, 도 9의 실시예에 따른 반도체 회로(180)는 제1 회로(103c) 및 앞선 실시예에서의 제2 회로(104) 및 제3 회로(105)에 대응되는 제4 회로(106)를 포함한다. 제1 회로(103c)에서 트랜지스터(N1) 제2 트랜지스터(N2)는 트랜지스터(P0)와 직렬로 연결되고, 제1 회로(103c)는 노드(EN)의 반전된 전압 레벨에 게이팅되어 전원 전압을 노드(FB)에 제공하고, 트랜지스터(P0)와 직렬로 연결된 트랜지스터를 더 포함한다.
한편, 제4 회로(106)는 노드(FB)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터(P2) 및 트랜지스터(P2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터를 포함할 수 있다. 여기서, 제4 회로(106)는 노드(FB)의 전압 레벨에 게이팅되고, 그 소오스가 트랜지스터(N0)의 드레인과 연결된다. 또한, 제4 회로(106)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 상기 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3)를 포함하고, 트랜지스터(N3)의 소오스는 트랜지스터(N0)의 드레인과 연결된다.
특히 주목할 것은, 트랜지스터(N3)의 드레인은 트랜지스터(N1) 및 트랜지스터(N2) 사이에 연결된다는 점이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 10을 참조하면, 도 10의 실시예에 따른 반도체 회로(190)는, 제1 회로(103a), 제5 회로(107a) 및 NAND 게이트(108)를 포함한다. 제1 회로(103a)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 병렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 병렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 소오스는 노드(FB)에 연결된다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N1, N2)의 연결 순서는 서로 바뀔 수 있다.
제5 회로(107a)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3) 및 트랜지스터(N3)와 직렬로 연결되고 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(FB)에 제공하는 트랜지스터(N4)를 포함한다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N3, N4)의 연결 순서는 서로 바뀔 수 있다.
NAND 게이트(108)는 클럭 신호(CK)의 전압 레벨을 제1 입력으로 하고, 노드(FB)의 전압 레벨을 제2 입력으로 하여 노드(ZZ1)의 전압 레벨을 결정한다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 11을 참조하면, 도 10의 실시예와 달리, 도 11의 실시예에 따른 반도체 회로(200)는 제1 회로(103b)를 포함한다. 제1 회로(103b)는 노드(EN)의 전압 레벨에 게이팅되는 트랜지스터(N1), 트랜지스터(N1)와 직렬로 연결되고 노드(ZZ1)의 전압 레벨에 게이팅되는 트랜지스터(N2) 및, 트랜지스터(N1, N2)와 직렬로 연결되고 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터(P0)를 포함한다. 특히, 트랜지스터(N1, N2)는 트랜지스터(P0)와 직렬로 연결되고, 트랜지스터(N1, N2) 중 어느 하나의 드레인은 노드(FB)에 연결된다. 본 발명의 몇몇의 실시예에서, 서로 직렬로 연결된 트랜지스터(N1, N2)의 연결 순서는 서로 바뀔 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 12를 참조하면, 도 10의 실시예와 달리, 도 12의 실시예에 따른 반도체 회로(200)는 제5 회로(107b)를 포함한다. 제5 회로(107b)는 노드(ZZ1)의 반전된 전압 레벨에 게이팅되어 노드(FB)에 전원 전압을 제공하는 트랜지스터(P1), 노드(FB)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 트랜지스터(N3) 및 트랜지스터(N3)와 직렬로 연결되고 클럭 신호(CK)의 전압 레벨에 게이팅되어 접지 전압을 노드(FB)에 제공하는 트랜지스터(N4)를 포함한다.
특히 주목할 것은, 제5 회로(107b)의 트랜지스터(N4)의 드레인이 제1 회로(103a)의 트랜지스터(N1) 및 트랜지스터(N2) 사이에 연결된다는 점이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(300)는 클럭(CK), 제1 회로 및 제2 회로를 각각 포함하는 제1 클럭 게이트 회로(310) 및 제2 클럭 게이트 회로(330), 및 제1 클럭 게이트 회로(310)를 통해 클럭 신호(CK)를 제공받는 제1 동작 회로(320) 및 제2 클럭 게이트 회로(330)를 통해 클럭 신호(CK)를 제공받는 제2 동작 회로(340)를 포함한다.
제1 회로는 클럭 신호(CK)가 제1 전압 레벨(L)인 경우, 노드(EN)의 전압 레벨을 반전하여 노드(FB)로 전파하는 트랜지스터(P0)를 포함한다. 한편, 제2 회로는 클럭 신호(CK)가 제2 전압 레벨(H)인 경우, 클럭 신호(CK)가 제1 전압 레벨(L)인 경우의 노드(FB)의 전압 레벨을 반전하여 노드(ZZ1)로 전파하는 트랜지스터(N0)를 포함한다. 본 발명의 몇몇의 실시예에서, 제1 회로 및 제2 회로는 각각 클럭 신호(CK)가 제1 전압 레벨(L)에서 제2 전압 레벨(H)로 전이하는 경우, 노드(FB)의 반전된 전압 레벨에 게이팅되어 노드(ZZ1)에 전원 전압을 제공하는 트랜지스터(P2)를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 회로(300)의 제1 클럭 게이트 회로(310)는 인에이블(E) 및 스캔 인에이블(SE) 신호를 제공받을 수 있고, 제2 클럭 게이트 회로(330)는 인에이블(E') 및 스캔 인에이블(SE') 신호를 제공받을 수 있다. 제1 전압 레벨(L)의 인에이블(E) 신호를 제공받은 제1 클럭 게이트 회로(310)는 트랜지스터(P0) 및 트랜지스터(N0)를 이용하여 제1 동작 회로(320)에 제1 전압 레벨(L)의 신호를 제공할 수 있다. 한편, 제2 전압 레벨(H)의 인에이블(E') 신호를 제공받은 제2 클럭 게이트 회로(330)는 트랜지스터(P0) 및 트랜지스터(N0)를 이용하여 제2 동작 회로(340)에 클럭 신호(CK)를 전달할 수 있다.
예를 들어, 제1 클럭 게이트 회로(310)는, 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 트랜지스터(P0)가 턴온되어 노드(FB)는 제1 전압 레벨(L)을 갖고, 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 트랜지스터(P0)는 턴오프되어 노드(FB)의 제1 전압 레벨(L)을 유지하고, 트랜지스터(N0)는 턴온되고, 노드(ZZ1)는 제3 트랜지스터(P2)에 의해 전원 전압을 제공받을 수 있다.
한편, 제2 클럭 게이트 회로(330)는, 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 트랜지스터(P0)가 턴온되어 노드(FB)는 제2 전압 레벨(H)을 갖고, 클럭 신호(CK)가 제2 전압 레벨(H)일 때, 트랜지스터(P0)는 턴오프되어 노드(FB)의 제2 전압 레벨(H)을 유지하고, 트랜지스터(N0)는 턴온되어 노드(FB)의 제2 전압 레벨(H)을 반전하여 노드(ZZ1)로 전파하고, 클럭 신호(CK)가 제1 전압 레벨(L)일 때, 노드(ZZ1)는 클럭 신호(CK)의 반전된 전압 레벨에 게이팅되는 트랜지스터에 의해 전원 전압을 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.
도 16 내지 도 18은 본 발명의 몇몇의 실시예들에 따른 반도체 회로를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 16은 태블릿 PC(1200)을 도시한 도면이고, 도 17은 노트북(1300)을 도시한 도면이며, 도 18은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 회로 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 회로는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200, 210: 반도체 회로
101a: 입력 회로 102: 출력 회로
103a, 103b, 103c, 103d: 제1 회로 104: 제2 회로
105: 제3 회로 106: 제4 회로
107a, 107b: 제5 회로 108: NAND 게이트

Claims (21)

  1. 클럭 신호의 전압 레벨을 바탕으로 제1 노드의 값을 제2 노드로 전파하는 제1 회로;
    상기 클럭 신호의 전압 레벨을 바탕으로 상기 제2 노드의 값을 제3 노드으로 전파하는 제2 회로; 및
    상기 제2 노드의 전압 레벨 및 상기 클럭 신호의 전압 레벨을 바탕으로 상기 제3 노드의 값을 결정하는 제3 회로를 포함하고,
    상기 제1 회로는 상기 제1 노드의 전압 레벨에 게이팅되는 제1 트랜지스터, 상기 제1 트랜지스터와 직렬로 연결되고 상기 제3 노드의 전압 레벨에 게이팅되는 제2 트랜지스터 및 상기 직렬로 연결된 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 병렬로 연결되고 상기 클럭 신호의 반전된 전압 레벨에 게이팅되어 상기 제1 노드의 값을 제2 노드로 제공하는 제3 트랜지스터를 포함하는 반도체 회로.
  2. 제1항에 있어서,
    상기 제3 회로는 상기 제2 노드의 반전된 전압 레벨에 게이팅되어 상기 제3 노드에 전원 전압을 제공하는 제5 트랜지스터 및 상기 제5 트랜지스터와 병렬로 연결되고 상기 클럭 신호의 반전된 전압 레벨에 게이팅되어 상기 제3 노드에 전원 전압을 제공하는 제6 트랜지스터를 포함하는 반도체 회로.
  3. 제2항에 있어서,
    상기 제2 회로는 상기 제3 노드의 반전된 전압 레벨에 게이팅되어 상기 제2 노드에 전원 전압을 제공하는 제8 트랜지스터, 상기 클럭 신호의 전압 레벨에 게이팅되며, 상기 제2 노드의 값을 상기 제3 노드로 제공하는 제4 트랜지스터 및 상기 제2 노드의 반전된 전압 레벨에 게이팅되어 상기 제2 노드에 접지 전압을 제공하는 제9 트랜지스터를 포함하는 반도체 회로.
  4. 제3항에 있어서,
    상기 제2 회로는 상기 제9 트랜지스터와 직렬로 연결되고 상기 클럭 신호의 전압 레벨에 게이팅되는 제10 트랜지스터를 더 포함하는 반도체 회로.
  5. 제4항에 있어서,
    상기 제10 트랜지스터의 드레인은 상기 제2 노드에 연결되는 반도체 회로.
  6. 제4항에 있어서,
    상기 제10 트랜지스터의 드레인은 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 연결되는 반도체 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    제3 노드의 전압 레벨을 바탕으로 노드의 전압 레벨을 결정하는 출력 회로를 더 포함하고,
    상기 출력 회로는 래치 회로를 포함하는 반도체 회로.
  14. 클럭 신호의 전압 레벨을 바탕으로 제1 노드의 값을 제2 노드로 전파하는 제1 회로;
    상기 클럭 신호의 전압 레벨을 바탕으로 상기 제2 노드의 값을 제3 노드로 전파하는 제2 회로; 및
    상기 제2 노드의 전압 레벨 및 상기 클럭 신호의 전압 레벨을 바탕으로 상기 제3 노드의 값을 결정하는 제3 회로를 포함하고,
    상기 제1 회로는 상기 제1 노드의 전압 레벨에 게이팅되는 제1 트랜지스터, 상기 제1 트랜지스터와 직접 연결되며, 직렬로 연결되고 상기 제3 노드의 전압 레벨에 게이팅되는 제2 트랜지스터 및 상기 클럭 신호의 반전된 전압 레벨에 게이팅되어 상기 제1 노드의 값을 제2 노드에 제공하는 제3 트랜지스터를 포함하고,
    상기 제2 회로는 상기 제2 노드의 값을 반전시키는 인버터 및 상기 클럭 신호의 전압 레벨에 게이팅되어 상기 인버터의 출력 값을 제3 노드로 전달하는 제4 트랜지스터를 포함하고,
    상기 제3 회로는 상기 제2 노드의 반전된 전압 레벨에 게이팅되어 상기 제3 노드에 전원 전압을 제공하는 제5 트랜지스터 및 상기 제5 트랜지스터와 병렬로 연결되고 상기 클럭 신호의 반전된 전압 레벨에 게이팅되어 상기 제3 노드에 전원 전압을 제공하는 제6 트랜지스터를 포함하는 반도체 회로.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제14항에 있어서,
    상기 제2 회로는 상기 제3 노드의 반전된 전압 레벨에 게이팅되어 상기 제2 노드에 전원 전압을 제공하는 제8 트랜지스터, 상기 제2 노드의 반전된 전압 레벨에 게이팅되는 제9 트랜지스터 및 상기 제9 트랜지스터와 직렬로 연결되고 상기 클럭 신호의 전압 레벨에 게이팅되는 제10 트랜지스터를 포함하되,
    상기 제8 트랜지스터는 상기 전원 전압을 상기 제10 트랜지스터로 제공하는 반도체 회로.
  19. 삭제
  20. 삭제
  21. 제14항에 있어서,
    제3 노드의 전압 레벨을 바탕으로 노드의 전압 레벨을 결정하는 출력 회로를 더 포함하고,
    상기 출력 회로는 래치(latch) 회로를 포함하는 반도체 회로.
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