JP2015012424A - ラッチ及びフリップフロップ - Google Patents

Abstract

【課題】ラッチの安定動作を保証する技術を提供する。【解決手段】ラッチは、入力端子から入力信号Ｄを受ける第１のインバータＩＮＶ１と、クロック信号ＣＫにより開閉が制御される制御スイッチＳＷ１と、制御スイッチＳＷ１を介して第１のインバータＩＮＶ１の出力に入力が接続された第２のインバータＩＮＶ２とに加えて、第３のインバータＩＮＶＺ１を備える。第３のインバータＩＮＶＺ１は、第２のインバータＩＮＶ２の出力にゲートが接続されたトランジスタＴ０７，Ｔ１０と、入力端子にゲートが接続されたトランジスタＴ０８，Ｔ０９との直列回路を有し、かつ第２のインバータＩＮＶ２の入力に出力が接続されている。【選択図】図１

Description

本発明は、ラッチ及びフリップフロップに関するものである。

半導体集積回路には多数のラッチ及びフリップフロップが使用される。モバイル機器の普及を背景に半導体集積回路の低消費電力化への要求が高まる中、ラッチ及びフリップフロップの低消費電力化が一層望まれる。

一般に、フリップフロップの低消費電力化のためには、クロック信号の伝播経路上に存在するトランジスタをできるだけ削減することが望ましい。例えば、クロック信号を受ける制御スイッチをＰ型トランジスタ及びＮ型トランジスタで構成するのではなく、Ｐ型トランジスタのみ又はＮ型トランジスタのみで構成すれば、スイッチング電流が削減される結果、低消費電力化を実現できる。

ある従来技術によれば、フリップフロップを構成するマスターラッチ及びスレーブラッチの各々において、クロック信号を受ける制御スイッチをＰ型トランジスタのみ又はＮ型トランジスタのみで構成し、かつ当該制御スイッチの出力信号を受けるインバータのスイッチングレベルを、当該制御スイッチを構成するトランジスタの閾値電圧よりも高くする（特許文献１参照）。

特許第３５７２７００号公報

上記従来技術によれば、近年の半導体集積回路の微細化に伴うトランジスタ特性のばらつきの増大に起因して、制御スイッチの出力信号を受けるインバータの誤動作が避けられない。

本発明の目的は、ラッチ及びフリップフロップの安定動作を保証する技術を提供することにある。

ある観点によれば、本発明に係るラッチは、入力信号を受ける入力端子と、制御信号を受ける制御端子と、制御信号によって入力信号の透過又は遮断を行う制御スイッチと、内部のラッチ信号及びラッチ帰還信号とを備えたラッチであって、入力信号とラッチ信号とが一致するとき、ラッチ信号及びラッチ帰還信号は保持され、入力信号が制御信号によって透過されているとき、入力信号が変化すると、ラッチ信号は変化し、ラッチ帰還信号はハイインピーダンス状態を経て変化した後、ラッチ信号及びラッチ帰還信号は保持されるものである。

このラッチでは、制御スイッチがＰ型トランジスタ又はＮ型トランジスタのいずれかのみで構成された場合に、制御スイッチが透過されているとき、入力信号が変化するとラッチ帰還信号がわずかな期間に中間レベルとなる場合があるが、入力信号とラッチ信号とが少しでも一致する方向にはたらくと、ラッチ帰還信号が中間レベルからすぐにハイレベル又はローレベルへ安定する。

他の観点によれば、本発明に係るラッチは、入力信号を受ける入力端子と、制御信号を受ける制御端子と、入力端子に入力が接続された第１のインバータと、制御信号により開閉が制御される制御スイッチと、制御スイッチを介して第１のインバータの出力に入力が接続された第２のインバータと、第２のインバータの出力にゲートが接続されたトランジスタと入力端子にゲートが接続されたトランジスタとの直列回路を有しかつ第２のインバータの入力に出力が接続された第３のインバータとを備えたものである。

このラッチでは、制御スイッチがＰ型トランジスタ又はＮ型トランジスタのいずれかのみで構成された場合に、制御スイッチが閉じているとき、入力信号が変化すると第２のインバータの入力がわずかな期間に中間レベルとなる場合があるが、入力信号と第２のインバータの出力とが少しでも一致する方向にはたらくと、第２のインバータの入力が中間レベルからすぐにハイレベル又はローレベルへ安定する。

本発明に係るフリップフロップは、上記ラッチを２個以上組み合わせて構成されたものである。上記ラッチの安定動作により、当該フリップフロップの安定動作を保証できる。

本発明によれば、トランジスタ特性が大きくばらついた場合でもラッチ及びフリップフロップの安定動作を保証することができる。

本発明の実施形態１に係るフリップフロップの回路図である。 図１のフリップフロップの動作を示す波形図である。 図１のフリップフロップの第１変形例の回路図である。 図１のフリップフロップの第２変形例の回路図である。 本発明の実施形態２に係るフリップフロップの回路図である。 本発明の実施形態３に係るフリップフロップの回路図である。 本発明の実施形態４に係るフリップフロップの回路図である。 図７のフリップフロップの動作を示す波形図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

《実施形態１》
図１は、本発明の実施形態１に係るフリップフロップの回路図である。図１のフリップフロップは、入力信号Ｄを入力とするＰ型トランジスタＴ０１とＮ型トランジスタＴ０２とで構成されたインバータＩＮＶ１と、インバータＩＮＶ１の出力とノードｎ１との間に介在し、クロック信号ＣＫを制御入力とするＰ型トランジスタＴ０３で構成された制御スイッチＳＷ１と、ノードｎ１を入力としノードｎ２を出力とするＰ型トランジスタＴ０５とＮ型トランジスタＴ０６とで構成されたインバータＩＮＶ２と、Ｐ型トランジスタＴ０７とＰ型トランジスタＴ０８とＮ型トランジスタＴ０９とＮ型トランジスタＴ１０との直列回路で構成されてノードｎ２を入力としノードｎ１を出力とするインバータＩＮＶＺ１と、ノードｎ２とノードｎ３との間に介在し、クロック信号ＣＫを制御入力とするＮ型トランジスタＴ１２で構成された制御スイッチＳＷ２と、ノードｎ３を入力としノードｎ４を出力とするＰ型トランジスタＴ１３とＮ型トランジスタＴ１４とで構成されたインバータＩＮＶ３と、Ｐ型トランジスタＴ１５とＰ型トランジスタＴ１６とＮ型トランジスタＴ１７とＮ型トランジスタＴ１８との直列回路で構成されてノードｎ４を入力としノードｎ３を出力とするインバータＩＮＶＺ２と、ノードｎ４を入力とし出力信号Ｑを出力とするＰ型トランジスタＴ１９とＮ型トランジスタＴ２０とで構成されたインバータＩＮＶ４とから構成される。

ノードｎ２へマスターラッチ信号を出力するインバータＩＮＶ２と、ノードｎ１へマスターラッチ帰還信号を出力するインバータＩＮＶＺ１とによって、マスターラッチが形成される。マスターラッチ信号とマスターラッチ帰還信号とが相反するとき、マスターラッチが保持状態となる。

同様に、ノードｎ４へスレーブラッチ信号を出力するインバータＩＮＶ４と、ノードｎ３へスレーブラッチ帰還信号を出力するインバータＩＮＶＺ２とによって、スレーブラッチが形成される。スレーブラッチ信号とスレーブラッチ帰還信号とが相反するとき、スレーブラッチが保持状態となる。

ここで、インバータＩＮＶＺ１において、Ｐ型トランジスタＴ０７のゲートとＮ型トランジスタＴ１０のゲートとは、ノードｎ２に接続されている。Ｐ型トランジスタＴ０８のゲートとＮ型トランジスタＴ０９とは、入力信号Ｄを受ける。インバータＩＮＶＺ１は、入力信号Ｄがローレベルのときは反転出力し、入力信号Ｄがハイレベルのときはハイインピーダンス出力する。

同様に、インバータＩＮＶＺ２において、Ｐ型トランジスタＴ１５のゲートとＮ型トランジスタＴ１８のゲートとは、ノードｎ４に接続されている。Ｐ型トランジスタＴ１６のゲートとＮ型トランジスタＴ１７とは、ノードｎ１に接続されている。インバータＩＮＶＺ２は、ノードｎ１がローレベルのときは反転出力し、ノードｎ１がハイレベルのときはハイインピーダンス出力する。

図２は、図１のフリップフロップの動作を示す波形図である。制御スイッチＳＷ１はＰ型トランジスタＴ０３のみで構成されているため、入力信号Ｄがローレベルからハイレベルへ変化すると、ノードｎ１はローレベルからＰ型トランジスタＴ０３の閾値電圧Ｖｔｐだけ上がった中間レベルをわずかな期間伝播させるが、ハイレベルの入力信号ＤによってトランジスタＴ０９がオンになれば、ノードｎ２がハイレベルに上がり切らない中間レベルであっても、トランジスタＴ１０が少しオンすることにより、ノードｎ１がすぐにローレベルへ安定する。

同様に、制御スイッチＳＷ２はＮ型トランジスタＴ１２のみで構成されているため、ノードｎ１がハイレベルからローレベルへ変化すると、ノードｎ３はハイレベルからＮ型トランジスタＴ１２の閾値電圧Ｖｔｎだけ下がった中間レベルをわずかな期間伝播させるが、ローレベルのノードｎ１によってトランジスタＴ１６がオンになれば、ノードｎ４がローレベルに下がり切らない中間レベルであっても、トランジスタＴ１５が少しオンすることにより、ノードｎ３がすぐにハイレベルへ安定する。

トランジスタ特性がばらつき、たとえトランジスタＴ０３，Ｔ１２の閾値電圧が大きく、当該閾値電圧がインバータＩＮＶ２，ＩＮＶ４のスイッチングレベルを超えている場合でも、ノードｎ２，ｎ４が少しでも変化すれば、中間レベルはすぐにローレベル又はハイレベルへ安定するため、フリップフロップの誤動作を防止できる。

更に、クロック信号ＣＫの伝播経路上に存在するトランジスタがトランジスタＴ０３，Ｔ１２のみであり、スイッチング電流が低減されるので、低消費電力化できる。

図３は、図１のフリップフロップの第１変形例の回路図である。第１変形例では、トランジスタＴ０６，Ｔ１３の閾値電圧を大きくしている。こうすることにより、トランジスタＴ０３，Ｔ１２の閾値電圧よりもインバータＩＮＶ２，ＩＮＶ３のスイッチングレベルを大きくすることができ、中間レベルをよりハイレベル又はローレベルに近づけることができるため、より安定に動作する。

同様の効果は、トランジスタＴ０３，Ｔ１２の閾値電圧を相対的に小さくすることによっても得られる。閾値電圧を変える手段としては、トランジスタのゲートの不純物濃度を変えることのほか、トランジスタのゲート長又は基板電位を変えることがよく知られている。

図４は、図１のフリップフロップの第２変形例の回路図である。第２変形例では、トランジスタＴ０７，Ｔ１０，Ｔ１５，Ｔ１８の閾値電圧を大きくしている。こうすることにより、図２中の時刻ｔ１からｔ２までの間、ノードｎ１がローレベル、ノードｎ４がハイレベルであるため、インバータＩＮＶＺ２がハイインピーダンス出力でノードｎ３がローレベルを維持するには不安定となり得るが（以下、ダイナミック状態と呼ぶ）、トランジスタＴ１６，Ｔ１８はオンなので、トランジスタＴ１５，Ｔ１７のオフ電流の大小でノードｎ３の安定性が決まり、ここでは、トランジスタＴ１５の閾値電圧が大きいのでトランジスタＴ１５を流れるオフ電流が小さく、トランジスタＴ１７の閾値電圧が相対的に小さいのでトランジスタＴ１７を流れるオフ電流が大きいため、ノードｎ３がローレベルで安定する。

同様に、図２中の時刻ｔ３からｔ４までの間、入力信号Ｄがローレベル、ノードｎ２がハイレベルであるため、インバータＩＮＶＺ１がハイインピーダンス出力でノードｎ１がダイナミック状態となり得るが、トランジスタＴ０８，Ｔ１０はオンなので、トランジスタＴ０７，Ｔ０９のオフ電流の大小でノードｎ１の安定性が決まり、ここでは、トランジスタＴ０７の閾値電圧が大きいのでトランジスタＴ０７を流れるオフ電流が小さく、トランジスタＴ０９の閾値電圧が相対的に小さいのでトランジスタＴ０９を流れるオフ電流が大きいため、ノードｎ１がローレベルで安定する。

このように、第２変形例によれば、ハイインピーダンス状態のノードがあったとしても、低消費電力を維持しつつ、安定に動作できる。

《実施形態２》
図５は、本発明の実施形態２に係るフリップフロップの回路図である。実施形態２では、実施形態１のトランジスタＴ０８，Ｔ０９，Ｔ１６，Ｔ１７のドレイン及びソースにそれぞれ並列にトランジスタＴ２７，Ｔ２８，Ｔ２９，Ｔ３０を接続し、それらのゲートには、イネーブル信号ＥＮと、トランジスタＴ２５，Ｔ２６からなるインバータＩＮＶ５によるイネーブル反信号ＮＥＮとを、それぞれ図５のように接続する。

こうすれば、イネーブル信号ＥＮをハイレベルにすることにより、ダイナミック状態をなくし、より安定に動作できる。

《実施形態３》
図６は、本発明の実施形態３に係るフリップフロップの回路図である。実施形態３では、実施形態１のトランジスタＴ０８，Ｔ０９，Ｔ１６，Ｔ１７のドレイン及びソースにそれぞれ並列にトランジスタＴ３１，Ｔ２８，Ｔ２９，Ｔ３２を接続し、それらのゲートにはクロック信号ＣＫを、それぞれ図６のように接続する。

こうすれば、クロック信号ＣＫの変化に応じて、ダイナミック状態をなくし、より安定に動作する。

《実施形態４》
図７は、本発明の実施形態４に係るフリップフロップの回路図である。図７のフリップフロップは、クロック信号ＣＫを入力としクロック反信号ＮＣＫを出力とするＰ型トランジスタＴ２１とＮ型トランジスタＴ２２とで構成されたインバータＩＮＶ６と、入力信号Ｄを入力とするＰ型トランジスタＴ０１とＮ型トランジスタＴ０２とで構成されたインバータＩＮＶ１と、インバータＩＮＶ１の出力とノードｎ１との間に介在し、クロック信号ＣＫを制御入力とするＰ型トランジスタＴ０３とクロック反信号ＮＣＫを制御入力とするＮ型トランジスタＴ０４とで構成された制御スイッチＳＷ１と、ノードｎ１を入力としノードｎ２を出力とするＰ型トランジスタＴ０５とＮ型トランジスタＴ０６とで構成されたインバータＩＮＶ２と、Ｐ型トランジスタＴ０７とＰ型トランジスタＴ０８とＮ型トランジスタＴ０９とＮ型トランジスタＴ１０との直列回路で構成されてノードｎ２を入力としノードｎ１を出力とするインバータＩＮＶＺ１と、ノードｎ２とノードｎ３との間に介在し、クロック反信号ＮＣＫを制御入力とするＰ型トランジスタＴ１１とクロック信号ＣＫを制御入力とするＮ型トランジスタＴ１２とで構成された制御スイッチＳＷ２と、ノードｎ３を入力としノードｎ４を出力とするＰ型トランジスタＴ１３とＮ型トランジスタＴ１４とで構成されたインバータＩＮＶ４と、Ｐ型トランジスタＴ１５とＰ型トランジスタＴ１６とＮ型トランジスタＴ１７とＮ型トランジスタＴ１８との直列回路で構成されてノードｎ４を入力としノードｎ３を出力とするインバータＩＮＶＺ２と、ノードｎ４を入力とし出力信号Ｑを出力とするＰ型トランジスタＴ１９とＮ型トランジスタＴ２０とで構成されたインバータＩＮＶ４とから構成される。

ノードｎ２へマスターラッチ信号を出力するインバータＩＮＶ２と、ノードｎ１へマスターラッチ帰還信号を出力するインバータＩＮＶＺ１とによって、マスターラッチが形成される。マスターラッチ信号とマスターラッチ帰還信号とが相反するとき、マスターラッチが保持状態となる。

同様に、ノードｎ４へスレーブラッチ信号を出力するインバータＩＮＶ４と、ノードｎ３へスレーブラッチ帰還信号を出力するインバータＩＮＶＺ２とによって、スレーブラッチが形成される。スレーブラッチ信号とスレーブラッチ帰還信号とが相反するとき、スレーブラッチが保持状態となる。

ここで、インバータＩＮＶＺ１において、Ｐ型トランジスタＴ０７のゲートとＮ型トランジスタＴ１０のゲートとは、ノードｎ２に接続されている。Ｐ型トランジスタＴ０８のゲートとＮ型トランジスタＴ０９とは、入力信号Ｄを受ける。インバータＩＮＶＺ１は、入力信号Ｄがローレベルのときは反転出力し、入力信号Ｄがハイレベルのときはハイインピーダンス出力する。

同様に、インバータＩＮＶＺ２において、Ｐ型トランジスタＴ１５のゲートとＮ型トランジスタＴ１８のゲートとは、ノードｎ４に接続されている。Ｐ型トランジスタＴ１６のゲートとＮ型トランジスタＴ１７とは、ノードｎ１に接続されている。インバータＩＮＶＺ２は、ノードｎ１がローレベルのときは反転出力し、ノードｎ１がハイレベルのときはハイインピーダンス出力する。

図８は、図７のフリップフロップの動作を示す波形図である。クロック信号ＣＫがローレベルのとき、制御スイッチＳＷ１が透過されているため、時刻ｔ１において入力信号Ｄが変化すると、その変化がノードｎ１へ伝播する。このとき、インバータＩＮＶＺ１はハイインピーダンス出力されているため、ノードｎ１の状態は信号競合なくスムーズに変化できる。

時刻ｔ２においてクロック信号ＣＫがローレベルからハイレベルへ遷移すると、制御スイッチＳＷ１が遮断されインバータＩＮＶＺ１が反転出力することによりマスターラッチが保持状態となり、更に制御スイッチＳＷ２が透過されるため、マスターラッチ信号がノードｎ３，ｎ４を通して出力Ｑへ伝播する。

このとき、インバータＩＮＶＺ２はハイインピーダンス出力されているため、ノードｎ３の状態は信号競合なくスムーズに変化できる。時刻ｔ３において入力信号Ｄが変化しても、制御スイッチＳＷ１が遮断されているため、その変化がフリップフロップ内部に影響することはない。

時刻ｔ４において、クロック信号ＣＫがハイレベルからローレベルへ遷移すると、制御スイッチＳＷ２が遮断されインバータＩＮＶＺ２が反転出力することによりスレーブラッチが保持状態となり、更に制御スイッチＳＷ１が透過されるため、入力信号Ｄがノードｎ１を通して伝播し、次のクロック信号ＣＫ変化に備えてマスターラッチへ入力信号Ｄを取り込む。

以上のように、クロック信号ＣＫがローレベルからハイレベルへ遷移するときのみ、入力信号Ｄが出力信号Ｑへ伝播し、そのとき以外は、マスターラッチ又はスレーブラッチが出力信号Ｑを保持させる。

実施形態４によれば、実施形態１よりもクロック信号ＣＫ，ＮＣＫの伝播経路上に存在するトランジスタが多いが、中間レベルが一切発生しない回路構成であるため、非常に安定に動作する。

以上、実施形態１〜４を説明したが、これらの実施形態中の構成要素を組み合わせて新たな実施の形態とすることも可能である。また、実施形態１〜４では２個のラッチからなるフリップフロップを説明したが、３個以上のラッチを組み合わせてフリップフロップを構成することも可能である。

以上説明してきたとおり、本発明に係るラッチ及びフリップフロップは、トランジスタ特性が大きくばらついた場合でも安定動作を保証できるため、モバイル機器等の電子機器に搭載される半導体集積回路等として有用である。

ＣＫ クロック信号（制御信号）
Ｄ 入力信号
ＥＮ イネーブル信号
ＩＮＶ１〜ＩＮＶ７ インバータ
ＩＮＶＺ１，ＩＮＶＺ２ ハイインピーダンス出力可能なインバータ
ｎ１〜ｎ４ ノード
ＮＣＫ クロック反信号
ＮＥＮ イネーブル反信号
ＳＷ１，ＳＷ２ 制御スイッチ
Ｔ０１〜Ｔ３２ トランジスタ
Ｑ 出力信号

Claims (11)

1. 入力信号を受ける入力端子と、制御信号を受ける制御端子と、前記制御信号によって前記入力信号の透過又は遮断を行う制御スイッチと、内部のラッチ信号及びラッチ帰還信号とを備えたラッチであって、
   前記入力信号と前記ラッチ信号とが一致するとき、前記ラッチ信号及び前記ラッチ帰還信号は保持され、
   前記入力信号が前記制御信号によって透過されているとき、前記入力信号が変化すると、前記ラッチ信号は変化し、前記ラッチ帰還信号はハイインピーダンス状態を経て変化した後、前記ラッチ信号及び前記ラッチ帰還信号は保持されることを特徴とするラッチ。
2. 請求項１記載のラッチにおいて、
   前記入力信号と前記ラッチ信号とが一致せず、かつ前記入力信号が前記制御信号によって遮断されているとき、前記ラッチ帰還信号はハイインピーダンス状態となることを特徴とするラッチ。
3. 請求項１記載のラッチにおいて、
   前記入力信号と前記ラッチ信号とが一致せず、かつ前記入力信号が前記制御信号によって遮断されているとき、前記ラッチ帰還信号は保持されることを特徴とするラッチ。
4. 請求項１記載のラッチにおいて、
   イネーブル信号を受けるイネーブル入力端子を更に備え、
   前記イネーブル信号は、前記ラッチ帰還信号のハイインピーダンス状態と保持状態とを切り替えることを特徴とするラッチ。
5. 入力信号を受ける入力端子と、
   制御信号を受ける制御端子と、
   前記入力端子に入力が接続された第１のインバータと、
   前記制御信号により開閉が制御される制御スイッチと、
   前記制御スイッチを介して前記第１のインバータの出力に入力が接続された第２のインバータと、
   前記第２のインバータの出力にゲートが接続されたトランジスタと、前記入力端子にゲートが接続されたトランジスタとの直列回路を有し、かつ前記第２のインバータの入力に出力が接続された第３のインバータとを備えたことを特徴とするラッチ。
6. 請求項５記載のラッチにおいて、
   前記制御スイッチは、Ｐ型トランジスタ又はＮ型トランジスタのいずれか一方のみで構成されたことを特徴とするラッチ。
7. 請求項５記載のラッチにおいて、
   前記第２のインバータのスイッチングレベルは、前記制御スイッチを構成するトランジスタの閾値電圧よりも高いことを特徴とするラッチ。
8. 請求項５記載のラッチにおいて、
   前記第３のインバータにて、前記第２のインバータの出力にゲートが接続されたトランジスタのオフ電流よりも、前記入力端子にゲートが接続されたトランジスタのオフ電流の方が大きいことを特徴とするラッチ。
9. 請求項５記載のラッチにおいて、
   イネーブル信号を受けるイネーブル入力端子を更に備え、
   前記第３のインバータは、前記入力端子にゲートが接続されたトランジスタのドレイン及びソースにおいて並列接続され、かつ前記イネーブル入力端子にゲートが接続されたトランジスタを更に有することを特徴とするラッチ。
10. 請求項５記載のラッチにおいて、
    前記第３のインバータは、前記入力端子にゲートが接続されたトランジスタのドレイン及びソースにおいて並列接続され、かつ前記制御端子にゲートが接続されたトランジスタを更に有することを特徴とするラッチ。
11. 請求項１〜１０のいずれか１項に記載のラッチを２個以上組み合わせて構成されたことを特徴とするフリップフロップ。

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