JPS6310913A - 雑音除去回路 - Google Patents
雑音除去回路Info
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- JPS6310913A JPS6310913A JP61155708A JP15570886A JPS6310913A JP S6310913 A JPS6310913 A JP S6310913A JP 61155708 A JP61155708 A JP 61155708A JP 15570886 A JP15570886 A JP 15570886A JP S6310913 A JPS6310913 A JP S6310913A
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- JP
- Japan
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- switch means
- noise
- delay
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- input signal
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Links
- 230000008030 elimination Effects 0.000 title description 2
- 238000003379 elimination reaction Methods 0.000 title description 2
- 230000005669 field effect Effects 0.000 claims description 5
- 230000000979 retarding effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、信号中に含まれる雑音（ノイズ）を除去す
るための雑音除去回路に関する。
るための雑音除去回路に関する。
（従来の技術）
一般に、雑音除去回路としては、第４図ないし第６図に
示すような回路が知られている。これらの回路について
は、「特許パルス回路技術事典」鈴木康夫・樋口底周
共編 （オーム社）のＰ２Ｓ５に示されている。第４図
の回路は、防ぎたいノイズのレベルがハイ（”Ｈ”）レ
ベル側か、ロー（”Ｌ”）レベル側かが予めわかってい
る場合に最適な回路で、遅延回路１１とアンドゲート（
あるいはオアゲート）１２とから構成される装置上記の
ような構成において、入力端子１３に入力信号ｅｉが供
給されると、この信号ｅ１がアンドゲート１２の一方の
入力端に供給されるとともに、遅延回路１１によって所
定時間遅延された信号ｅａがアンドゲート１２の他方の
入力端に供給される。そして、上記アンドゲート１２の
出力端に接続された出力端子１４から出力信号ｅＯを得
るようになっている。上記アンドゲート１２の出力は、
入力信号ｅｉと上記遅延回路の出力ｅａとが共に“Ｈ”
レベルの時に″ＨＩＴレベル、それ以外の時には“Ｌ”
レベルとなる。
示すような回路が知られている。これらの回路について
は、「特許パルス回路技術事典」鈴木康夫・樋口底周
共編 （オーム社）のＰ２Ｓ５に示されている。第４図
の回路は、防ぎたいノイズのレベルがハイ（”Ｈ”）レ
ベル側か、ロー（”Ｌ”）レベル側かが予めわかってい
る場合に最適な回路で、遅延回路１１とアンドゲート（
あるいはオアゲート）１２とから構成される装置上記の
ような構成において、入力端子１３に入力信号ｅｉが供
給されると、この信号ｅ１がアンドゲート１２の一方の
入力端に供給されるとともに、遅延回路１１によって所
定時間遅延された信号ｅａがアンドゲート１２の他方の
入力端に供給される。そして、上記アンドゲート１２の
出力端に接続された出力端子１４から出力信号ｅＯを得
るようになっている。上記アンドゲート１２の出力は、
入力信号ｅｉと上記遅延回路の出力ｅａとが共に“Ｈ”
レベルの時に″ＨＩＴレベル、それ以外の時には“Ｌ”
レベルとなる。
従って、上記遅延回路１１の遅延時間を雑音時間より長
く設定しておけば正方向のノイズを除去できる。一方、
負方向のノイズを除去する際には、上記アンドゲート１
２に代えてオアゲートを用いる。
く設定しておけば正方向のノイズを除去できる。一方、
負方向のノイズを除去する際には、上記アンドゲート１
２に代えてオアゲートを用いる。
しかし、このような構成の雑音除去回路では、“ＨＴ＋
レベル側のノイズに対する保護か、“Ｌ ”レベル側の
ノイズに対する保護かに応じて２つの回路を使い分ける
必要がある。また、最近のマイクロコンピュータのよう
に、意味のある信号レベルをプログラムによって“Ｈ”
あるいは“Ｌ ＩＴのどちらにも設定可能なものに対し
ては上記第４図の回路では対処できない。
レベル側のノイズに対する保護か、“Ｌ ”レベル側の
ノイズに対する保護かに応じて２つの回路を使い分ける
必要がある。また、最近のマイクロコンピュータのよう
に、意味のある信号レベルをプログラムによって“Ｈ”
あるいは“Ｌ ＩＴのどちらにも設定可能なものに対し
ては上記第４図の回路では対処できない。
このような欠点を除去し、正負いずれの方向のノイズに
も対処可能にするためには、第５図に示すように２つの
遅延回路１１１と１１２とアンドゲート１２１．オアゲ
ート１２２を用いた２段構成とし、まず前段で正方向の
ノイズを除去した後、後段で負方向のノイズを除去すれ
ば良い。あるいは第６図に示すように、アンドゲート１
５１〜１５３およびノアゲート１６から成る多数決論理
回路１７を構成し、入力信号ｅｉ、遅延回路１１１の出
力ｅａおよび遅延回路１１２の出力ｅｂの多数決論理を
取っても良い。しかし、上記第５図および第６図に示す
ような構成では、回路構成が複雑化して素子数の増加や
パターン占有面積の増大を招く欠点がある。
も対処可能にするためには、第５図に示すように２つの
遅延回路１１１と１１２とアンドゲート１２１．オアゲ
ート１２２を用いた２段構成とし、まず前段で正方向の
ノイズを除去した後、後段で負方向のノイズを除去すれ
ば良い。あるいは第６図に示すように、アンドゲート１
５１〜１５３およびノアゲート１６から成る多数決論理
回路１７を構成し、入力信号ｅｉ、遅延回路１１１の出
力ｅａおよび遅延回路１１２の出力ｅｂの多数決論理を
取っても良い。しかし、上記第５図および第６図に示す
ような構成では、回路構成が複雑化して素子数の増加や
パターン占有面積の増大を招く欠点がある。
（発明が解決しようとする問題点）
上述したように、従来の雑音除去回路は、回路構成の複
雑化を招くことなく正負両方向のノイズを除去すること
が困難であった。
雑化を招くことなく正負両方向のノイズを除去すること
が困難であった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、回路構成の複雑化を招くこと
なく正負両方向のノイズを除去できる雑音除去回路を提
供することである。
その目的とするところは、回路構成の複雑化を招くこと
なく正負両方向のノイズを除去できる雑音除去回路を提
供することである。
［発明の構成］
（問題点を解決するための手段）
この発明においては、上記の目的を達成するために、一
端が第１の電位供給源に接続され入力信号でオン／オフ
制御される第１のスイッチ手段、一端が第２の電位供給
源に接続され上記入力信号でオン／オフ制御される第２
のスイッチ手段、上記入力信号を遅延する遅延手段、お
よび上記第１゜第２のスイッチ手段の他端間に直列接続
され上記遅延手段の出力でそれぞれオン／オフ制御され
る第３．第４のスイッチ手段とによって雑音除去回路を
構成している。
端が第１の電位供給源に接続され入力信号でオン／オフ
制御される第１のスイッチ手段、一端が第２の電位供給
源に接続され上記入力信号でオン／オフ制御される第２
のスイッチ手段、上記入力信号を遅延する遅延手段、お
よび上記第１゜第２のスイッチ手段の他端間に直列接続
され上記遅延手段の出力でそれぞれオン／オフ制御され
る第３．第４のスイッチ手段とによって雑音除去回路を
構成している。
（作用）
上記のような構成において、第１．第２のスイッチ手段
は相補的にスイッチング動作し、且つ上記第３．第４の
スイッチ手段も相補的にスイッチング動作し、上記第３
のスイッチ手段と上記第４のスイッチ手段との接続点か
ら出力を得るよう゛にしており、遅延手段を介した信号
が入力信号の変化に対して所定時間遅れることを利用し
、ノイズが入力された際に上記第１ないし第４のスイッ
チ手段を用いて出力端をハイインピーダンス状態に設定
することにより、直前の出力データを保持するようにし
ている。これによって、ノイズが上記遅延手段の遅延時
間より短時間であれば、入力された正負両方向のノイズ
を除去できる。
は相補的にスイッチング動作し、且つ上記第３．第４の
スイッチ手段も相補的にスイッチング動作し、上記第３
のスイッチ手段と上記第４のスイッチ手段との接続点か
ら出力を得るよう゛にしており、遅延手段を介した信号
が入力信号の変化に対して所定時間遅れることを利用し
、ノイズが入力された際に上記第１ないし第４のスイッ
チ手段を用いて出力端をハイインピーダンス状態に設定
することにより、直前の出力データを保持するようにし
ている。これによって、ノイズが上記遅延手段の遅延時
間より短時間であれば、入力された正負両方向のノイズ
を除去できる。
（実施例）
以下、この発明の一実施例について第１図を参照して説
明する。入力信号＋ｊが供給される入力端子１８には、
一端がＮ源Ｖｃｃに接続されたＰチャネル型のＭＯＳト
ランジスタＱ１、および一端が接地点に接続されたＮチ
ャネル型のＭＯＳトランジスタＱ２のゲートがそれぞれ
接続されるとともに、遅延回路１９の入力端が接続され
る。上記ＭＯ８ｔ−ランジスタＱｌ 、Ｑ２の他端間に
は、Ｐチャネル型のＭＯＳトランジスタＱ３；Ｊ′３よ
びＮチャネル型のＭｏＳトランジスタＱ４が直列接続ざ
れ、これらＭＯＳトランジスタＱ３ 、Ｑ４のゲートに
は上記遅延回路１９の出力端が接続される。そして、上
記ＭＯＳトランジスタＱ３と０４との接続点に接続され
た出力端子２０から出力信号ｅＯを得る。
明する。入力信号＋ｊが供給される入力端子１８には、
一端がＮ源Ｖｃｃに接続されたＰチャネル型のＭＯＳト
ランジスタＱ１、および一端が接地点に接続されたＮチ
ャネル型のＭＯＳトランジスタＱ２のゲートがそれぞれ
接続されるとともに、遅延回路１９の入力端が接続され
る。上記ＭＯ８ｔ−ランジスタＱｌ 、Ｑ２の他端間に
は、Ｐチャネル型のＭＯＳトランジスタＱ３；Ｊ′３よ
びＮチャネル型のＭｏＳトランジスタＱ４が直列接続ざ
れ、これらＭＯＳトランジスタＱ３ 、Ｑ４のゲートに
は上記遅延回路１９の出力端が接続される。そして、上
記ＭＯＳトランジスタＱ３と０４との接続点に接続され
た出力端子２０から出力信号ｅＯを得る。
上記のような構成において、第２図を参照しつつ動作を
説明する。入力端子１８に定常的な“Ｌ″レベル信号が
入力されているものとすると、ＭＯＳトランジスタＱ１
．Ｑ３がオン状態、ＭＯＳトランジスタＱ２ 、Ｑ４が
オフ状態となり、出力信号ｅＯはＬＬ Ｈｊルベルとな
っている。今、この状態で本来意味のない短時間の正方
向のパルス信号（ノイズ）が入力されたものとする（時
刻ｔｌ、ｔ２１ｆｆｉ）、！：、ＭｏＳトランジスタＱ
１゜Ｑ２のゲートには一時的に“Ｈ”レベルの信号が供
給され、ＭＯＳトランジスタＱ１がオフ状態、Ｑ２がオ
ン状態となる。この時、遅延回路１９の出力ｅａは所定
の時間遅れ、前の出力状態である“Ｌ”レベルとなって
いるため、ＭＯＳトランジスタ。
説明する。入力端子１８に定常的な“Ｌ″レベル信号が
入力されているものとすると、ＭＯＳトランジスタＱ１
．Ｑ３がオン状態、ＭＯＳトランジスタＱ２ 、Ｑ４が
オフ状態となり、出力信号ｅＯはＬＬ Ｈｊルベルとな
っている。今、この状態で本来意味のない短時間の正方
向のパルス信号（ノイズ）が入力されたものとする（時
刻ｔｌ、ｔ２１ｆｆｉ）、！：、ＭｏＳトランジスタＱ
１゜Ｑ２のゲートには一時的に“Ｈ”レベルの信号が供
給され、ＭＯＳトランジスタＱ１がオフ状態、Ｑ２がオ
ン状態となる。この時、遅延回路１９の出力ｅａは所定
の時間遅れ、前の出力状態である“Ｌ”レベルとなって
いるため、ＭＯＳトランジスタ。
Ｑ３がオン状態、ＭＯＳトランジスタＱ４がオフ状態と
なっており、出力端子２０はハイインピーダンス状態と
なる。実際の回路では、上記出力端子２０に負荷容量が
接続されるため、前の出力レベル（“Ｈ”レベル）が保
持される。上記ノイズが遅延回路１９の遅延時間Δｔよ
りも短ければ、Ｍ ＯＳトランジスタＱ３ 、Ｑ４のゲ
ートに“Ｈ”レベルのノイズが到達する前にＭｏＳトラ
ンジスタＱ１がオン状態、Ｑ２がオフ状態となるため、
時刻ｔ３．ｔ４間にノイズの遅延信号ｅａによってトラ
ンジスタＱ４がオン状態、トランジスタＱ３がオフ状態
となっても出力端子２０はハイインピーダンス状態とな
り、出力信号ｅＯにはノイズの影響は現われない。
なっており、出力端子２０はハイインピーダンス状態と
なる。実際の回路では、上記出力端子２０に負荷容量が
接続されるため、前の出力レベル（“Ｈ”レベル）が保
持される。上記ノイズが遅延回路１９の遅延時間Δｔよ
りも短ければ、Ｍ ＯＳトランジスタＱ３ 、Ｑ４のゲ
ートに“Ｈ”レベルのノイズが到達する前にＭｏＳトラ
ンジスタＱ１がオン状態、Ｑ２がオフ状態となるため、
時刻ｔ３．ｔ４間にノイズの遅延信号ｅａによってトラ
ンジスタＱ４がオン状態、トランジスタＱ３がオフ状態
となっても出力端子２０はハイインピーダンス状態とな
り、出力信号ｅＯにはノイズの影響は現われない。
一方、ｉｉ ＨＮレベルの入力信号ｅａに対するＬ １
１レベル側のノイズも同様な動作で除去できる。
１レベル側のノイズも同様な動作で除去できる。
第３図は、この発明の他の実施例を示すもので、上記第
１図の回路における出力端にインバータ２１゜２２から
成るラッチ回路２３を設けたものである。第３図におい
て前記第１図と同一構成部には同じ符号を付してその詳
細な説明は省略する。このような構成によれば、雑音除
去回路をスタティック化することが可能であり、遅延回
路１９による遅延時間Δｔが長くてもラッチ回路２３に
よって確実に出力状態を保持できる。
１図の回路における出力端にインバータ２１゜２２から
成るラッチ回路２３を設けたものである。第３図におい
て前記第１図と同一構成部には同じ符号を付してその詳
細な説明は省略する。このような構成によれば、雑音除
去回路をスタティック化することが可能であり、遅延回
路１９による遅延時間Δｔが長くてもラッチ回路２３に
よって確実に出力状態を保持できる。
［発明の効果コ
以上説明したようにこの発明によれば、回路構成の複雑
化を招くことなく正負両方向のノイズを除去できる雑音
除去回路が得られる。
化を招くことなく正負両方向のノイズを除去できる雑音
除去回路が得られる。
第１図はこの発明の一実施例に係わる雑音除去回路を示
す図、第２図は上記第１図の回路の動作を説明するため
のタイミングチャート、第３図はこの発明の他の実施例
について説明するための回路図、第４図ないし第６図は
それぞれ従来の雑音除去回路について説明するための回
路図である。 Ｖｃｃ・・・電源（第１の電位供給源） 、ｅａ・・・
入力信号、Ｑ１〜Ｑ４・・・Ｍｏ８）ランジスタ（第１
ないし第４のスイッチ手段）、１９・・・遅延回路（遅
延手段）、ｅＯ・・・出力信号。 出願人代理人 弁理士 鈴江武彦 Ｖｃｃ 第 ２図 第６図 手続補正口 １、事件の表示 特願昭６１−１５５７０８号 ２、発明の名称 雑音除去回路 ３、補正をする者 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル６、
補正の対象 特許請求の範囲を別紙の通り訂正する。・２、特許請求
の範囲 （２）一端が第１の電位供給源に接続され入力信号でオ
ン／オフ制御される第１のスイッチ手段と、一端が第２
の電位供給源に接続され上記入力信号でオン／オフ制御
される第２のスイッチ手段と、上記入力信号を遅延する
遅延手段と、上記第１．第２のスイッチ手段の他端間に
直列接続され上記遅延手段の出力でそれぞれオン／オフ
制御される第３．第４のスイッチ手段とを具備じ、上記
第１．第２のスイッチ手段はそれぞれ同一レベルの信号
に対してオン／オフ状態が逆となり、上記第３．第４の
スイッチ手段はそれぞれ同一レベルの信号に対してオン
／オフ状態が逆となり、上記第３のスイッチ手段と上記
第４のスイッチ手のとの接続点から出力を得ることを特
徴とする雑音除去回路。 （３）前記第１．第３のスイッチ手段はそれぞれ第１導
電型の電界効果型トランジスタから成り、前記第２．第
４のスイッチ手段はそれぞれ第２導電型の電界効果型ト
ランジスタから成ることを特徴とする特許請求の範囲第
Ｊ項記載の雑音除去回路。
す図、第２図は上記第１図の回路の動作を説明するため
のタイミングチャート、第３図はこの発明の他の実施例
について説明するための回路図、第４図ないし第６図は
それぞれ従来の雑音除去回路について説明するための回
路図である。 Ｖｃｃ・・・電源（第１の電位供給源） 、ｅａ・・・
入力信号、Ｑ１〜Ｑ４・・・Ｍｏ８）ランジスタ（第１
ないし第４のスイッチ手段）、１９・・・遅延回路（遅
延手段）、ｅＯ・・・出力信号。 出願人代理人 弁理士 鈴江武彦 Ｖｃｃ 第 ２図 第６図 手続補正口 １、事件の表示 特願昭６１−１５５７０８号 ２、発明の名称 雑音除去回路 ３、補正をする者 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル６、
補正の対象 特許請求の範囲を別紙の通り訂正する。・２、特許請求
の範囲 （２）一端が第１の電位供給源に接続され入力信号でオ
ン／オフ制御される第１のスイッチ手段と、一端が第２
の電位供給源に接続され上記入力信号でオン／オフ制御
される第２のスイッチ手段と、上記入力信号を遅延する
遅延手段と、上記第１．第２のスイッチ手段の他端間に
直列接続され上記遅延手段の出力でそれぞれオン／オフ
制御される第３．第４のスイッチ手段とを具備じ、上記
第１．第２のスイッチ手段はそれぞれ同一レベルの信号
に対してオン／オフ状態が逆となり、上記第３．第４の
スイッチ手段はそれぞれ同一レベルの信号に対してオン
／オフ状態が逆となり、上記第３のスイッチ手段と上記
第４のスイッチ手のとの接続点から出力を得ることを特
徴とする雑音除去回路。 （３）前記第１．第３のスイッチ手段はそれぞれ第１導
電型の電界効果型トランジスタから成り、前記第２．第
４のスイッチ手段はそれぞれ第２導電型の電界効果型ト
ランジスタから成ることを特徴とする特許請求の範囲第
Ｊ項記載の雑音除去回路。
Claims (2)
- （１）一端が第１の電位供給源に接続され入力信号でオ
ン／オフ制御される第１のスイッチ手段と、一端が第２
の電位供給源に接続され上記入力信号でオン／オフ制御
される第２のスイッチ手段と、上記入力信号を遅延する
遅延手段と、上記第１、第２のスイッチ手段の他端間に
直列接続され上記遅延手段の出力でそれぞれオン／オフ
制御される第３、第４のスイッチ手段とを具備し、上記
第１、第２のスイッチ手段はそれぞれ同一レベルの信号
に対してオン／オフ状態が逆となり、上記第３、第４の
スイッチ手段はそれぞれ同一レベルの信号に対してオン
／オフ状態が逆となり、上記第３のスイッチ手段と上記
第４のスイッチ手段との接続点から出力を得ることを特
徴とする雑音除去回路。 - （２）前記第１、第３のスイッチ手段はそれぞれ第１導
電型の電界効果型トランジスタから成り、前記第２、第
４のスイッチ手段はそれぞれ第２導電型の電界効果型ト
ランジスタから成ることを特徴とする特許請求の範囲第
１項記載の雑音除去回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155708A JPS6310913A (ja) | 1986-07-02 | 1986-07-02 | 雑音除去回路 |
| US07/066,094 US4760279A (en) | 1986-07-02 | 1987-06-24 | Noise cancelling circuit |
| EP87109329A EP0251275B1 (en) | 1986-07-02 | 1987-06-29 | Noise cancelling circuit |
| DE8787109329T DE3776209D1 (de) | 1986-07-02 | 1987-06-29 | Rauschunterdrueckungsschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155708A JPS6310913A (ja) | 1986-07-02 | 1986-07-02 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310913A true JPS6310913A (ja) | 1988-01-18 |
Family
ID=15611771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155708A Pending JPS6310913A (ja) | 1986-07-02 | 1986-07-02 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310913A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228211A (ja) * | 1988-03-08 | 1989-09-12 | Mitsubishi Electric Corp | ノイズ除去回路 |
| JPH0332216A (ja) * | 1989-06-29 | 1991-02-12 | Nec Corp | フィルタ回路 |
| US5818264A (en) * | 1996-12-17 | 1998-10-06 | International Business Machines Corporation | Dynamic circuit having improved noise immunity and method therefor |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| JP2009130441A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Microelectronics Ltd | データ保持回路 |
| JP2009147926A (ja) * | 2007-12-11 | 2009-07-02 | Hynix Semiconductor Inc | 歪曲されたデューティ比を補正するｄｌｌクロック生成回路 |
| JP2012075076A (ja) * | 2010-09-29 | 2012-04-12 | Samsung Electro-Mechanics Co Ltd | パルス幅に応じて動作するシュミットトリガー回路 |
| JP2015012424A (ja) * | 2013-06-28 | 2015-01-19 | パナソニック株式会社 | ラッチ及びフリップフロップ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
-
1986
- 1986-07-02 JP JP61155708A patent/JPS6310913A/ja active Pending
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