JP2009147926A - 歪曲されたデューティ比を補正するｄｌｌクロック生成回路 - Google Patents

歪曲されたデューティ比を補正するｄｌｌクロック生成回路 Download PDF

Info

Publication number
JP2009147926A
JP2009147926A JP2008301839A JP2008301839A JP2009147926A JP 2009147926 A JP2009147926 A JP 2009147926A JP 2008301839 A JP2008301839 A JP 2008301839A JP 2008301839 A JP2008301839 A JP 2008301839A JP 2009147926 A JP2009147926 A JP 2009147926A
Authority
JP
Japan
Prior art keywords
clock
dll
internal clock
unit
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008301839A
Other languages
English (en)
Inventor
Min-Young You
▲敏▼ 永 柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009147926A publication Critical patent/JP2009147926A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

【課題】本発明は、デューティの歪曲を補正したＤＬＬクロックを生成するＤＬＬクロック生成回路を提供する。
【解決手段】本発明のＤＬＬクロック生成回路は、 第１のクロック及び第２のクロックの入力により、第１の内部クロック及び第２の内部クロックを生成し、第１の内部クロックのデューティ比により生成された基準信号に基づき、第１の内部クロック及び第２の内部クロックのデューティを補正するデューティ補正バッファと、デューティ補正バッファに連結しており、第１の内部クロックのイネーブル動作により第１のレベルに遷移され、第２の内部クロックのイネーブル動作により第２のレベルに遷移される、ＤＬＬクロックを生成するエッジトリガー部を含む。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特に、ＤＬＬ(Delay Locked Loop)クロック生成回路に関する。
通常、クロック同期システムにおいて、クロックは、回路の動作を同期させる基準として用いられたり、エラなしに迅速な動作を保証するために用いられる。外部から提供されたクロックが内部回路で用いられる際、内部回路の信号経路によるクロックスキュ(clock skew)が発生する。このようなクロックスキュを補償して内部クロックを外部クロックに同期させるために、ＤＬＬやＰＬＬ(Phase Locked Loop)等のクロック同期化回路が用いられる（例えば、特許文献１）。
一方、高速で動作するクロックの立ち上りエッジ及び立ち下りエッジで全部入出力動作が行われるシステム、例えば、ＤＤＲ(Double Data Rate)は、充分に高速で動作する入出力データの有効ウィンドウを確保するために、５０％のデューティ比を維持することが重要である。このように、半導体集積回路は、外部クロックのデューティ比に関係なく、常に５０％のデューティ比を有するクロックを生成したり、クロックのデューティ変更を補償するために、ＤＬＬ内部にデューティ補正回路(DCC：Duty Cycle Corrector)を適用する。クロックバッファの出力段にフィードバックタイプのデューティ補正回路を配置する場合、又はクロックバッファの入力段にデューティ補正回路を配置する場合がある。
図１は、クロックバッファの入力段にデューティ補正回路を配置する場合のＤＬＬクロック生成回路のブロック図である。図１に示すように、ＤＬＬクロック生成回路４は、デューティ補正部１、クロックバッファ２及びＤＬＬクロックドライバー３を含む。
デューティ補正部１は、デューティ補正イネーブル信号(ＤＣＣ＿ＥＮ)に応じて、第１の内部クロック(ＲＣＬＫ１)のデューティを補正するための第１の基準信号(ＲＶＲＥＦ)及び第２の基準信号(ＦＶＲＥＦ)を出力する。
クロックバッファ２は、第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)の入力により、第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)に制御されて補正されたデューティを有する第１の内部クロック(ＲＣＬＫ１)を提供する。
ＤＬＬクロックドライバー３は、パワーダウンモード信号(ＰＷＤＮＢ)、コマンドクロック(ＢＣＫ０)及びリセット信号(ＲＥＳＥＴ)により、第１の内部クロック(ＲＣＬＫ１)が入力されて、ドライビングして各種クロック信号(ＣＬＫＩＮ、ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)を生成する。
図１に示すように、外部から入力される第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)のデューティ比をデューティ補正部１により補正し、第１の内部クロック(ＲＣＬＫ１)をＤＬＬクロックとして出力する。しかしながら、デューティ補正部１のデューティ補正の範囲から逸脱した第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)が入力される場合、歪曲されたデューティ比を有するＤＬＬクロックが生成され得る。
詳述すれば、クロックバッファ２の第１のクロック(ＣＬＫ)及びその相補クロックである第２のクロック(ＣＬＫＢ)の遷移時点、又は、入力電圧交差地点(VIX;Voltage Input Cross-point)が基準電圧(ＶＲＥＦ)より増減して、デューティ補正範囲から逸脱するので、クロックバッファ２の出力(ＲＣＬＫ１)のデューティが歪曲される。
このように、クロックバッファ２の入力段にデューティ補正部１のようなデューティ補正回路を備えたＤＬＬクロック生成回路の場合、クロックバッファ２により発生した歪曲されたデューティを補正した。しかしながら、デューティの歪曲程度がデューティ補正回路の限界値を越える場合には、未補正の第１の内部クロック(ＲＣＬＫ１)をそのままＤＬＬクロックとして提供する。したがって、高速動作によりクロックが高周波数でクローキングされる時、歪曲されたデューティ比を有するＤＬＬクロックにより、データ有効ウィンドウ(Data Valid Window;tDV)が減少して動作不良が発生し得る。
特開平５−４８５８７号公報
本発明の目的は、デューティの歪曲を補正したＤＬＬクロックを生成するＤＬＬクロック生成回路を提供することにある。
前記目的を達成するために、本発明のＤＬＬクロック生成回路は、第１のクロック及び第２のクロックの入力により、第１の内部クロック及び第２の内部クロックを生成し、前記第１の内部クロックのデューティ比により生成された基準信号に基づき、前記第１の内部クロック及び前記第２の内部クロックのデューティを補正するデューティ補正バッファと、前記デューティ補正バッファに連結しており、前記第１の内部クロックのイネーブル動作により第１のレベルに遷移され、前記第２の内部クロックのイネーブル動作により第２のレベルに遷移される、ＤＬＬクロックを生成するエッジトリガー部を含む。
また、エッジトリガー部を用いる他の実施形態のＤＬＬクロック生成回路において、本発明のエッジトリガー部は、 第１のノードと、第１の内部クロックにより、第１のノードの信号をプルアップするプルアップ部と、前記第２の内部クロックにより、前記第１のノードの信号をプルダウンするプルダウン部と、及び、前記プルアップ部及びプルダウン部に連結しており、前記第１のロードの信号をラッチして前記プルアップ及びプルダウン動作により、デューティサイクルを補正するＤＬＬクロックを出力するラッチ部を含む。
本発明の一実施形態によれば、外部クロックからデューティ比が補正された内部ＤＬＬクロックを生成できる。すなわち、外部クロックを受信して内部クロックを生成する時、外部クロックのデューティ比を有するように、外部クロックの立ち上りエッジに同期された信号を生成し、生成された信号の立ち上りエッジを用いて再度出力信号を提供することで、デューティ比が補正されたＤＬＬクロックを生成できる。
本発明によるＤＬＬクロック生成回路は、デューティ補正回路による補正範囲を超えた歪曲されたデューティを有する信号までデューティの補正が可能である。
また、本発明は、デューティが補正されたＤＬＬクロックを生成することにより、データ有効ウィンドウの拡張が可能であるため、高周波数でのデータ不良を減少できる。
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
図２に示すように、本発明によるＤＬＬクロック生成回路１００の一実施形態は、デューティ補正バッファ５０、エッジトリガー部３０及びＤＬＬクロックドライバー４０を含む。
デューティ補正バッファ５０は、第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)が入力されて、第１の内部クロック(ＲＣＬＫ１)のデューティにより調節された第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)により、デューティが補正された第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)を生成する。
デューティ補正バッファ５０は、デューティ補正部１０及びクロックバッファ２０を含む。
デューティ補正部１０は、デューティ補正イネーブル信号(ＤＣＣ＿ＥＮ)に応じて、第１の内部クロック(ＲＣＬＫ１)をフィードバック受信して、基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)として第１の基準信号(ＲＶＲＥＦ)及び第２の基準信号(ＦＶＲＥＦ)を出力する。デューティ補正部１０は、通常のアナログデューティ補正回路により具現できる。第１の内部クロック(ＲＣＬＫ１)は、クロックバッファ２０の出力信号の一つである。よって、デューティ補正部１０は、第１の内部クロック(ＲＣＬＫ１)をフィードバック受信して、第１の内部クロック(ＲＣＬＫ１)の所定区間、例えばハイレバル区間に応答する電荷量の差を用いて電圧を検出する。これを反映して、第１の内部クロック(ＲＣＬＫ１)のデューティを補正するための基準電圧である第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)を出力する。つまり、デューティ補正部１０は、第１の内部クロック(ＲＣＬＫ１)のデューティ比を１次補正した基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)を提供できる。
クロックバッファ２０は、第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)が入力され、第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)に制御されて補正されたデューティ比を有する第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)を提供する。ここで、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)は、互いに１８０゜の位相差を維持する第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)のそれぞれの立ち上りエッジに同期されて生成されるクロック信号である。一方、第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)は、外部から一定なクロック周期で理想的に提供されるものとして例示する。
このようなクロックバッファ２０は、第１のクロックバッファ２１及び第２のクロックバッファ２２を含む。また、クロックバッファ２０は、第１のクロックバッファ２１の出力をバッファリングする第１９のインバータ(ＩＶ１９)と、第２のクロックバッファ２２の出力をバッファリングする第２０のインバータ(ＩＶ２０)とを含むことができる。
クロックバッファ２０の動作について詳細に説明すれば、クロックバッファ２０は、第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)の制御により、第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)のハイレバル区間とローレベル区間とを比較して、相対的に大きくなったハイレバル(ローレベル)の区間は縮小し、小さくなったローレベル(ハイレバル)の区間は拡張することで、第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)のデューティ比を補正する。
例えば、第１のクロックバッファ２１は、第１の基準信号(ＲＶＲＥＦ)に応じて受信された第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)のそれぞれのハイレバル区間の幅を制御できる。また、第１のクロックバッファ２１は、第２の基準信号(ＦＶＲＥＦ)に応じて受信された第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)のそれぞれのローレベル区間の幅を制御できる。よって、第１のクロックバッファ２１は、第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)の制御により補正された第１の内部クロック(ＲＣＬＫ１)を提供する。
これと同様に、第２のクロックバッファ２２は、第１の基準信号(ＲＶＲＥＦ)及び第２の基準信号(ＦＶＲＥＦ)に応じて受信された第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)のそれぞれのハイレバル区間の幅及びローレベル区間の幅を制御できる。よって、第２のクロックバッファ２２は、第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)の制御により補正された第２の内部クロック(ＦＣＬＫ１)を提供する。
すなわち、第１及び第２のクロックバッファ２１、２２は、第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)の制御によりデューティ比が補正された第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)を提供できる。
しかしながら、このような場合、デューティ補正部１０のデューティ補正範囲から逸脱した第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)がクロックバッファ２０に受信される場合、補正用基準信号である第１及び第２の基準信号(ＲＶＲＥＦ、ＦＶＲＥＦ)の制御によってもデューティ比が正しく補正されない状態で、第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)を提供することになる。
本発明の一実施形態によるエッジトリガー部３０は、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)の立ち上りエッジを用いて、クロックのデューティ比が２次補正されたＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ）を生成する。
より具体的に、エッジトリガー部３０は、第１の内部クロック(ＲＣＬＫ１)の立ち上りエッジにトリガーされて活性化し、第２の内部クロック(ＦＣＬＫ１)の立ち上りエッジにトリガーされて非活性化する、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を生成する。例えば、エッジトリガー部３０は、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)の立ち上りエッジを用いて、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)のデューティを補正する。
一方、エッジトリガー部３０は、パワーダウンモードではデューティ比を補正しないように、固定されたローレベルのＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を提供する。これは、パワーダウンモード信号(ＰＷＤＮＢ)がハイレバルになってパワーダウンモードに進入すれば、消費電流(ＩＤＤ)を減少させるために、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を非活性化する。
ＤＬＬクロックドライバー４０は、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)、パワーダウンモード信号(ＰＷＤＮＢ)及びリセット信号(ＲＥＳＥＴ)を受信して、各種内部用クロック信号(ＣＬＫＩＮ、ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)を生成する。各種内部用クロック信号(ＣＬＫＩＮ、ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)は、デューティが補正されたＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を用いて生成されるので、デューティ比が改善された内部用クロック信号として提供され得る。
図３は、図２によるエッジトリガー部３０の詳細回路図である。図３に示すように、エッジトリガー部３０は、前述したように、第１の内部クロック(ＲＣＬＫ１)の立ち上りエッジに同期されて、第１の遅延時間後に活性化した状態を維持していて、第２の内部クロック(ＦＣＬＫ１)の立ち上りエッジに同期されて、第１の遅延時間後に非活性化するＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を生成する。
エッジトリガー部３０は、プルアップ部３１、プルダウン部３２及びラッチ部３３を含む。
プルアップ部３１は、第１の内部クロック(ＲＣＬＫ１)により、第１のノード(Ｎｏｄｅ１)の信号をプルアップする。プルアップ部３１は、第１のインバータ(ＩＶ１)、第１の遅延部３４、第２のインバータ(ＩＶ２)、第１のＰＭＯＳトランジスタ(Ｐ１)及び第２のＰＭＯＳトランジスタ(Ｐ２)を含む。
第１のインバータ(ＩＶ１)には、第１の内部クロック(ＲＣＬＫ１)が入力される。第１の遅延部３４は、第１のインバータ(ＩＶ１)の出力を所定時間遅延させる。第２のインバータ(ＩＶ２)は、第１の遅延部３４の出力が入力される。第１のＰＭＯＳトランジスタ(Ｐ１)は、第２のインバータ(ＩＶ２)の出力がゲートに入力され、供給電圧(ＶＤＤ)がソースに入力される。第２のＰＭＯＳトランジスタ(Ｐ２)は、第１のインバータ(ＩＶ１)の出力がゲートに入力され、第１のＰＭＯＳトランジスタ(Ｐ１)のドレーンにソースが連結しており、第１のノード(Ｎｏｄｅ１)にドレーンが連結している。
プルダウン部３２は、第２の内部クロック(ＦＣＬＫ１)により、第１のノード(Ｎｏｄｅ１)の信号をプルダウンする。プルダウン部３２は、第２の遅延部３５、第３のインバータ(ＩＶ３)、第１のＮＭＯＳトランジスタ(Ｎ１)及び第２のＮＭＯＳトランジスタ(Ｎ２)を含む。
第２の遅延部３５は、第２の内部クロック(ＦＣＬＫ１)を所定時間遅延させる。第３のインバータ(ＩＶ３)には、第２の遅延部３５の出力が入力される。第１のＮＭＯＳトランジスタ(Ｎ１)は、第２の内部クロック(ＦＣＬＫ１)がゲートに入力され、第１のノード(Ｎｏｄｅ１)にドレーンが連結している。第２のＮＭＯＳトランジスタ(Ｎ２)は、第３のインバータ(ＩＶ３)の出力がゲートに入力され、ドレーンに第１のＮＭＯＳトランジスタ(Ｎ１)のソースが連結しており、ソースに接地電圧(ＶＳＳ)が印加される。
第１の遅延時間は、第１の遅延部３４及び第２の遅延部３５の遅延素子の数によって調節され得る。
ラッチ部３３は、第１のノード(Ｎｏｄｅ１)の信号をラッチして、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を生成する。
ラッチ部３３は、第４〜第６のインバータ(ＩＶ４〜ＩＶ６)及び第１のナンドゲート(ＮＤ１)を含む。第６のインバータ(ＩＶ６)には、パワーダウンモード信号(ＰＷＤＮＢ)が入力される。第１のナンドゲート(ＮＤ１)には、第６のインバータ(ＩＶ６)の出力及び第１のノード(Ｎｏｄｅ１)の信号が入力される。第４のインバータ(ＩＶ４)には、第１のナンドゲート(ＮＤ１)の出力が入力され、第１のノード(Ｎｏｄｅ１)に供給する。第５のインバータ(ＩＶ５)には、第１のナンドゲート(ＮＤ１)の出力が入力され、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を生成する。一方、ラッチ部３３は、活性化したパワーダウンモード信号(ＰＷＤＮＢ)を受信すれば、ローレベルのＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を提供する。
引続き、エッジトリガー部３０の動作を説明すれば、次の通りである。
第２の内部クロック(ＦＣＬＫ１)がハイレバルになれば、第１のＮＭＯＳトランジスタ(Ｎ１)がターンオンされる。また、第２の内部クロック(ＦＣＬＫ１)がハイレバルになってから、第２の遅延部３５及び第３のインバータ(ＩＶ３)により所定時間が経過した後、第２のＮＭＯＳトランジスタ(Ｎ２)がターンオンされる。第２のＮＭＯＳトランジスタ(Ｎ２)のターンオン時点は、第２の遅延部３５により調節し得る。よって、第１のＮＭＯＳトランジスタ(Ｎ１)及び第２のＮＭＯＳトランジスタ(Ｎ２)が全部ターンオンされる時点は、第２の内部クロック(ＦＣＬＫ１)がハイレバルになってから、所定時間が経過した後である。このとき、第１のノード(Ｎｏｄｅ１)の電圧は、プルダウンされてローレベルになる。よって、ラッチ部３３は、ローレベルのＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を出力する。また、第１の内部クロック(ＲＣＬＫ１)がハイレバルになれば、第１のインバータ(ＩＶ１)の出力はローレベルになる。これにより、第１の遅延部３４及び第２のインバータ(ＩＶ２)により、第１の内部クロック(ＲＣＬＫ１)がハイレバルになってから、所定時間が経過した後、第１のＰＭＯＳトランジスタ(Ｐ１)がターンオンされる。第１のＰＭＯＳトランジスタ(Ｐ１)のターンオン時点は、第１の遅延部３４により調節し得る。また、第２のＰＭＯＳトランジスタ(Ｐ２)は、第１の内部クロック(ＲＣＬＫ１)がハイレバルになった後にターンオンされる。したがって、第１の内部クロック(ＲＣＬＫ１)がハイレバルになってから、所定時間が経過した後、第１のノード(Ｎｏｄｅ１)の電圧がプールアップされてハイレバルになる。ラッチ部３３は、ハイレバルのＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を出力する。
すなわち、プルアップ部３１及びプルダウン部３２は、各々第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１）の立ち上りエッジに同期されて動作を行う。
換言すれば、エッジトリガー部３０は、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)の立ち上りエッジにトリガー(又は同期)されて動作するので、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)のパルス幅やデューティには影響を受けない。よって、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)は、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)の立ち上り時点によりデューティ比が補正され得る。
前述したように、第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)は、第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)の立ち上りエッジに同期されて生成される。このような第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)は、互いに１８０゜の位相差を維持する。よって、第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)のデューティ比が歪曲されても、これらの信号の基になる第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)の立ち上りエッジ間の位相差は一定な周期で維持される。これにより、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)の立ち上りエッジを用いて生成すれば、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)は、第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)のデューティ比を有することになる。
エッジトリガー部３０は、これに制限されず、ミキサーによっても具現可能である。
本発明は、クロックバッファ２０により第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)のデューティの歪曲が激しくなることで、デューティ補正部１０によりデューティが補正されない場合にも、エッジトリガー部３０により第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)のデューティ比を有するＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を出力できる。
図４に示すように、ＤＬＬクロックドライバー４０は、第１のクロックドライバー４１及び第２のクロックドライバー４２からなる。
第１のクロックドライバー４１は、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)及びパワーダウンモード信号(ＰＷＤＮＢ)の入力により、第１のＤＬＬクロック(ＣＬＫＩＮ)を生成する。第１のクロックドライバー４１は、第７〜第１１のインバータ(ＩＶ７〜ＩＶ１１)及び第２のナンドゲート(ＮＤ２)を含む。
第１のクロックドライバー４１は、パワーダウンモード信号(ＰＷＤＮＢ)が活性化すれば、非活性化した第１のＤＬＬクロック(ＣＬＫＩＮ)を提供し、パワーダウンモード信号(ＰＷＤＮＢ)が非活性化すれば、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)のクロック周期(デューティ比が補正された)と同一の第１のＤＬＬクロック(ＣＬＫＩＮ)を提供する。
より具体的に、パワーダウンモード信号(ＰＷＤＮＢ)がハイレバルであれば、第２のナンドゲート(ＮＤ２)の出力はハイレバルであり、第１のＤＬＬクロック(ＣＬＫＩＮ)はローレベルである。パワーダウンモード信号(ＰＷＤＮＢ)がローレベルであれば、第２のナンドゲート(ＮＤ２)の出力は、第８のインバータ(ＩＶ８)の出力を反転させた信号である。よって、第１のＤＬＬクロック(ＣＬＫＩＮ)は、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)と同一のデューティ比及び電圧レベルを有する。
第２のクロックドライバー４２は、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)、パワーダウンモード信号(ＰＷＤＮＢ)及びリセット信号(ＲＥＳＥＴ)の入力により、第２のＤＬＬクロック(ＲＥＦＣＬＫ)及び第３のＤＬＬクロック(ＣＯＮＴＣＬＫ)を生成する。第２のクロックドライバー４２は、第１２〜第１８のインバータ(ＩＶ１２〜ＩＶ１８)及び第３ナンドゲート(ＮＤ３)を含む。
第２のクロックドライバー４２は、パワーダウンモード信号又はリセット信号が活性化すれば、非活性化した第２及び第３のＤＬＬクロック(ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)を提供し、パワーダウンモード信号及びリセット信号が非活性化すれば、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)のデューティ比が反映されたクロック周期と同一の第２及び第３のＤＬＬクロック(ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)を提供する。
パワーダウンモード信号(ＰＷＤＮＢ)がハイレバルであれば、第２のクロックドライバー４２の動作は、第１のクロックドライバー４１の動作と同様なので、第２及び第３のＤＬＬクロック(ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)は、第１のＤＬＬクロック(ＣＬＫＩＮ)のようにローレベルである。また、リセット信号(ＲＥＳＥＴ)がハイレバルであれば、第２及び第３のＤＬＬクロック(ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)はローレベルである。パワーダウンモード信号(ＰＷＤＮＢ)及びリセット信号(ＲＥＳＥＴ)がローレベルである場合、第２及び第３のＤＬＬクロック(ＲＥＦＣＬＫ、ＣＯＮＴＣＬＫ)は、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)と同一のデューティ比及び電圧レベルを有する。
ここでは、説明の便宜上、３つの内部ＤＬＬクロック、これに従う２つのクロックドライバーとして例示したが、このような内部ＤＬＬクロック及びそれを駆動するクロックドライバーの数や種類も制限されるものではない。図５は、従来技術によるＤＬＬクロック生成回路のＤＬＬクロック(ＣＬＫＩＮ）を示す波形図である。
図５に示すように、第１の内部クロック(ＲＣＬＫ１)は、クロックバッファの出力である。クロックバッファの異常により、第１の内部クロック(ＲＣＬＫ１)のデューティがデューティ補正回路のデューティ補正範囲の限界値を超える。よって、デューティ補正回路によりデューティが補正されず、ＤＬＬクロック(ＣＬＫＩＮ)が第１の内部クロック(ＲＣＬＫ１)のようにデューティが補正されないまま、第１の内部クロック(ＲＣＬＫ１)のクロック周期がそのまま反映されたＤＬＬクロック(ＣＬＫＩＮ)として出力されることを示す。
図６は、本発明によるＤＬＬクロック生成回路のＤＬＬクロックを示す波形図である。
図２〜図４及び図６に示すように、クロックバッファ２０により提供された第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)のデューティ比が約２０：８０である。しかしながら、本発明の一実施形態によるエッジトリガー部３０により、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)はデューティ比が５０％である信号として提供されることが分かる。すなわち、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)は、第１及び第２の内部クロック(ＲＣＬＫ１、ＦＣＬＫ１)のそれぞれの立ち上りエッジを用いて生成されるので、第１及び第２のクロック(ＣＬＫ、ＣＬＫＢ)のデューティ比がそのまま反映されたクロック信号として提供される。また、ＤＬＬクロックドライバー４０により、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)のデューティ比が反映された第１のＤＬＬクロック(ＣＬＫＩＮ)も、ハイレバル区間が１ｎｓであり、ローレベル区間が１ｎｓであって、デューティが５０％である信号になることが分かる。図６において、第１の内部クロック(ＲＣＬＫ１)の立ち上り時点により、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)の立ち上り時点が決定され、第２の内部クロック(ＦＣＬＫ１)の立ち上り時点により、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)のポーリング時点が決定される。
図７は、従来のＤＬＬクロックと本発明によるＤＬＬクロックとを比較するように、図５及び図６の波形図を共に示すシミュレーション結果である。
第１のクロック(ＣＬＫ)及び第２のクロック(ＣＬＫＢ)は、デューティが５０％である信号として入力される。一番目のデータ(ＲｅｖＡＡ＿ＶＩＸ＝１.１)は、従来技術による第１の内部クロック(ＲＣＬＫ)、第２の内部クロック(ＦＣＬＫ)及びＤＬＬクロック(ＣＬＫＩＮＲ)を示し、第１の内部クロック(ＲＣＬＫ)のデューティが約２０：８０の場合、デューティが補正されず、ＤＬＬクロック(ＣＬＫＩＮＲ)のデューティが２０：８０として出力されることを示す。
二番目のデータ(ＲｅｖＣＢ＿ＶＩＸ＝１.１)は、本発明によるＤＬＬクロック生成回路の第１の内部クロック(ＲＣＬＫ)、第２の内部クロック(ＦＣＬＫ)、エッジトリガー部３０の出力(Ｅｄｇｅ＿ＣＬＫ)及びＤＬＬクロックドライバー４０の出力(ＣＬＫＩＮＲ)を示す。第１の内部クロック(ＲＣＬＫ)及び第２の内部クロックの(ＦＣＬＫ)のデューティが２０：８０であるが、エッジトリガー部３０の出力はデューティが５０：５０の信号になり、ＤＬＬクロックドライバー４０の出力(ＣＬＫＩＮＲ)もデューティが５０：５０の信号になる。
また、本発明におけるエッジトリガー部３０は、第１の内部クロック(ＲＣＬＫ１)及び第２の内部クロック(ＦＣＬＫ１)のポーリング時点(エッジ)を用いて、ＤＬＬクロック(Ｅｄｇｅ＿ＣＬＫ)を生成する回路として具現できる。
従来技術によるＤＬＬクロック生成回路のブロック図である。 本発明によるＤＬＬクロック生成回路のブロック図である。 図２のエッジトリガー部を示す詳細回路図である。 図２のＤＬＬクロックドライバーを示す回路図である。 従来技術によるＤＬＬクロックを示す波形図である。 本発明によるＤＬＬクロックを示す波形図である。 従来のＤＬＬクロックと本発明によるＤＬＬクロックとを比較するように、図５及び図６の波形図を共に示すシミュレーション結果である。
符号の説明
１、１０…デューティ補正部
２、２０…クロックバッファ
３、４０…ＤＬＬクロックドライバー
３０…エッジトリガー部
３１…プルアップ部
３２…プルダウン部
３３…ラッチ部
３４…第１の遅延部
３５…第２の遅延部
４１…第１のクロックドライバー
４２…第２のクロックドライバー
５０…デューティ補正バッファ
１００…ＤＬＬクロック生成回路

Claims (20)

  1. 第１のクロック及び第２のクロックの入力により、第１の内部クロック及び第２の内部クロックを生成し、前記第１の内部クロックのデューティ比により生成された基準信号に基づき、前記第１の内部クロック及び前記第２の内部クロックのデューティを補正するデューティ補正バッファと、
    前記デューティ補正バッファに連結しており、前記第１の内部クロックのイネーブル動作により第１のレベルに遷移され、前記第２の内部クロックのイネーブル動作により第２のレベルに遷移される、ＤＬＬクロックを生成するエッジトリガー部と
    を含むことを特徴とするＤＬＬクロック生成回路。
  2. 前記デューティ補正バッファは、
    デューティ補正イネーブル信号により駆動され、前記第１の内部クロックの入力により、前記基準信号として第１の基準信号及び第２の基準信号を出力するデューティ補正部と、
    前記デューティ補正部に連結しており、前記第１のクロック及び前記第２のクロックの入力によりバッファリングして、前記第１の基準信号及び前記第２の基準信号により補正されたデューティを有する前記第１の内部クロック及び第２の内部クロックを生成するクロックバッファと
    を含むことを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  3. 前記エッジトリガー部は、前記第１の内部クロックの立ち上り時点及び前記第２の内部クロックの立ち上り時点間の位相差により、前記ＤＬＬクロックのデューティを調節することをさらに含むことを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  4. 前記エッジトリガー部は、前記第１の内部クロックのポーリング時点及び前記第２の内部クロックのポーリング時点間の位相差により、前記ＤＬＬクロックのデューティを調節することをさらに含むことを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  5. 前記エッジトリガー部は、前記第１の内部クロックが活性化レベルに遷移されてから、所定遅延時間の後に前記第１のレベルになり、前記第２の内部クロックが活性化レベルに遷移されてから、前記所定遅延時間の後に前記第２のレベルになる前記ＤＬＬクロックを出力することを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  6. 前記エッジトリガー部は、
    前記第１の内部クロックにより、第１のノードの信号をプルアップするプルアップ部と、
    前記第２の内部クロックにより、前記第１のノードの信号をプルダウンするプルダウン部と、
    前記第１のノードの信号をラッチして前記ＤＬＬクロックを生成するラッチ部と
    を含むことを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  7. 前記プルアップ部は、前記第１の内部クロックが活性化レベルに遷移され、前記所定時間の後に前記第１のノードの電位を前記第１のレベルにプルアップすることを特徴とする請求項６に記載のＤＬＬクロック生成回路。
  8. 前記プルダウン部は、前記第２の内部クロックが活性化レベルに遷移され、前記所定時間の後に前記第１のノードの電位を前記第２のレベルにプルダウンすることを特徴とする請求項７に記載のＤＬＬクロック生成回路。
  9. 前記ラッチ部は、パワーダウンモード信号のイネーブル動作により、前記ＤＬＬクロックを非活性化し、前記パワーダウンモード信号のディセーブル動作により、前記第１のノードの電位を維持することを特徴とする請求項６に記載のＤＬＬクロック生成回路。
  10. 前記クロックバッファは、
    前記第１の基準信号及び前記第２の基準信号により、前記第１のクロック及び前記第２のクロックが入力されて、前記第１の内部クロックのデューティを補正して出力する第１のクロックバッファと、
    前記第１の基準信号及び前記第２の基準信号により、前記第１のクロック及び前記第２のクロックが入力されて、前記第２の内部クロックのデューティを補正して出力する第２のクロックバッファを含むことを特徴とする請求項２に記載のＤＬＬクロック生成回路。
  11. 前記クロックバッファは、前記第１のクロック及び前記第２のクロック間の位相差と同一の位相差を有する前記第１の内部クロック及び前記第２の内部クロックを出力することをさらに含むことを特徴とする請求項１０に記載のＤＬＬクロック生成回路。
  12. 前記エッジトリガー部に連結しており、前記ＤＬＬクロックの入力によりドライビングして、クロック信号を生成するＤＬＬクロックドライバーをさらに含むことを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  13. 前記エッジトリガー部は、ミキサーであることを特徴とする請求項１に記載のＤＬＬクロック生成回路。
  14. エッジトリガー部を用いるＤＬＬクロック生成回路において、
    前記エッジトリガー部は、
    第１のノードと、
    第１の内部クロックにより、第１のノードの信号をプルアップするプルアップ部と、
    第２の内部クロックにより、前記第１のノードの信号をプルダウンするプルダウン部と、
    前記プルアップ部及びプルダウン部に連結しており、前記第１のノードの信号をラッチして、前記プルアップ及びプルダウン動作によりデューティサイクルを補正するＤＬＬクロックを出力するラッチ部と
    を含むことを特徴とするＤＬＬクロック生成回路。
  15. 前記プルアップ部及びプルダウン部は、前記第１の内部クロックがハイレバルに遷移された所定時間の後から、前記第２の内部クロックがハイレバルに遷移された所定時間まで、第１のレベルの位相に維持させることにより、前記ＤＬＬクロックのデューティ比を調節することを特徴とする請求項１４に記載のＤＬＬクロック生成回路。
  16. 前記プルアップ部及びプルダウン部は、前記第１の内部クロックがローレベルに遷移された所定時間の後から、前記第２の内部クロックがローレベルに遷移された所定時間まで、第１のレベルの位相に維持させることにより、前記ＤＬＬクロックのデューティ比を調節することを特徴とする請求項１４に記載のＤＬＬクロック生成回路。
  17. 前記プルアップ部は、
    前記第１の内部クロック信号の遷移を所定時間遅延する第１の遅延部と、
    前記第１の遅延部に連結しており、前記第１の内部クロックがハイレバルに遷移されてから、所定遅延時間の後に前記第１のノードをハイレバルにプルアップするプルアップ装置と、
    前記第１のノードのハイレバルになる前記ＤＬＬクロックを出力するラッチ部と
    を含むことを特徴とする請求項１４に記載のＤＬＬクロック生成回路。
  18. 前記プルダウン部は、
    前記第２の内部クロック信号の遷移を所定時間遅延する第２の遅延部と、
    前記第２の遅延部に連結しており、前記第２の内部クロックがハイレバルに遷移されてから、所定遅延時間の後に前記第１のノードをローレベルにプルダウンするプルダウン装置と、
    前記第１のノードのローレバルになる前記ＤＬＬクロックを出力するラッチ部と
    を含むことを特徴とする請求項１４に記載のＤＬＬクロック生成回路。
  19. 前記プルアップ部は、
    前記第１の内部クロック信号の遷移を所定時間遅延する第１の遅延部と、
    前記第１の遅延部に連結しており、前記第１の内部クロックがローレバルに遷移されてから、所定遅延時間の間、前記第１のノードをハイレバルに維持するプルアップ装置と、
    前記第１のノードのハイレバルになる前記ＤＬＬクロックを出力するラッチ部と
    を含むことを特徴とする請求項１４に記載のＤＬＬクロック生成回路。
  20. 前記プルダウン部は、
    前記第２の内部クロック信号の遷移を所定時間遅延する第２の遅延部と、
    前記第２の遅延部に連結しており、前記第２の内部クロックがローレバルに遷移されてから、所定遅延時間の間、前記第１のノードをローレベルに維持するプルダウン装置と、
    前記第１のノードのローレバルになる前記ＤＬＬクロックを出力するラッチ部と
    を含むことを特徴とする請求項１４に記載のＤＬＬクロック生成回路。
JP2008301839A 2007-12-11 2008-11-27 歪曲されたデューティ比を補正するｄｌｌクロック生成回路 Pending JP2009147926A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070128297A KR100956771B1 (ko) 2007-12-11 2007-12-11 디엘엘 클럭 생성 회로

Publications (1)

Publication Number Publication Date
JP2009147926A true JP2009147926A (ja) 2009-07-02

Family

ID=40720973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008301839A Pending JP2009147926A (ja) 2007-12-11 2008-11-27 歪曲されたデューティ比を補正するｄｌｌクロック生成回路

Country Status (5)

Country Link
US (1) US7737745B2 (ja)
JP (1) JP2009147926A (ja)
KR (1) KR100956771B1 (ja)
CN (1) CN101459426B (ja)
TW (1) TWI363497B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
KR100933805B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
KR101018690B1 (ko) * 2008-10-31 2011-03-04 주식회사 하이닉스반도체 반도체 장치
KR101003143B1 (ko) * 2009-05-13 2010-12-21 주식회사 하이닉스반도체 반도체 집적 회로
KR101094932B1 (ko) * 2009-07-01 2011-12-15 주식회사 하이닉스반도체 지연고정루프회로
CN102055469B (zh) * 2009-11-05 2014-04-30 中兴通讯股份有限公司 鉴相器及锁相环电路
KR101053543B1 (ko) * 2010-04-30 2011-08-03 주식회사 하이닉스반도체 클럭 듀티 보정회로
US8432208B2 (en) * 2011-09-28 2013-04-30 Microchip Technology Incorporated Maintaining pulse width modulation data-set coherency
KR101284751B1 (ko) * 2012-01-16 2013-07-17 단국대학교 산학협력단 클록 발생회로
KR102016725B1 (ko) * 2013-01-03 2019-09-02 에스케이하이닉스 주식회사 데이터 출력 회로
TWI533608B (zh) 2014-06-30 2016-05-11 友達光電股份有限公司 資料接收器及資料接收方法
KR102618514B1 (ko) * 2016-10-31 2023-12-29 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템
KR20210109328A (ko) * 2020-02-27 2021-09-06 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 반도체 장치
CN116683896B (zh) * 2022-12-27 2024-04-02 海光集成电路设计(北京)有限公司 一种占空比可调电路、芯片及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6310913A (ja) * 1986-07-02 1988-01-18 Toshiba Corp 雑音除去回路
JPH09321614A (ja) * 1996-05-31 1997-12-12 Mitsubishi Electric Corp 波形整形装置およびクロック供給装置
JP2002135105A (ja) * 2000-08-14 2002-05-10 Samsung Electronics Co Ltd デュティサイクル検出回路及びデュティサイクル補正回路
JP2003204251A (ja) * 2001-09-20 2003-07-18 Hynix Semiconductor Inc ディジタル遅延ライン
JP2005136949A (ja) * 2003-10-29 2005-05-26 Hynix Semiconductor Inc デューティ補正電圧発生回路及びデューティ補正電圧発生方法
JP2007124661A (ja) * 2005-10-26 2007-05-17 Samsung Electronics Co Ltd クロック発生回路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
DE10330796B4 (de) 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
KR100510063B1 (ko) 2002-12-24 2005-08-26 주식회사 하이닉스반도체 레지스터 제어 지연고정루프
KR100528788B1 (ko) 2003-06-27 2005-11-15 주식회사 하이닉스반도체 지연 고정 루프 및 그 구동 방법
KR100639616B1 (ko) 2004-10-29 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
KR100810070B1 (ko) * 2005-09-29 2008-03-06 주식회사 하이닉스반도체 지연고정루프
KR20070046341A (ko) * 2005-10-31 2007-05-03 주식회사 하이닉스반도체 듀티 교정 회로
JP5143370B2 (ja) * 2006-03-23 2013-02-13 富士通セミコンダクター株式会社 遅延制御回路
KR100811263B1 (ko) * 2006-06-29 2008-03-07 주식회사 하이닉스반도체 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
KR100861919B1 (ko) * 2006-07-18 2008-10-09 삼성전자주식회사 다 위상 신호 발생기 및 그 방법
KR100829453B1 (ko) * 2006-08-11 2008-05-15 주식회사 하이닉스반도체 Ｄｌｌ 회로의 기준 클럭 생성 장치 및 방법
KR100810072B1 (ko) * 2006-09-29 2008-03-05 주식회사 하이닉스반도체 지연고정루프를 구비하는 반도체 메모리 장치 및 그의 구동방법
KR100857429B1 (ko) * 2006-12-18 2008-09-09 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 고정 루프 회로
KR100890041B1 (ko) * 2006-12-29 2009-03-25 주식회사 하이닉스반도체 반도체 소자의 클럭 버퍼 회로
KR101018706B1 (ko) * 2007-03-29 2011-03-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100894255B1 (ko) * 2007-05-04 2009-04-21 삼성전자주식회사 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법
KR100915813B1 (ko) * 2007-09-04 2009-09-07 주식회사 하이닉스반도체 듀티 싸이클 보정 회로
KR100884590B1 (ko) * 2007-11-02 2009-02-19 주식회사 하이닉스반도체 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법
KR100910862B1 (ko) * 2007-11-05 2009-08-06 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6310913A (ja) * 1986-07-02 1988-01-18 Toshiba Corp 雑音除去回路
JPH09321614A (ja) * 1996-05-31 1997-12-12 Mitsubishi Electric Corp 波形整形装置およびクロック供給装置
JP2002135105A (ja) * 2000-08-14 2002-05-10 Samsung Electronics Co Ltd デュティサイクル検出回路及びデュティサイクル補正回路
JP2003204251A (ja) * 2001-09-20 2003-07-18 Hynix Semiconductor Inc ディジタル遅延ライン
JP2005136949A (ja) * 2003-10-29 2005-05-26 Hynix Semiconductor Inc デューティ補正電圧発生回路及びデューティ補正電圧発生方法
JP2007124661A (ja) * 2005-10-26 2007-05-17 Samsung Electronics Co Ltd クロック発生回路

Also Published As

Publication number Publication date
KR20090061322A (ko) 2009-06-16
KR100956771B1 (ko) 2010-05-12
US20090146706A1 (en) 2009-06-11
US7737745B2 (en) 2010-06-15
CN101459426A (zh) 2009-06-17
TW200926604A (en) 2009-06-16
TWI363497B (en) 2012-05-01
CN101459426B (zh) 2012-10-31

Similar Documents

Publication Publication Date Title
JP2009147926A (ja) 歪曲されたデューティ比を補正するｄｌｌクロック生成回路
KR100709475B1 (ko) Ｄｌｌ 회로의 듀티 사이클 보정회로
US7368966B2 (en) Clock generator and clock duty cycle correction method
JP5047736B2 (ja) Ｄｌｌ回路及びその制御方法
US8461889B2 (en) Clock signal generators having a reduced power feedback clock path and methods for generating clocks
KR101013444B1 (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US8384448B2 (en) DLL circuit and method of controlling the same
US7317341B2 (en) Duty correction device
US20170302256A1 (en) System and method for duty cycle correction
JP5106002B2 (ja) 半導体メモリ装置
US20080232180A1 (en) Semiconductor memory device and method for driving the same
US20070001724A1 (en) Delay locked loop circuit
US8143940B2 (en) Internal supply voltage generating circuit and method for generating internal supply voltage
JP2007097182A (ja) 遅延固定ループ
JP4434858B2 (ja) デューティ補正電圧発生回路及びデューティ補正電圧発生方法
JP2008109663A (ja) 遅延同期ループ回路
JP2009065633A (ja) 半導体装置及びその駆動方法
JP2003204251A (ja) ディジタル遅延ライン
US7872508B2 (en) Delay locked loop circuit
JP2008306697A (ja) 内部クロックドライバ回路
US7616030B2 (en) Semiconductor device and operation method thereof
US7557632B2 (en) Internal clock generator and method of generating internal clock
US20100109727A1 (en) Semiconductor device
KR100933799B1 (ko) 듀티 사이클 보정 회로와 그의 구동 방법
US7349290B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111128

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121025

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130125

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130815