JP2009147926A - 歪曲されたデューティ比を補正するdllクロック生成回路 - Google Patents
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Abstract
【解決手段】本発明のDLLクロック生成回路は、 第1のクロック及び第2のクロックの入力により、第1の内部クロック及び第2の内部クロックを生成し、第1の内部クロックのデューティ比により生成された基準信号に基づき、第1の内部クロック及び第2の内部クロックのデューティを補正するデューティ補正バッファと、デューティ補正バッファに連結しており、第1の内部クロックのイネーブル動作により第1のレベルに遷移され、第2の内部クロックのイネーブル動作により第2のレベルに遷移される、DLLクロックを生成するエッジトリガー部を含む。
【選択図】図2
Description
図2に示すように、本発明によるDLLクロック生成回路100の一実施形態は、デューティ補正バッファ50、エッジトリガー部30及びDLLクロックドライバー40を含む。
デューティ補正部10は、デューティ補正イネーブル信号(DCC_EN)に応じて、第1の内部クロック(RCLK1)をフィードバック受信して、基準信号(RVREF、FVREF)として第1の基準信号(RVREF)及び第2の基準信号(FVREF)を出力する。デューティ補正部10は、通常のアナログデューティ補正回路により具現できる。第1の内部クロック(RCLK1)は、クロックバッファ20の出力信号の一つである。よって、デューティ補正部10は、第1の内部クロック(RCLK1)をフィードバック受信して、第1の内部クロック(RCLK1)の所定区間、例えばハイレバル区間に応答する電荷量の差を用いて電圧を検出する。これを反映して、第1の内部クロック(RCLK1)のデューティを補正するための基準電圧である第1及び第2の基準信号(RVREF、FVREF)を出力する。つまり、デューティ補正部10は、第1の内部クロック(RCLK1)のデューティ比を1次補正した基準信号(RVREF、FVREF)を提供できる。
プルアップ部31は、第1の内部クロック(RCLK1)により、第1のノード(Node1)の信号をプルアップする。プルアップ部31は、第1のインバータ(IV1)、第1の遅延部34、第2のインバータ(IV2)、第1のPMOSトランジスタ(P1)及び第2のPMOSトランジスタ(P2)を含む。
ラッチ部33は、第1のノード(Node1)の信号をラッチして、DLLクロック(Edge_CLK)を生成する。
第2の内部クロック(FCLK1)がハイレバルになれば、第1のNMOSトランジスタ(N1)がターンオンされる。また、第2の内部クロック(FCLK1)がハイレバルになってから、第2の遅延部35及び第3のインバータ(IV3)により所定時間が経過した後、第2のNMOSトランジスタ(N2)がターンオンされる。第2のNMOSトランジスタ(N2)のターンオン時点は、第2の遅延部35により調節し得る。よって、第1のNMOSトランジスタ(N1)及び第2のNMOSトランジスタ(N2)が全部ターンオンされる時点は、第2の内部クロック(FCLK1)がハイレバルになってから、所定時間が経過した後である。このとき、第1のノード(Node1)の電圧は、プルダウンされてローレベルになる。よって、ラッチ部33は、ローレベルのDLLクロック(Edge_CLK)を出力する。また、第1の内部クロック(RCLK1)がハイレバルになれば、第1のインバータ(IV1)の出力はローレベルになる。これにより、第1の遅延部34及び第2のインバータ(IV2)により、第1の内部クロック(RCLK1)がハイレバルになってから、所定時間が経過した後、第1のPMOSトランジスタ(P1)がターンオンされる。第1のPMOSトランジスタ(P1)のターンオン時点は、第1の遅延部34により調節し得る。また、第2のPMOSトランジスタ(P2)は、第1の内部クロック(RCLK1)がハイレバルになった後にターンオンされる。したがって、第1の内部クロック(RCLK1)がハイレバルになってから、所定時間が経過した後、第1のノード(Node1)の電圧がプールアップされてハイレバルになる。ラッチ部33は、ハイレバルのDLLクロック(Edge_CLK)を出力する。
すなわち、プルアップ部31及びプルダウン部32は、各々第1及び第2の内部クロック(RCLK1、FCLK1)の立ち上りエッジに同期されて動作を行う。
図2〜図4及び図6に示すように、クロックバッファ20により提供された第1及び第2の内部クロック(RCLK1、FCLK1)のデューティ比が約20:80である。しかしながら、本発明の一実施形態によるエッジトリガー部30により、DLLクロック(Edge_CLK)はデューティ比が50%である信号として提供されることが分かる。すなわち、DLLクロック(Edge_CLK)は、第1及び第2の内部クロック(RCLK1、FCLK1)のそれぞれの立ち上りエッジを用いて生成されるので、第1及び第2のクロック(CLK、CLKB)のデューティ比がそのまま反映されたクロック信号として提供される。また、DLLクロックドライバー40により、DLLクロック(Edge_CLK)のデューティ比が反映された第1のDLLクロック(CLKIN)も、ハイレバル区間が1nsであり、ローレベル区間が1nsであって、デューティが50%である信号になることが分かる。図6において、第1の内部クロック(RCLK1)の立ち上り時点により、DLLクロック(Edge_CLK)の立ち上り時点が決定され、第2の内部クロック(FCLK1)の立ち上り時点により、DLLクロック(Edge_CLK)のポーリング時点が決定される。
2、20…クロックバッファ
3、40…DLLクロックドライバー
30…エッジトリガー部
31…プルアップ部
32…プルダウン部
33…ラッチ部
34…第1の遅延部
35…第2の遅延部
41…第1のクロックドライバー
42…第2のクロックドライバー
50…デューティ補正バッファ
100…DLLクロック生成回路
Claims (20)
- 第1のクロック及び第2のクロックの入力により、第1の内部クロック及び第2の内部クロックを生成し、前記第1の内部クロックのデューティ比により生成された基準信号に基づき、前記第1の内部クロック及び前記第2の内部クロックのデューティを補正するデューティ補正バッファと、
前記デューティ補正バッファに連結しており、前記第1の内部クロックのイネーブル動作により第1のレベルに遷移され、前記第2の内部クロックのイネーブル動作により第2のレベルに遷移される、DLLクロックを生成するエッジトリガー部と
を含むことを特徴とするDLLクロック生成回路。 - 前記デューティ補正バッファは、
デューティ補正イネーブル信号により駆動され、前記第1の内部クロックの入力により、前記基準信号として第1の基準信号及び第2の基準信号を出力するデューティ補正部と、
前記デューティ補正部に連結しており、前記第1のクロック及び前記第2のクロックの入力によりバッファリングして、前記第1の基準信号及び前記第2の基準信号により補正されたデューティを有する前記第1の内部クロック及び第2の内部クロックを生成するクロックバッファと
を含むことを特徴とする請求項1に記載のDLLクロック生成回路。 - 前記エッジトリガー部は、前記第1の内部クロックの立ち上り時点及び前記第2の内部クロックの立ち上り時点間の位相差により、前記DLLクロックのデューティを調節することをさらに含むことを特徴とする請求項1に記載のDLLクロック生成回路。
- 前記エッジトリガー部は、前記第1の内部クロックのポーリング時点及び前記第2の内部クロックのポーリング時点間の位相差により、前記DLLクロックのデューティを調節することをさらに含むことを特徴とする請求項1に記載のDLLクロック生成回路。
- 前記エッジトリガー部は、前記第1の内部クロックが活性化レベルに遷移されてから、所定遅延時間の後に前記第1のレベルになり、前記第2の内部クロックが活性化レベルに遷移されてから、前記所定遅延時間の後に前記第2のレベルになる前記DLLクロックを出力することを特徴とする請求項1に記載のDLLクロック生成回路。
- 前記エッジトリガー部は、
前記第1の内部クロックにより、第1のノードの信号をプルアップするプルアップ部と、
前記第2の内部クロックにより、前記第1のノードの信号をプルダウンするプルダウン部と、
前記第1のノードの信号をラッチして前記DLLクロックを生成するラッチ部と
を含むことを特徴とする請求項1に記載のDLLクロック生成回路。 - 前記プルアップ部は、前記第1の内部クロックが活性化レベルに遷移され、前記所定時間の後に前記第1のノードの電位を前記第1のレベルにプルアップすることを特徴とする請求項6に記載のDLLクロック生成回路。
- 前記プルダウン部は、前記第2の内部クロックが活性化レベルに遷移され、前記所定時間の後に前記第1のノードの電位を前記第2のレベルにプルダウンすることを特徴とする請求項7に記載のDLLクロック生成回路。
- 前記ラッチ部は、パワーダウンモード信号のイネーブル動作により、前記DLLクロックを非活性化し、前記パワーダウンモード信号のディセーブル動作により、前記第1のノードの電位を維持することを特徴とする請求項6に記載のDLLクロック生成回路。
- 前記クロックバッファは、
前記第1の基準信号及び前記第2の基準信号により、前記第1のクロック及び前記第2のクロックが入力されて、前記第1の内部クロックのデューティを補正して出力する第1のクロックバッファと、
前記第1の基準信号及び前記第2の基準信号により、前記第1のクロック及び前記第2のクロックが入力されて、前記第2の内部クロックのデューティを補正して出力する第2のクロックバッファを含むことを特徴とする請求項2に記載のDLLクロック生成回路。 - 前記クロックバッファは、前記第1のクロック及び前記第2のクロック間の位相差と同一の位相差を有する前記第1の内部クロック及び前記第2の内部クロックを出力することをさらに含むことを特徴とする請求項10に記載のDLLクロック生成回路。
- 前記エッジトリガー部に連結しており、前記DLLクロックの入力によりドライビングして、クロック信号を生成するDLLクロックドライバーをさらに含むことを特徴とする請求項1に記載のDLLクロック生成回路。
- 前記エッジトリガー部は、ミキサーであることを特徴とする請求項1に記載のDLLクロック生成回路。
- エッジトリガー部を用いるDLLクロック生成回路において、
前記エッジトリガー部は、
第1のノードと、
第1の内部クロックにより、第1のノードの信号をプルアップするプルアップ部と、
第2の内部クロックにより、前記第1のノードの信号をプルダウンするプルダウン部と、
前記プルアップ部及びプルダウン部に連結しており、前記第1のノードの信号をラッチして、前記プルアップ及びプルダウン動作によりデューティサイクルを補正するDLLクロックを出力するラッチ部と
を含むことを特徴とするDLLクロック生成回路。 - 前記プルアップ部及びプルダウン部は、前記第1の内部クロックがハイレバルに遷移された所定時間の後から、前記第2の内部クロックがハイレバルに遷移された所定時間まで、第1のレベルの位相に維持させることにより、前記DLLクロックのデューティ比を調節することを特徴とする請求項14に記載のDLLクロック生成回路。
- 前記プルアップ部及びプルダウン部は、前記第1の内部クロックがローレベルに遷移された所定時間の後から、前記第2の内部クロックがローレベルに遷移された所定時間まで、第1のレベルの位相に維持させることにより、前記DLLクロックのデューティ比を調節することを特徴とする請求項14に記載のDLLクロック生成回路。
- 前記プルアップ部は、
前記第1の内部クロック信号の遷移を所定時間遅延する第1の遅延部と、
前記第1の遅延部に連結しており、前記第1の内部クロックがハイレバルに遷移されてから、所定遅延時間の後に前記第1のノードをハイレバルにプルアップするプルアップ装置と、
前記第1のノードのハイレバルになる前記DLLクロックを出力するラッチ部と
を含むことを特徴とする請求項14に記載のDLLクロック生成回路。 - 前記プルダウン部は、
前記第2の内部クロック信号の遷移を所定時間遅延する第2の遅延部と、
前記第2の遅延部に連結しており、前記第2の内部クロックがハイレバルに遷移されてから、所定遅延時間の後に前記第1のノードをローレベルにプルダウンするプルダウン装置と、
前記第1のノードのローレバルになる前記DLLクロックを出力するラッチ部と
を含むことを特徴とする請求項14に記載のDLLクロック生成回路。 - 前記プルアップ部は、
前記第1の内部クロック信号の遷移を所定時間遅延する第1の遅延部と、
前記第1の遅延部に連結しており、前記第1の内部クロックがローレバルに遷移されてから、所定遅延時間の間、前記第1のノードをハイレバルに維持するプルアップ装置と、
前記第1のノードのハイレバルになる前記DLLクロックを出力するラッチ部と
を含むことを特徴とする請求項14に記載のDLLクロック生成回路。 - 前記プルダウン部は、
前記第2の内部クロック信号の遷移を所定時間遅延する第2の遅延部と、
前記第2の遅延部に連結しており、前記第2の内部クロックがローレバルに遷移されてから、所定遅延時間の間、前記第1のノードをローレベルに維持するプルダウン装置と、
前記第1のノードのローレバルになる前記DLLクロックを出力するラッチ部と
を含むことを特徴とする請求項14に記載のDLLクロック生成回路。
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KR100933805B1 (ko) * | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | 듀티비 보정회로 및 그를 포함하는 지연고정루프회로 |
KR101018690B1 (ko) * | 2008-10-31 | 2011-03-04 | 주식회사 하이닉스반도체 | 반도체 장치 |
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CN102055469B (zh) * | 2009-11-05 | 2014-04-30 | 中兴通讯股份有限公司 | 鉴相器及锁相环电路 |
KR101053543B1 (ko) * | 2010-04-30 | 2011-08-03 | 주식회사 하이닉스반도체 | 클럭 듀티 보정회로 |
US8432208B2 (en) * | 2011-09-28 | 2013-04-30 | Microchip Technology Incorporated | Maintaining pulse width modulation data-set coherency |
KR101284751B1 (ko) * | 2012-01-16 | 2013-07-17 | 단국대학교 산학협력단 | 클록 발생회로 |
KR102016725B1 (ko) * | 2013-01-03 | 2019-09-02 | 에스케이하이닉스 주식회사 | 데이터 출력 회로 |
TWI533608B (zh) | 2014-06-30 | 2016-05-11 | 友達光電股份有限公司 | 資料接收器及資料接收方法 |
KR102618514B1 (ko) * | 2016-10-31 | 2023-12-29 | 에스케이하이닉스 주식회사 | 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템 |
KR20210109328A (ko) * | 2020-02-27 | 2021-09-06 | 에스케이하이닉스 주식회사 | 클럭 생성 회로, 이를 이용하는 반도체 장치 |
CN116683896B (zh) * | 2022-12-27 | 2024-04-02 | 海光集成电路设计(北京)有限公司 | 一种占空比可调电路、芯片及电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310913A (ja) * | 1986-07-02 | 1988-01-18 | Toshiba Corp | 雑音除去回路 |
JPH09321614A (ja) * | 1996-05-31 | 1997-12-12 | Mitsubishi Electric Corp | 波形整形装置およびクロック供給装置 |
JP2002135105A (ja) * | 2000-08-14 | 2002-05-10 | Samsung Electronics Co Ltd | デュティサイクル検出回路及びデュティサイクル補正回路 |
JP2003204251A (ja) * | 2001-09-20 | 2003-07-18 | Hynix Semiconductor Inc | ディジタル遅延ライン |
JP2005136949A (ja) * | 2003-10-29 | 2005-05-26 | Hynix Semiconductor Inc | デューティ補正電圧発生回路及びデューティ補正電圧発生方法 |
JP2007124661A (ja) * | 2005-10-26 | 2007-05-17 | Samsung Electronics Co Ltd | クロック発生回路 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100424180B1 (ko) * | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로 |
DE10330796B4 (de) | 2002-10-30 | 2023-09-14 | Hynix Semiconductor Inc. | Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus |
KR100510063B1 (ko) | 2002-12-24 | 2005-08-26 | 주식회사 하이닉스반도체 | 레지스터 제어 지연고정루프 |
KR100528788B1 (ko) | 2003-06-27 | 2005-11-15 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 구동 방법 |
KR100639616B1 (ko) | 2004-10-29 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법 |
US7449930B2 (en) * | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Delay locked loop circuit |
KR100810070B1 (ko) * | 2005-09-29 | 2008-03-06 | 주식회사 하이닉스반도체 | 지연고정루프 |
KR20070046341A (ko) * | 2005-10-31 | 2007-05-03 | 주식회사 하이닉스반도체 | 듀티 교정 회로 |
JP5143370B2 (ja) * | 2006-03-23 | 2013-02-13 | 富士通セミコンダクター株式会社 | 遅延制御回路 |
KR100811263B1 (ko) * | 2006-06-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로 |
KR100861919B1 (ko) * | 2006-07-18 | 2008-10-09 | 삼성전자주식회사 | 다 위상 신호 발생기 및 그 방법 |
KR100829453B1 (ko) * | 2006-08-11 | 2008-05-15 | 주식회사 하이닉스반도체 | Dll 회로의 기준 클럭 생성 장치 및 방법 |
KR100810072B1 (ko) * | 2006-09-29 | 2008-03-05 | 주식회사 하이닉스반도체 | 지연고정루프를 구비하는 반도체 메모리 장치 및 그의 구동방법 |
KR100857429B1 (ko) * | 2006-12-18 | 2008-09-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 지연 고정 루프 회로 |
KR100890041B1 (ko) * | 2006-12-29 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 클럭 버퍼 회로 |
KR101018706B1 (ko) * | 2007-03-29 | 2011-03-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
KR100894255B1 (ko) * | 2007-05-04 | 2009-04-21 | 삼성전자주식회사 | 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법 |
KR100915813B1 (ko) * | 2007-09-04 | 2009-09-07 | 주식회사 하이닉스반도체 | 듀티 싸이클 보정 회로 |
KR100884590B1 (ko) * | 2007-11-02 | 2009-02-19 | 주식회사 하이닉스반도체 | 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법 |
KR100910862B1 (ko) * | 2007-11-05 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 소자와 그의 구동 방법 |
KR100956771B1 (ko) * | 2007-12-11 | 2010-05-12 | 주식회사 하이닉스반도체 | 디엘엘 클럭 생성 회로 |
KR101013444B1 (ko) * | 2008-03-14 | 2011-02-14 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로 |
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Patent Citations (6)
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---|---|---|---|---|
JPS6310913A (ja) * | 1986-07-02 | 1988-01-18 | Toshiba Corp | 雑音除去回路 |
JPH09321614A (ja) * | 1996-05-31 | 1997-12-12 | Mitsubishi Electric Corp | 波形整形装置およびクロック供給装置 |
JP2002135105A (ja) * | 2000-08-14 | 2002-05-10 | Samsung Electronics Co Ltd | デュティサイクル検出回路及びデュティサイクル補正回路 |
JP2003204251A (ja) * | 2001-09-20 | 2003-07-18 | Hynix Semiconductor Inc | ディジタル遅延ライン |
JP2005136949A (ja) * | 2003-10-29 | 2005-05-26 | Hynix Semiconductor Inc | デューティ補正電圧発生回路及びデューティ補正電圧発生方法 |
JP2007124661A (ja) * | 2005-10-26 | 2007-05-17 | Samsung Electronics Co Ltd | クロック発生回路 |
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