JP5106002B2 - 半導体メモリ装置 - Google Patents

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の遅延固定回路に関する。

半導体メモリ装置は、データを格納するためのものである。半導体メモリ装置は、データ処理装置、例えば、中央処理装置（ＣＰＵ）などからデータを要求されると、データを要求する装置から入力されたアドレスに対応するデータを出力するか、又はそのアドレスに対応する位置にデータ要求装置から提供されたデータを格納する。

半導体メモリ装置は、半導体装置で構成されるシステムの動作速度の増加や、半導体集積回路関連技術の発達に伴い、より速い速度でデータを出力又は格納することが求められてきている。データの高速入出力のため、システムクロックの入力後、その入力されたシステムクロックに同期したデータの入出力が可能な同期式メモリ装置が開発されている。更に、データのより速い入出力のため、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置が開発されるようになった。

ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させなければならないことから、システムクロックの１周期内に２つのデータを処理することが必要である。特に、ＤＤＲメモリ装置がデータを出力するタイミングは、システムクロックの立ち上がりエッジ又は立ち下がりエッジに正確に同期させて出力しなければならない。このため、ＤＤＲメモリ装置のデータ出力回路は、入力されたシステムクロックの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを出力する。

しかし、メモリ装置に入力されたシステムクロックは、半導体メモリ装置の内部に配置されたクロック入力バッファや、クロック信号を伝送する伝送ラインなどによって必然的に生じる遅延時間を有してデータ出力回路に到達する。そのため、データ出力回路が、必然的な遅延時間を有して伝達されたシステムクロックに同期してデータを出力すると、半導体メモリ装置の出力データを受け取る外部の装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期していないデータを受け取るようになる。

これを解決するため、半導体メモリ装置は、システムクロックの遅延を固定させる遅延固定回路を備えている。遅延固定回路は、システムクロックが半導体メモリ装置に入力されてからデータ出力回路に伝達されるまで、メモリ装置の内部回路によって遅延された値を補償するための回路である。遅延固定回路は、システムクロックが半導体メモリ装置のクロック入力バッファ及びクロック信号伝送ラインなどによって遅延された時間を求め、その求められた値に対応してシステムクロックを遅延させ、データ出力回路に出力する。すなわち、メモリ装置に入力されたシステムクロックは、遅延固定回路により、遅延値が一定に固定された状態でデータ出力回路に伝達される。データ出力回路は、遅延固定クロックに同期してデータを出力し、外部では、データがシステムクロックに正確に同期して出力されたように見える。

実際の動作は、データの出力されるべき時点よりも１周期前の時点で遅延固定回路から出力される遅延固定クロックが出力バッファに伝達され、伝達された遅延固定クロックに同期してデータを出力する。これにより、メモリ装置の外部では、データがメモリ装置に入力されたシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ正確に同期して出力されたように見えるのである。結局、遅延固定回路は、データをどれだけ早く出力すれば、メモリ装置の内部におけるシステムクロックの遅延値が補償できるかを求める回路である。

図１は、従来の遅延固定ループの動作タイミング図である。

同図に示すように、遅延固定ループは、入力されたクロック信号ＣＬＫＩより早い一定のタイミングを有する遅延固定クロック信号ＤＬＬ＿ＯＵＴを出力する。半導体メモリ装置は、データＤ０，Ｄ１，Ｄ２を遅延固定クロック信号ＤＬＬ＿ＯＵＴに同期させて出力する。このように半導体メモリ装置がデータを出力すると、半導体メモリ装置の外部では、データがシステムクロック信号ＣＬＫ０に正確に同期して出力されたように見える。

一方、半導体メモリ装置に入力されるクロック信号の周波数が高くなるにつれ、クロック信号の立ち上がりエッジ及び立ち下がりエッジの全てにデータを入出力させる半導体メモリ装置の動作マージンは、減少しつつある。これにより、半導体メモリ装置の遅延固定ループから出力される遅延固定クロック信号のデューティ比の補正がより重要となっている。遅延固定クロック信号のデューティ比が５０：５０に設定されなければ、半導体メモリ装置によるデータ出力動作マージンを最大限に多く確保できないからである。近年、半導体メモリ装置に備えられている遅延固定ループは、遅延固定クロック信号のデューティ比を補正する回路を備えている。

しかしながら、半導体メモリ装置を動作させる周辺温度の変化、提供される電圧レベルの変化、及び製造状態の変化により、遅延固定ループから出力される遅延固定クロック信号のデューティ比の補正は、ますます困難になっている。遅延固定ループから出力される遅延固定クロック信号のデューティ比が正確に設定されなければ、半導体メモリ装置は、立ち上がりクロック又は立ち下がりクロックのいずれか一方のクロックに対する動作マージンが不足し、データを予定されたタイミングで外部へ出力させることができなくなる。
特開２００４−１０３２２０

そこで、本発明の目的は、半導体メモリ装置の遅延固定クロックの出力において、デューティ比を補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供することにある。

本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。

また、本発明は、システムクロックとフィードバッククロックとの位相を比較する第１位相比較部と、前記システムクロックを所定の遅延時間遅延させ、遅延固定クロックを出力する第１遅延ラインと、前記第１位相比較部の比較結果に対応して、前記第１遅延ラインの遅延時間を制御する遅延ライン制御部と、デューティ制御信号に応答して、前記遅延固定クロックのハイレベル区間とローレベル区間とを調整し、第１クロックとして出力するデューティ補正部と、該第１クロックをモデル化した遅延時間だけ遅延させ、前記フィードバッククロックとして出力するレプリカ遅延ラインと、前記第１クロックの第１エッジと、前記第１クロックによって生成された第２クロックの第１エッジとの位相を合わせるクロック同期回路と、前記第１クロックの第２エッジと前記第２クロックの第２エッジとのタイミング差に対応して、前記デューティ補正部を制御するデューティ補正制御部とを備える半導体メモリ装置を提供する。

更に、本発明は、データの出力タイミングがシステムクロックに同期するように、当該システムクロックを所定の時間遅延固定されたクロックを生成するステップと、該遅延固定クロックのハイレベル区間とローレベル区間との比を調整し、第１クロックを生成するステップと、該第１クロックから第２クロックを生成するステップと、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるステップとを含む半導体メモリ装置の駆動方法を提供する。

すなわち、第一の発明としては、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備えることを特徴とする半導体メモリ装置。

第二の発明としては、前記クロック同期回路が、前記第１クロックを所定の遅延時間遅延させて出力する第１遅延ラインと、該第１遅延ラインの出力を反転して第２クロックを出力する反転手段と、該第２クロックと前記第１クロックとの第１エッジの位相を比較する第１位相比較部と、該第１位相比較部の比較結果に対応して、前記第１遅延ラインの遅延時間を制御するループ制御部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。

第三の発明としては、前記デューティ補正回路が、前記第２クロックと前記第１クロックとの第１エッジの位相が実質的に等しいとき、前記第２クロックと前記第１クロックとの第２エッジのタイミング差を比較する第２位相比較部と、該第２位相比較部の比較結果に対応するデューティ制御信号を出力するデューティ制御部と、該デューティ制御信号に応答して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正部とを備えることを特徴とする第二の発明に記載の半導体メモリ装置。

第四の発明としては、前記遅延固定回路が、前記システムクロックとフィードバッククロックとの位相を比較する第３位相比較部と、前記システムクロックを所定の遅延時間遅延させ、遅延固定クロックを前記デューティ補正回路に出力する第２遅延ラインと、前記第３位相比較部の比較結果に対応して、前記第２遅延ラインの遅延時間を制御する遅延ライン制御部と、前記デューティ補正回路から出力される第１クロックをモデル化した遅延時間だけ遅延させ、前記フィードバッククロックとして出力するレプリカ遅延ラインとを備えることを特徴とする第三の発明に記載の半導体メモリ装置。

第五の発明としては、前記デューティ補正部が、複数の前記デューティ制御信号に応答して選択的にターンオンされ、一側から電源電圧を提供するために並列に配置された複数の第１ＰＭＯＳトランジスタと、ゲートを介して前記遅延固定回路から出力される遅延固定クロックを受信し、前記第１ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとに接続された第２ＰＭＯＳトランジスタと、ゲートを介して前記遅延固定回路から出力される遅延固定クロックを受信し、前記第２ＰＭＯＳトランジスタと複数の第２ＮＭＯＳトランジスタとに接続された第１ＮＭＯＳトランジスタと、一側が前記第１ＮＭＯＳトランジスタの他側にそれぞれ接続され、複数の前記デューティ制御信号に応答して選択的にターンオンされ、他側に接地電圧供給端が接続された複数の第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの共通ノードに印加される信号を反転して第１クロックを出力するインバータとを備えることを特徴とする第三の発明に記載の半導体メモリ装置。

第六の発明としては、前記クロック同期回路の第１遅延ラインで遅延可能な遅延値は、前記遅延固定回路の第２遅延ラインで遅延可能な遅延値の１／２であることを特徴とする第四の発明に記載の半導体メモリ装置。

第七の発明としては、システムクロックとフィードバッククロックとの位相を比較する第１位相比較部と、前記システムクロックを所定の遅延時間遅延させ、遅延固定クロックを出力する第１遅延ラインと、前記第１位相比較部の比較結果に対応して、前記第１遅延ラインの遅延時間を制御する遅延ライン制御部と、デューティ制御信号に応答して、前記遅延固定クロックのハイレベル区間とローレベル区間とを調整し、第１クロックとして出力するデューティ補正部と、該第１クロックをモデル化した遅延時間だけ遅延させ、前記フィードバッククロックとして出力するレプリカ遅延ラインと、前記第１クロックの第１エッジと、前記第１クロックによって生成された第２クロックの第１エッジとの位相を合わせるクロック同期回路と、前記第１クロックの第２エッジと前記第２クロックの第２エッジとのタイミング差に対応して、前記デューティ補正部を制御するデューティ補正制御部とを備えることを特徴とする半導体メモリ装置。

第八の発明としては、前記クロック同期回路が、前記第１クロックを所定の遅延時間遅延させて出力する第２遅延ラインと、該第２遅延ラインの出力を反転して第２クロックを出力する反転手段と、該第２クロックと前記第１クロックとの第１エッジの位相を比較する第２位相比較部と、該第２位相比較部の比較結果に対応して、前記第２遅延ラインの遅延時間を制御するループ制御部とを備えることを特徴とする第七の発明に記載の半導体メモリ装置。

第九の発明としては、前記デューティ補正制御部が、前記第２クロックと前記第１クロックとの第１エッジの位相が実質的に等しいとき、前記第２クロックと前記第１クロックとの第２エッジのタイミング差を比較する第３位相比較部と、該第３位相比較部の比較結果に対応するデューティ制御信号を前記デューティ補正部に出力するデューティ制御部とを備えることを特徴とする第八の発明に記載の半導体メモリ装置。

第十の発明としては、データの出力タイミングがシステムクロックに同期するように、当該システムクロックを所定の時間遅延固定されたクロックを生成するステップと、該遅延固定クロックのハイレベル区間とローレベル区間との比を調整し、第１クロックを生成するステップと、該第１クロックから第２クロックを生成するステップと、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるステップとを含むことを特徴とする半導体メモリ装置の駆動方法。

第十一の発明としては、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるステップが、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を比較するステップと、該比較結果に対応して、前記第２クロックの第１エッジのタイミングを遅延させるステップとを含むことを特徴とする第十の発明に記載の半導体メモリ装置の駆動方法。

第十二の発明としては、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するステップが、前記第２クロックと前記第１クロックとの第１エッジの位相が実質的に等しいとき、第２クロックと前記第１クロックとの第２エッジのタイミング差を比較するステップと、該比較結果に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するステップとを含むことを特徴とする第十一の発明に記載の半導体メモリ装置の駆動方法。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図２は、本発明の実施形態に係る半導体メモリ装置のブロック図である。同図を参照して説明すると、本実施形態に係る半導体メモリ装置は、クロック入力バッファ１００と、遅延固定ブロック２００と、デューティ補正ブロック３００と、クロック出力バッファ４００とを備える。

クロック入力バッファ１００は、システムクロックＣＬＫ，／ＣＬＫを受信してバッファリングした内部クロックＩＣＬＫを遅延固定ブロック２００に出力する。遅延固定ブロック２００は、データの出力タイミングがシステムクロックＣＬＫ，／ＣＬＫに同期するように、内部クロックＩＣＬＫを所定の時間遅延させる。

遅延固定ブロック２００は、第１位相比較部２１０と、遅延ライン制御部２２０と、遅延ライン２３０と、レプリカ遅延ライン２４０とを備える。遅延ライン２３０は、粗遅延ライン２３０Ａと、精密遅延ライン２３０Ｂとを備える。第１位相比較部２１０は、システムクロックＣＬＫ，／ＣＬＫをバッファリングした内部クロックＩＣＬＫとフィードバッククロックＦＢＣＬＫとの位相を比較する。

粗遅延ライン２３０Ａは、内部クロックＩＣＬＫを所定の遅延時間遅延させ、精密遅延ライン２３０Ｂに出力する。精密遅延ライン２３０Ｂは、粗遅延ライン２３０Ａから出力されるクロック信号を所定の遅延時間遅延させ、デューティ補正部３４０に出力する。粗遅延ライン２３０Ａは、複数の単位遅延素子がチェーン状につながっている。遅延ライン制御部２２０の制御により、内部クロックＩＣＬＫが経由すべき単位遅延素子の数が定められる。内部クロックＩＣＬＫが経由すべき単位遅延素子の数に応じて、粗遅延ライン２３０Ａで遅延される遅延時間が定められる。精密遅延ライン２３０Ｂは、遅延値の変動をより精密に調整するための遅延ブロックである。精密遅延ライン２３０Ｂに備えられる単位遅延素子の遅延値が、粗遅延ライン２３０Ａの単位遅延素子の遅延値よりも小さい。

遅延ライン制御部２２０は、第１位相比較部２１０の比較結果に対応して、遅延ライン２３０の遅延時間を制御する。レプリカ遅延ライン２４０は、デューティ補正ブロック３００から出力されるクロックをモデル化した遅延時間だけ遅延させ、フィードバッククロックＦＢＣＬＫとして出力する。モデル化した遅延時間とは、システムクロックＣＬＫ，／ＣＬＫが半導体メモリ装置に入力されてからデータ出力回路に伝達されるまで遅延される値を指す。レプリカ遅延ライン２４０は、システムクロックＣＬＫ，／ＣＬＫが半導体メモリ装置に入力されてからデータ出力回路に伝達されるまで経由する回路に類似した回路を備えている。

デューティ補正ブロック３００は、クロック同期回路３００Ａと、デューティ補正回路３００Ｂとを備える。クロック同期回路３００Ａは、第１クロックＩＣＬＫ２の立ち上がりエッジと、第１クロックＩＣＬＫ２を反転した第２クロックＩＤ２の立ち上がりエッジとの位相を合わせるための回路である。デューティ補正回路３００Ｂは、第１クロックＩＣＬＫ２の立ち下がりエッジと第２クロックＩＤ２の立ち下がりエッジとのタイミング差に対応して、第１クロックＩＣＬＫ２のハイレベル区間とローレベル区間との比を調整するための回路である。

クロック同期回路３００Ａは、第２位相比較部３１０と、デューティ補正用遅延ライン３２０と、ループ制御部３３０とを備える。第２位相比較部３１０は、第１クロックＩＣＬＫ２の立ち上がりエッジと、デューティ補正用遅延ライン３２０から出力される第１クロックＩＣＬＫ２の反転されたクロックである第２クロックＩＤ２の立ち上がりエッジとを比較する。デューティ補正用遅延ライン３２０は、ループ制御部３３０の制御により、第１クロックＩＣＬＫ２を所定の時間遅延させて出力する。デューティ補正用遅延ライン３２０は、第１クロックＩＣＬＫ２を反転させて出力する。本実施形態では、デューティ補正用遅延ライン３２０が第１クロックＩＣＬＫ２を遅延させた後、反転して出力するが、別途に反転回路をデューティ補正用遅延ライン３２０の出力端に備えることもできる。ループ制御部３３０は、第２位相比較部３１０の比較結果に対応して、デューティ補正用遅延ライン３２０の遅延時間を制御する回路である。

デューティ補正回路３００Ｂは、デューティ補正部３４０と、第３位相比較部３５０と、デューティ制御部３６０とを備える。第３位相比較部３５０は、デューティ補正用遅延ライン３２０から出力される第２クロックＩＤ２と第１クロックＩＣＬＫ２との立ち上がりエッジの位相が実質的に等しいとき、デューティ補正用遅延ライン３２０から出力される第１クロックＩＣＬＫ２を反転した第３クロックと、第２クロックＩＤ２を反転した第４クロックとの立ち上がりエッジのタイミング差を比較する。デューティ制御部３６０は、第３位相比較部３５０の比較結果に対応するデューティ制御信号ＰＵ<０：Ｎ>，ＰＤ<０：Ｎ>を出力する。デューティ補正部３４０は、デューティ制御信号ＰＵ<０：Ｎ>，ＰＤ<０：Ｎ>に応答して、第１クロックＩＣＬＫ２のハイレベル区間とローレベル区間との比を調整する。

第２位相比較部３１０及び第３位相比較部３５０は、第１位相比較部２１０と同様の方式で実現することができる。そのため、第１位相比較部２１０の設計が完了すれば、第１位相比較部２１０をそのまま第２位相比較部３１０及び第３位相比較部３５０に適用可能である。また、デューティ補正用遅延ライン３２０は、遅延ライン２３０と同様の方式で実現することができ、ループ制御部３３０も、遅延ライン制御部２２０と同様の方式で実現することができる。そのため、遅延ライン制御部２２０及び遅延ライン２３０の設計が完了すれば、同じ回路をそのままループ制御部３３０及びデューティ補正用遅延ライン３２０に適用可能である。更に、デューティ制御部３６０も、遅延ライン制御部２２０の回路をそのまま適用可能である。

しかし、デューティ補正用遅延ライン３２０で遅延させる遅延値は、遅延ライン２３０で遅延させる遅延値より小さくてもよいことから、デューティ補正用遅延ライン３２０は、遅延ライン２３０の有する単位遅延素子の数より少なく備えてもよい。具体的に、デューティ補正用遅延ライン３２０は、遅延ライン２３０の有する単位遅延素子の半分程度だけ備えてもよい。デューティ補正用遅延ライン３２０は、遅延ライン２３０に備えられる粗遅延ラインと精密遅延ラインとを全て備えることもでき、場合によっては、いずれか１つのみを備えることもできる。

遅延固定回路の遅延ライン２３０は、遅延固定のため、クロック信号を１周期程度遅延可能な遅延回路を備える。これは、すでに遅延固定されたクロック（ここでは、第１クロックＩＣＬＫ２）を反転したクロック（ここでは、第２クロックＩＤ２）の立ち上がりエッジを、遅延固定クロックの立ち上がりエッジに合わせるためには、遅延固定クロックの反転されたクロックを１／２周期だけ遅延できればいいからである。

クロック出力バッファ４００は、デューティ補正部３４０から出力される第１クロックＩＣＬＫ２をバッファリングし、遅延固定及びデューティ補正が終了し、データ出力のための基準クロックになる出力クロックＣＬＫＯＵＴを出力する。この出力クロックＣＬＫＯＵＴに応答して、半導体メモリ装置のデータ出力回路は、データを外部に出力する。

図３は、図２に示すデューティ補正部の回路図である。同図に示すように、デューティ補正部３４０は、複数のデューティ制御信号ＰＵ<０：Ｎ>に応答して選択的にターンオンされ、一側から電源電圧ＶＤＤを提供するために並列に配置された複数のＰＭＯＳトランジスタＭＰ１〜ＭＰＮと、ゲートを介して遅延ライン２３０から出力される遅延固定クロックＩＣＬＫ１を受信し、ＰＭＯＳトランジスタＭＰ１〜ＭＰＮを介して提供される電源電圧ＶＤＤを、一側から受信して他側に伝達するＰＭＯＳトランジスタＰ１と、ゲートを介して遅延ライン２３０から出力される遅延固定クロックＩＣＬＫ１を受信し、一側がＰＭＯＳトランジスタＰ１の他側に接続されたＮＭＯＳトランジスタＭ１と、一側がＮＭＯＳトランジスタＭ１の他側にそれぞれ接続され、複数のデューティ制御信号ＰＤ<０：Ｎ>に応答して選択的にターンオンされ、他側に接地電圧供給端ＶＳＳが接続された複数のＮＭＯＳトランジスタＭＮ１〜ＭＮＮと、ＰＭＯＳトランジスタＰ１の他側に印加される信号を反転してレプリカ遅延ライン２４０に出力するインバータＩ１とを備える。

デューティ補正部３４０では、複数のデューティ制御信号ＰＵ<０：Ｎ>,ＰＤ<０：Ｎ>に応答してターンオンされるＰＭＯＳトランジスタＭＰ１〜ＭＰＮ及びＮＭＯＳトランジスタＭＮ１〜ＭＮＮの数が定められる。ＰＭＯＳトランジスタＭＰ１〜ＭＰＮ及びＮＭＯＳトランジスタＭＮ１〜ＭＮＮのターンオンされる数に応じて、入力される遅延固定クロックＩＣＬＫ１のハイレベル区間とローレベル区間とが補正され、第１クロックＩＣＬＫ２として出力されるのである。

図４は、図２に示す位相比較部の一例を示すブロック図である。同図を参照して説明すると、位相比較部は、２つの入力信号Ａ，Ｂの位相を比較して、アップ信号Ｕ又はダウン信号Ｄを出力するようになっている。２つの入力信号の位相を比較する位相比較部は、様々な形態で実現することができるが、本実施形態では、最も簡単な形態のＤフリップフロップを用いて２つの入力信号の位相を比較している。同図に示す位相比較部は、図２の第１位相比較部２１０、第２位相比較部３１０、及び第３位相比較部３５０にそれぞれ適用可能である。

図５は、図２に示す遅延ライン及びループ制御部の一例を示すブロック図である。同図に示すように、デューティ補正用遅延ライン３２０は、複数の単位遅延素子（例えば、３２１）をチェーン状に備えている。ループ制御部３３０は、複数の単位シフトレジスタを備え、右シフト信号ＳＲ及び左シフト信号ＳＬに応答して、ハイレベルで出力する信号の位置をシフトさせる。ループ制御部３３０から出力される複数の信号のうち、ハイレベルの信号の位置により、デューティ補正用遅延ライン３２０に入力される第１クロックＩＣＬＫ２が経由する単位遅延素子の数が定められるのである。ここで、右シフト信号ＳＲ及び左シフト信号ＳＬは、図４の位相比較部から出力されるアップ信号Ｕ又はダウン信号Ｄであり得る。

図６は、図２に示すデューティ制御部の一例を示すブロック図である。同図に示すように、デューティ制御部３６０の実質的な回路構成は、図５のループ制御部と同様の回路構成を有する。しかし、図３に示すデューティ補正部の回路が２つのデューティ制御信号ＰＵ<０：Ｎ>，ＰＤ<０：Ｎ>を受信するようになっているため、各単位シフトレジスタが２つの制御信号を出力する。デューティ制御部３６０は、位相比較部から出力される結果に対応して、それぞれ幾つかのデューティ制御信号をハイレベル又はローレベルで出力するかを定めて出力する。

図７は、図２に示す半導体メモリ装置の動作タイミング図である。同図を参照して説明すると、まず、遅延固定ブロック２００では、内部クロックＩＣＬＫとフィードバッククロックＦＢＣＬＫとの位相が等しくなるまで動作し続ける。内部クロックＩＣＬＫとフィードバッククロックＦＢＣＬＫとの位相が等しくなるということは、内部クロックＩＣＬＫが内部遅延を補償するために遅延されたことを意味し、遅延固定クロックＩＣＬＫ１は、デューティ補正動作を経て第１クロックＩＣＬＫ２になる。

続いて、デューティ補正ブロック３００の動作を説明する。まず、デューティ補正用遅延ライン３２０は、遅延固定された第１クロックＩＣＬＫ２を反転した後（図７のＡステップ参照）、一定の遅延値だけ遅延させ、第２クロックＩＤ２を出力する（図７のＢステップ参照）。

次に、第２位相比較部３１０は、第１クロックＩＣＬＫ２と第２クロックＩＤ２との立ち上がりエッジが等しいかどうかを比較する。第１クロックＩＣＬＫ２の立ち上がりエッジと第２クロックＩＤ２の立ち上がりエッジとの差に対応して、ループ制御部３３０は、デューティ補正用遅延ライン３２０で遅延させる遅延値を制御する。第１クロックＩＣＬＫ２と第２クロックＩＤ２との立ち上がりエッジが等しくなるまで、第２位相比較部３１０、デューティ補正用遅延ライン３２０、及びループ制御部３３０は動作し続ける（図７のＢステップ参照）。

続いて、第１クロックＩＣＬＫ２と第２クロックＩＤ２との立ち上がりエッジが等しくなるまで、第３位相比較部３５０は、第１クロックＩＣＬＫ２を反転した第３クロック／ＩＣＬＫ２と、第２クロックＩＤ２を反転した第４クロック／ＩＤ２との立ち上がりエッジを比較する。デューティ制御部３６０は、位相比較部で比較した結果に対応して、デューティ補正部３４０に複数のデューティ制御信号を出力する。デューティ補正部３４０は、デューティ制御信号に応答して、ハイレベル区間Ｔ１及びローレベル区間Ｔ２がそれぞれ５０：５０になる第１クロックＩＣＬＫ２を出力する。

上記のように、本実施形態に係る半導体メモリ装置は、デューティ比が補正され、遅延固定クロックを生成するためにデューティ補正ブロック３００を備えている。デューティ補正ブロック３００は、遅延固定回路にすでに使用されていた回路のほとんどを用いている。第２位相比較部３１０、デューティ補正用遅延ライン３２０、ループ制御部３３０、第３位相比較部３５０、及びデューティ制御部３６０の役割は、それぞれ定められているが、遅延固定回路に使用されていた遅延ライン２３０、第１位相比較部２１０、及び遅延ライン制御部２２０のような回路で構成することができる。したがって、デューティ補正を行うため、複雑かつ回路面積の非常に大きい回路がアナログ・デジタル変換回路を備える場合もあるが、本実施形態に係る半導体メモリ装置は、最小限の回路のみを追加して、デューティ補正を容易に行うことができる。

本発明によると、高速で動作する半導体メモリ装置の遅延固定クロックのデューティ比を更に容易に補正することができる。したがって、ＤＤＲ同期式半導体メモリ装置において、クロックの立ち上がりエッジ及び立ち下がりエッジにおけるデータの出力マージンを最大限に確保することができる。したがって、より信頼性のある半導体メモリ装置を容易に製造することができる。

以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の遅延固定ループの動作タイミング図である。 本発明の実施形態に係る半導体メモリ装置の遅延固定ループのブロック図である。 図２に示すデューティ補正部の回路図である。 図２に示す位相比較部の一例を示すブロック図である。 図２に示す遅延ライン及びループ制御部の一例を示すブロック図である。 図２に示すデューティ制御部の一例を示すブロック図である。 図２に示す半導体メモリ装置の動作タイミング図である。

符号の説明

１００ クロック入力バッファ
２００ 遅延固定ブロック
３００ デューティ補正ブロック
４００ クロック出力バッファ

Claims (10)

1. システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、
   該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックを反転させた第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、
   前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路と
   を備えることを特徴とする半導体メモリ装置。
2. 前記クロック同期回路が、
   前記第１クロックを所定の遅延時間遅延させて出力する第１遅延ラインと、
   該第１遅延ラインの出力を反転して第２クロックを出力する反転手段と、
   該第２クロックと前記第１クロックとの第１エッジの位相を比較する第１位相比較部と、
   該第１位相比較部の比較結果に対応して、前記第１遅延ラインの遅延時間を制御するループ制御部と
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記デューティ補正回路が、
   前記第２クロックと前記第１クロックとの第１エッジの位相が実質的に等しいとき、前記第２クロックと前記第１クロックとの第２エッジのタイミング差を比較する第２位相比較部と、
   該第２位相比較部の比較結果に対応するデューティ制御信号を出力するデューティ制御部と、
   該デューティ制御信号に応答して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正部と
   を備えることを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記遅延固定回路が、
   前記システムクロックとフィードバッククロックとの位相を比較する第３位相比較部と、
   前記システムクロックを所定の遅延時間遅延させ、遅延固定クロックを前記デューティ補正回路に出力する第２遅延ラインと、
   前記第３位相比較部の比較結果に対応して、前記第２遅延ラインの遅延時間を制御する遅延ライン制御部と、
   前記デューティ補正回路から出力される第１クロックをモデル化した遅延時間だけ遅延させ、前記フィードバッククロックとして出力するレプリカ遅延ラインと
   を備えることを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記デューティ補正部が、
   複数の前記デューティ制御信号に応答して選択的にターンオンされ、一側から電源電圧を提供するために並列に配置された複数の第１ＰＭＯＳトランジスタと、
   ゲートを介して前記遅延固定回路から出力される遅延固定クロックを受信し、前記第１ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとに接続された第２ＰＭＯＳトランジスタと、
   ゲートを介して前記遅延固定回路から出力される遅延固定クロックを受信し、前記第２ＰＭＯＳトランジスタと複数の第２ＮＭＯＳトランジスタとに接続された第１ＮＭＯＳトランジスタと、
   一側が前記第１ＮＭＯＳトランジスタの他側にそれぞれ接続され、複数の前記デューティ制御信号に応答して選択的にターンオンされ、他側に接地電圧供給端が接続された複数の第２ＮＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの共通ノードに印加される信号を反転して第１クロックを出力するインバータと
   を備えることを特徴とする請求項３に記載の半導体メモリ装置。
6. 前記クロック同期回路の第１遅延ラインで遅延可能な遅延値は、前記遅延固定回路の第２遅延ラインで遅延可能な遅延値の１／２であることを特徴とする請求項４に記載の半導体メモリ装置。
7. システムクロックとフィードバッククロックとの位相を比較する第１位相比較部と、
   前記システムクロックを所定の遅延時間遅延させ、遅延固定クロックを出力する第１遅延ラインと、
   前記第１位相比較部の比較結果に対応して、前記第１遅延ラインの遅延時間を制御する遅延ライン制御部と、
   デューティ制御信号に応答して、前記遅延固定クロックのハイレベル区間とローレベル区間とを調整し、第１クロックとして出力するデューティ補正部と、
   該第１クロックをモデル化した遅延時間だけ遅延させ、前記フィードバッククロックとして出力するレプリカ遅延ラインと、
   前記第１クロックの第１エッジと、前記第１クロックを反転させた第２クロックの第１エッジとの位相を合わせるクロック同期回路と、
   前記第１クロックの第２エッジと前記第２クロックの第２エッジとのタイミング差に対応して、前記デューティ補正部を制御するデューティ補正制御部と
   を備えることを特徴とする半導体メモリ装置。
8. 前記クロック同期回路が、
   前記第１クロックを所定の遅延時間遅延させて出力する第２遅延ラインと、
   該第２遅延ラインの出力を反転して第２クロックを出力する反転手段と、
   該第２クロックと前記第１クロックとの第１エッジの位相を比較する第２位相比較部と、
   該第２位相比較部の比較結果に対応して、前記第２遅延ラインの遅延時間を制御するループ制御部と
   を備えることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記デューティ補正制御部が、
   前記第２クロックと前記第１クロックとの第１エッジの位相が実質的に等しいとき、前記第２クロックと前記第１クロックとの第２エッジのタイミング差を比較する第３位相比較部と、
   該第３位相比較部の比較結果に対応するデューティ制御信号を前記デューティ補正部に出力するデューティ制御部と
   を備えることを特徴とする請求項８に記載の半導体メモリ装置。
10. データの出力タイミングがシステムクロックに同期するように、当該システムクロックを所定の時間遅延固定されたクロックを生成するステップと、
    該遅延固定クロックのハイレベル区間とローレベル区間との比を調整し、第１クロックを生成するステップと、
    該第１クロックを反転して第２クロックを生成するステップと、
    前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるステップと
    を含み、
    前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるステップが、
    前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を比較するステップと、
    該比較結果に対応して、前記第２クロックの第１エッジのタイミングを遅延させるステップと
    を含み、
    前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するステップが、
    前記第２クロックと前記第１クロックとの第１エッジの位相が実質的に等しいとき、第２クロックと前記第１クロックとの第２エッジのタイミング差を比較するステップと、
    該比較結果に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するステップと
    を含むことを特徴とする半導体メモリ装置の駆動方法。

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