KR100942977B1

KR100942977B1 - 듀티비 보정회로

Info

Publication number: KR100942977B1
Application number: KR1020080045978A
Authority: KR
Inventors: 김경훈; 김보겸
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-05-19
Filing date: 2008-05-19
Publication date: 2010-02-17
Also published as: TW200949854A; US7800423B2; CN101814906B; US20090284293A1; KR20090120102A; CN101814906A; TWI420534B; JP2009284484A

Abstract

본 발명은 듀티비 보정회로에 관한 것으로 듀티비 보정회로의 보정속도를 조절할 수 있게 하여 시스템의 성능을 유지시키는 듀티비 보정회로에 관한 것으로 본 발명에 따른 듀티비 보정회로는 감지속도 제어신호에 의해 듀티비 감지 속도가 조절되고, 클럭의 듀티비를 감지해 보정신호를 출력하는 듀티비 감지부; 상기 보정신호에 응답해 상기 클럭의 듀티비를 조절하는 듀티비 보정부를 포함한다.

듀티비, 감지속도

Description

듀티비 보정회로 {Duty Correction Circuit}

본 발명은 듀티비 보정회로에 관한 것으로, 보다 상세하게는 듀티비 감지속도를 필요한 경우에 증가시킬 수 있는 듀티비 보정회로에 관한 것이다.

클럭의 듀티비(duty ratio)란 클럭의 펄스 주기에 대한 펄스 폭의 비율을 의미한다. 일반적으로 반도체 집적회로와 같은 디지털 클럭의 응용분야에서는 듀티비가 50%인 클럭이 주로 사용된다. 듀티비가 50%라는 것은 클럭의 하이레벨 구간의 폭과 로우레벨 구간의 폭이 동일하다는 것을 의미한다. 듀티비 보정 회로는 듀티비가 50%가 아닌 클럭이 입력될 때 이를 듀티비가 50%인 클럭으로 변환하여 준다.

디지털 클럭의 응용분야에 있어서, 클럭의 듀티비가 정확하게 제어되는 것은 매우 중요하다. 클럭에 동기되어 데이터를 입출력하는 동기식 반도체 장치에서는 클럭의 듀티비가 정확하게 제어되지 않으면 데이터가 왜곡될 수 있기 때문에 더욱 중요하다. 최근에는 동작속도를 향상시키기 위하여 DDR(Double Data Rate) 동기식 반도체 장치가 사용되고있다. DDR 방식을 사용하게 되면 클럭의 상승 에 지(rising edge) 뿐만 아니라 하강 에지(falling edge)의 타이밍에도 데이터가 입출력되기 때문에, 데이터 마진 확보를 위해 DDR 방식을 사용하는 동기식 반도체 장치에서는 클럭의 듀티비가 더욱 더 중요하다.

도 1은 종래 기술에 따른 듀티비 보정회로이다.

듀티비 보정회로는 크게 듀티비 감지부(101)와 듀티비 보정부(103)로 구성되어 있다.

도면에 도시된 바와 같이 듀티비 감지부(101)는 듀티비 보정부(103)로부터 피드백된 정클럭(clkout) 및 부클럭(clkoutb)의 듀티비에 따라 제 1, 2 전하저장수단(107, 109)을 충방전하며 제 1, 2 보정신호(A, B)를 생성하는 충방전수단(105); 듀티비 감지부(101)의 출력단에 연결되어 충방전되면서 제 1, 2 보정신호(A, B)의 논리레벨 천이속도를 조절하는 제 1, 2 전하저장수단(107, 109); 감지 신호(en)에 대응하여 제 1, 2 보정신호(A, B)를 하이레벨로 리셋시키는 리셋수단(111); 감지 신호(en)에 대응하여 듀티비 감지부(101)를 활성화시키는 활성화수단(113)으로 구성된다.

감지 신호(en)는 하이레벨로 인에이블되며 활성화 수단(113)의 트랜지스터를 턴온시켜 듀티비 감지부(101)가 동작을 시작한다. 초기 감지 신호(en)가 하이레벨로 인에이블되기 전에 리셋수단(111)이 턴온되므로 제 1, 2 보정신호(A, B)는 모두 하이레벨이다.

한편 후술할 듀티비 보정부(103)는 제 1, 2 보정신호(A, B)의 레벨천이 정도에 따라 동작하게 된다. 따라서 감지신호(en)는 한번 인에이블되면 계속 인에이 블 상태를 유지한다. 하지만 듀티비 보정부(103)가 제 1, 2 보정신호(A, B)가 반대레벨로 천이했는지 여부를 인지해 동작하는 경우에는 감지신호(en)는 주기적으로 인에이블되고 리셋수단(111)에 의해 듀티비 감지부(101)는 리셋된다. 레벨천이 여부를 한번 감지해 듀티비를 한번 보정하게 되므로 제 1, 2 보정신호의 레벨을 다시 천이시키기 위해서는 계속해서 제 1, 2 전하저장수단(107, 109)의 리셋이 필요하다.

감지 신호(en)의 인에이블 구간에 리셋수단(111)은 턴오프된다. 정클럭(clkout)이 하이레벨로 입력되면 정클럭(clkout)을 입력받는 엔모스 트랜지스터(T1)는 턴온되며 엔모스 트랜지스터(T1)의 드레인 전압이 떨어지므로 직렬로 연결된 엔모스 트랜지스터(T2)도 턴온된다. 따라서 제 1 보정신호(A)는 로우레벨로 천이한다. 다만 제 1 전하저장수단(107)에 의해 제 1 보정신호(A)는 급격히 변할 수 없으므로 완만하게 로우레벨로 천이한다.

정클럭(clkout)과 부클럭(clkoutb)은 반전된 관계로 정클럭(clkout)의 하이레벨 구간에 부클럭(clkoutb)은 로우레벨을 갖는다. 부클럭(clkoutb)이 로우레벨로 입력되면 부클럭(clkoutb)을 입력받는 엔모스 트랜지스터(T3)는 턴온되지 않으므로 제 2 보정신호(B)는 변하지 않는다.

이후 부클럭(clkoutb)이 하이레벨로 입력되면 부클럭(clkoutb)을 입력받는 엔모스 트랜지스터(T3) 및 이와 직렬로 연결된 엔모스 트랜지스터(T4) 가 턴온된다. 제 2 보정신호(B) 역시 로우레벨로 천이하나 제 2 전하저장수단(109)에 의해 완만하게 레벨이 하강한다.

정클럭(clkout)과 부클럭(clkoutb)의 듀티비가 50%가 되지 않으면 제 1, 2 보정신호(A, B)의 논리레벨 천이 정도에 차이가 발생한다. 정클럭(clkout)의 로우레벨 구간이 하이레벨 구간보다 넓을 경우 부클럭(clkoutb)에 의한 제 2 보정신호(B)의 논리레벨이 더 많이 하강한다. 그러면 제 2 보정신호(B)는 충방전 수단(105)의 피모스 트랜지스터(T5)를 턴온시키고 제 1 보정신호(A)는 하이레벨로 상승하게 된다. 결국 정클럭(clkout) 및 부클럭(clkoutb)의 듀티비의 차이에 의해 제 1, 2 보정신호(A, B)는 반전된 레벨로 천이한다.

듀티비 보정부(103)는 정클럭(clkin) 및 부클럭(clkinb)을 입력받는 엔모스 트랜지스터(T9, T7)와 제 1, 2 보정신호(A, B)를 입력받는 엔모스 트랜지스터(T6, T8)가 직렬로 연결되어 구성된다. 이때 제 1 보정신호(A)가 입력되는 트랜지스터(T8)는 부클럭을 입력받는 트랜지스터(T7)에 연결되고 제 2 보정신호(B)가 입력되는 트랜지스터(T6)는 정클럭(clkin)을 입력받는 트랜지스터(T9)에 연결된다.

제 1, 2 보정신호(A,B)는 듀티비에 따라 다른 레벨을 갖게되며 이는 엔모스 트랜지스터(T6, T8)가 턴온되는 정도에 차이를 만든다. 예컨대, 상기 도 1에서 예로 든 경우로 설명을 하면 정클럭(clkin)의 로우레벨 구간이 넓어 제 1 보정신호(A)는 하이레벨로 천이하며 제 2 보정신호(B)는 로우레벨로 천이하게 된다. 따라서 제 1 보정신호(A)가 인가되는 엔모스 트랜지스터(T8)는 갈수록 강하게 턴온되며 제 2 보정신호(B)가 인가되는 엔모스 트랜지스터(T7)는 갈수록 느리게 턴온된다.

제 1, 2 보정신호(A, B)를 입력받는 트랜지스터(T6, T8)가 없다면 듀티비 보정부(103)는 정클럭(clkin)을 입력받아 부클럭(clkoutb)을 출력하며 부클 럭(clkinb)을 입력받아 정클럭(clkout)을 출력하게 된다. 하지만 제 1 보정신호(A)가 트랜지스터(T8)를 강하게 턴온시키기 때문에 정클럭(clkout)은 하이레벨 구간이 증가한다. 그리고 제 2 보정신호(B)가 트랜지스터(T6)를 약하게 턴온시키기 때문에 부클럭(clkoutb)은 로우레벨 구간이 증가한다.

따라서 로우레벨 구간이 넓은 정클럭(clkin)을 입력받아 하이레벨 구간이 넓은 부클럭(clkoutb)을 출력하던 출력단(clkoutb)과 하이레벨 구간이 넓은 부클럭(clkinb)을 입력받아 로우레벨 구간이 넓은 증폭된 정클럭(clkout)을 출력하던 출력단(clkout)은 각각 듀티비가 보정된 정클럭(clkout)과 부클럭(clkoutb)을 출력하게 된다.

일반적인 모드의 경우보다 디램(DRAM)의 셀프-리프레쉬(self-refresh) 모드나 전원이 많이 인가되는 초기 파워업(power-up)시의 경우와 같은 특별한 경우에는 일반적인 모드보다 더 빠르게 듀티비가 보정되는 것이 시스템 성능을 유지하는데 중요하다.

하지만 종래의 듀티비 보정회로에 있어서 듀티비 보정속도는 일정하였다. 즉, 초기 파워업시나 셀프-리프레쉬 모드와 같이 특별한 경우에도 듀티비 보정속도는 일반적인 모드와 동일하였다. 셀프-리프레쉬(self-refresh) 모드나 초기 파워업(power-up)시를 위해 듀티비 보정속도를 높게 설정할 경우 듀티비 보정시간을 줄일 수는 있지만 특별히 빠른 듀티비 보정속도를 필요치 않는 일반적인 모드의 경우에도 높은 락킹속도를 갖게되고 이는 시스템의 불안정성을 증가시키고 높은 지터를 유발하는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 듀티비 보정회로의 듀티비 감지속도를 고정시키지 않고 필요에 따라 조절할 수 있게 함으로써 빠른 듀티비 보정이 필요한 경우에는 듀티비 감지속도를 증가시키고 그렇지 않은 경우에는 듀티비 감지속도를 감소시키는 듀티비 보정회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은, 감지속도 제어신호에 의해 듀티비 감지 속도가 조절되고, 클럭의 듀티비를 감지해 보정신호를 출력하는 듀티비 감지부; 및 상기 보정신호에 응답해 상기 클럭의 듀티비를 조절하는 듀티비 보정부를 포함한다.

또한 상기 목적을 달성하기 위해 상기 듀티비 감지부는 정클럭 및 부클럭 각각에 응답해 충방전되며 인에이블되는 상기 보정신호를 생성하며, 자신에 흐르는 전류량은 상기 감지속도 제어신호에 의해 조절된다.

또한 상기 목적을 달성하기 위해 상기 듀티비 감지부는 정클럭에 응답해 충방전되는 제 1 전하저장수단과, 부클럭에 응답해 충방전되는 제 2 전하저장수단을 포함하고 상기 제 1 및 제 2전하저장수단 각각의 전하량에 응답해 인에이블되는 상기 보정신호를 출력하며, 상기 제 1, 2 전하저장수단의 충전용량은 상기 감지속도 제어신호에 의해 조절된다.

또한 상기 목적을 달성하기 위해 본 발명은, 감지속도 제어신호에 의해 듀티비 감지 속도가 조절되고, 정클럭 및 부클럭의 라이징 에지간 폭을 감지하여 보정신호를 출력하는 듀티비 감지부; 및 상기 보정신호에 응답하여 상기 정클럭 및 상기 부클럭의 위상차이가 180도가 되도록 보정하는 보정부를 포함한다.

본 발명에 따르면, 듀티비 보정회로의 듀티비 보정속도가 증가될 필요가 있는 경우에는 듀티비 감지속도를 증가시킬 수 있으므로 시스템의 성능을 유지할 수 있는 효과가 있으며, 그렇지 않은 경우에는 원래의 듀티비 감지속도를 유지함으로써 빠른 듀티비 보정속도에 따른 불안정성, 지터를 감소하는 효과가 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 듀티비 보정회로의 블록도이다.

도면에 도시된 바와 같이 본 발명은, 감지속도 제어신호(BW)에 의해 듀티비 감지 속도가 조절되고, 클럭(clkin, clkinb)의 듀티비를 감지해 보정신호(A, B)를 출력하는 듀티비 감지부(201); 및 보정신호(A, B)에 응답해 클럭(clkin, clkinb)의 듀티비를 조절하는 듀티비 보정부(202)를 포함한다.

종래 기술과 달리 본 발명의 듀티비 보정회로는 감지속도 제어신호(BW)를 인가받는다. 듀티비 감지부(201)는 정클럭(clkout) 및 부클럭(clkoutb) 각각에 응답해 충방전되며 인에이블되는 보정신호(A, B)를 생성하며, 듀티비 감지부(201)에 흐르는 전류량은 감지속도 제어신호(BW)에 의해 조절된다. 즉, 감지속도 제어신호(BW)는 듀티비 감지부(201)에 흐르는 전류랑을 조절함으로써 듀티비 감지부(201)의 듀티비 감지속도를 제어하게 된다. 여기서 정클럭(clkout) 및 부클럭(clkoutb)은 서로 반전된 관계로서 듀티비 보정회로는 듀티비가 보정된 정클럭(clkout) 및 부클럭(clkoutb)을 출력하게 된다.

듀티비 감지부(201)는 정클럭(clkout) 및 부클럭(clkoutb) 각각에 응답해 충방전되는 보정신호(A, B)를 출력하기 때문에 듀티비 감지부(201)에 흐르는 전류랑이 조절되면 충방전속도가 조절되어 듀티비 감지속도가 조절될 수 있다. 이 때, 듀티비 감지부(201)에 흐르는 전류량은 감지속도 제어신호(BW)에 의해 제어된다.

감지속도 제어신호(BW)는 초기 파워업 신호나 셀프-리프레쉬 신호가 될 수 있다. 도 1에서 언급한 바와 같이, 종래 기술의 듀티비 보정부(103)는 듀티비 감지부(101)의 보정신호(A, B)를 입력받아 듀티비를 보정하며, 이때 듀티비 감지부(101)는 항상 일정한 듀티비 감지속도를 갖는다. 따라서 초기 반도체 장치의 파워업 시나 셀프-리프레쉬 모드와 같이 듀티비 보정속도를 증가시킬 필요가 있는 경우에도 듀티비 보정회로는 항상 일정한 듀티비 감지속도를 가지고 있었다.

따라서 본 발명에서는 초기 파워업 신호나 셀프-리프레쉬 신호를 감지속도 제어신호(BW)로 입력받아 초기 반도체 장치의 파워업 시나 셀프-리프레쉬 모드의 경우 듀티비 감지부(201)에 흐르는 전류량을 증가시켜 듀티비 감지속도를 증가시킬 수 있게 하여 본 발명의 목적을 달성할 수 있게 하였다.

도 3a는 도 2의 듀티비 감지부(201)의 제 1 상세 구성도이다.

도면에 도시된 바와 같이 듀티비 감지부(201)는 클럭(clkout, clkoutb)의 듀티비 따라 전하저장수단(307, 309)을 충방전하며 보정신호(A, B)를 생성하는 충방전수단(305); 듀티비 감지부(201)의 출력단에 연결되어 충방전되면서 보정신호(A, B)의 논리레벨 천이속도를 조절하는 전하저장수단(307, 309); 및 감지속도 제어신호(BW)에 응답하여 듀티비 감지부(210)에 흐르는 전류량을 조절함으로써 전하저장수단(307, 309)의 충방전 속도를 조절하는 감지속도 조절수단(303); 감지 신호(en)에 대응하여 보정신호(A, B)를 하이레벨로 리셋시키는 리셋수단(311); 감지 신호(en)에 대응하여 듀티비 감지부(201)를 활성화시키는 활성화수단(313)을 포함한다.

도면에 도시된 바와 같이 듀티비 감지부(201)는 도 1의 듀티비 감지부(101)에, 감지속도 조절수단(303)이 추가되어 구성된다. 감지속도 조절수단(303)은 감지속도 제어신호(BW)에 응답하여 턴온되며 턴온시 듀티비 감지부(201)에 흐르는 전류량을 증가시키는 트랜지스터(T10)를 포함한다. 감지속도 제어신호(BW)에 응답하여 턴온되는 트랜지스터(T10)는 전원전압(vdd)에 의해 턴온되는 트랜지스터(T11)에 병 렬 연결되어 있으나 활성화수단(313)에 병렬 연결될 수 있다.

듀티비 감지속도의 증가는 듀티비 감지부(201)에 흐르는 전류량을 조절함으로써 이루어진다. 상기 도 1에서 설명한 것처럼 보정신호(A, B)는 정클럭(clkout)과 부클럭(clkoutb)에 의해 제 1, 2 전하저장수단(307, 309)이 충방전되면서 천이하기 때문에 완만하게 천이한다. 이 때 듀티비 감지부(201)에 흐르는 전류량을 증가시키면 제 1, 2 전하저장수단(307, 309)에 전하가 더 빨리 충전될 수 있으므로 충방전속도가 빨라진다. 따라서 보정신호(A, B)의 레벨은 더 빨리 천이하므로 듀티비 감지부(201)의 감지속도가 빨라진다.

보다 자세히 설명하면 감지속도 증가모드시 감지속도 제어신호(BW)가 감지속도 조절수단(303)의 엔모스 트랜지스터(T10)를 턴온시킨다. 엔모스 트랜지스터(T10)는 전원전압(vdd)을 인가받는 엔모스 트랜지스터(T11)와 병렬로 연결되어 있으며 엔모스 트랜지스터(T10) 턴온시 전류가 흐르는 패스가 증가하여 듀티비 감지부(201)를 흐르는 전류량을 증가시킨다.

따라서 제 1, 2 전하저장수단(307, 309)의 충방전속도가 빨라져 감지속도가 증가하여 보정신호(A, B)의 레벨 천이가 빨라지며, 듀티비 보정속도도 빨라지게 된다. 듀티비 보정부(202)는 보정신호(A, B)를 입력받아 클럭의 듀티비를 보정한다.

듀티비 보정부(202)는 도 1의 듀티비 보정부(103)처럼 보정신호(A, B)의 레벨천이 정도에 따라 동작하거나 보정신호(A, B)가 반대레벨로 천이했는지 여부를 인지하여 동작할 수 있다.

이 때 감지속도 제어신호(BW)는 상기 언급한 셀프-리프레쉬(self-refresh) 모드 신호나 초기 파워업(power-up)시의 신호는 듀티비 감지부(201)를 감지속도 증가모드로 진입시켜 감지속도를 증가시키는 제어신호이다. 상기 감지속도 증가모드시에 감지속도 증가신호(BW)는 듀티비 감지부(201)에 흐르는 전류량을 증가시켜 보정신호(A, B)가 더 빨리 천이할 수 있도록 한다. 따라서 상기 감지속도 증가모드의 경우 듀티비 감지속도가 증가하며 상기 감지속도 증가모드가 아닌 경우에는 듀티비 보정회로는 기존의 듀티비 감지속도를 갖는다.

도 3b는 도 2의 듀티비 감지부(201)의 제 2 상세 구성도이다.

상기 도 3a와 달리 상기 도 3b의 듀티비 감지부(201)는 정클럭(clkout)에 응답해 충방전되는 제 1 전하저장수단(315)과, 부클럭(clkoutb)에 응답해 충방전되는 제 2 전하저장수단(317)을 포함하고 제 1 및 제 2전하저장수단(315, 317) 각각의 전하량에 응답해 인에이블되는 보정신호(A, B)를 출력하며, 제 1, 2 전하저장수단(315, 317)의 충전용량은 감지속도 제어신호(BW)에 의해 조절된다.

이 경우 듀티비 감지속도의 증가는 듀티비 감지부(201)의 제 1, 2 전하저장수단(315, 317)의 충전용량을 조절함으로써 이루어진다. 제 1, 2 전하저장수단(315, 317)의 충전용량이 감소하면 제 1, 2 전하저장수단(315, 317)이 전하를 더 많이 저장하지 못하므로 보정신호(A, B)의 논리레벨은 더 빨리 천이한다. 즉, 듀티비 감지부(201)의 감지속도가 빨라지고 듀티비 보정부(202)에서 듀티비 보정속도 역시 증가한다.

도면에 도시된 바와 같이 듀티비 감지부(201)는 보다 자세히 클럭(clkout, clkoutb)의 듀티비 따라 제 1, 2 전하저장수단(315, 317)을 충방전하며 보정신호(A, B)를 생성하는 충방전수단(321); 및 듀티비 감지부(201)의 출력단에 연결되어 충방전되면서 보정신호(A, B)의 논리레벨 천이속도를 조절하는 제 1, 2 전하저장수단(315, 317); 및 감지속도 제어신호(BW)에 응답하여 제 1, 2 전하저장수단(315, 317)의 충전용량을 조절함으로써 듀티비 감지부(201)의 감지속도를 조절하는 감지속도 조절수단(319); 감지 신호(en)에 대응하여 보정신호(A, B)를 하이레벨로 리셋시키는 리셋수단(323); 및 감지 신호(en)에 대응하여 듀티비 감지부(201)를 활성화시키는 활성화수단(325)을 포함한다.

상기 도 3a와 같이 감지속도 조절수단(319)을 포함하고 있으나 그 구성에 차이가 있다. 감지속도 조절수단(319)은 감지속도 제어신호(BW)에 응답하여 턴오프되며 턴오프시 제 1, 2 전하저장수단(315, 317)의 충전용량을 감소시키는 피모스 트랜지스터(T12)로 구성된다. 또한 제 1, 2 전하저장수단(315, 317)이 감지속도 조절 수단(319)에 의해 연결이 끊길 수 있는 병렬로 연결된 두개의 커패시터로 구성된 점이 다르다.

감지속도 증가모드시 감지속도 제어신호(BW)가 감지속도 조절수단(319)의 피모스 트랜지스터(T12)를 턴오프시키며 제 1, 2 전하저장수단(315, 317)을 구성하는 두 개의 커패시터의 연결이 끊긴다. 커패시터는 병렬연결시 충전용량이 증가하므로 연결이 끊기면 충전용량은 감소한다. 따라서 제 1, 2 전하저장수단(315, 317)는 상기 커패시터가 병렬연결되어 있을 때보다 충전할 수 있는 전하의 양이 감소하므로 보정신호(A, B)의 레벨 천이가 빨라지며 듀티비 보정속도도 빨라지게 된다.

상기 도 3a가 듀티비 감지부(201)에 흐르는 전류량을 증가시켜 제 1, 2 전하저장수단(307, 309)의 충방전 속도를 증가시킴으로서 듀티비 감지부(201)의 감지속도를 증가시키는 것과 달리 도 3b의 듀티비 감지부(201)는 제 1, 2 전하저장수단(315, 317)의 충전용량을 감소시켜 듀티비 감지부(201)의 감지속도를 증가시킨다.

도 4는 도 3a, 도 3b의 듀티비 감지부(201)에 인가되는 감지신호(en)를 생성하는 감지신호 발생수단(401)의 회로도이다.

도 1에서 듀티비 보정부(103)의 동작방식이 아날로그적 또는 디지털적일 수 있다고 언급한 바와 같이 듀티비 보정부(202)가 보정신호(A, B)의 레벨천이 여부를 감지해 동작하는 경우에는 보정신호(A, B)의 리셋이 필요하다. 따라서 보정신호(A, B)의 레벨 천이 속도가 빨라진 후 감지신호(en)의 주기를 감소시키면 리셋이 빨라지고 따라서 듀티비 감지속도를 더욱 증가시킬 수 있다. 보정신호(A, B)의 레벨천이 여부를 감지해 동작하는 과정은 후술할 도 9의 설명을 참조할 수 있다.

감지신호 발생수단(401)은 감지속도 제어신호(BW)에 응답하여 감지 신호(en)의 인에이블 구간을 감소시켜 감지 신호(en)를 출력한다. 감지속도 제어신호(BW)에 의해 감지속도가 빨라지면 보정신호(A, B)의 레벨 천이속도가 빨라진다. 따라서 듀티비 보정부(202)가 보정신호(A, B)의 레벨천이 여부를 더 빨리 인지할 수 있다. 이후 보정신호(A, B)를 하이레벨로 리셋하여야 보정신호(A, B)의 다음 레벨천이를 인지할 수 있다. 감지신호 발생수단(401)은 보정신호(A, B)의 리셋을 더 빨리하고 다음 감지동작을 더 빨리 수행할 수 있도록 감지신호(en)의 주기를 감소 즉, 주파수를 증가시킨다. 즉, 보정신호(A, B)의 레벨천이 속도가 빨라진만큼 감지신호(en)의 인에이블 구간을 줄여주면 더 빨리 듀티비를 감지할 수 있는 것이다.

감지신호 발생수단(401)은 일정 주파수를 갖는 감지신호(en)를 발생하는 오실레이터(403); 및 감지속도 제어신호(BW)에 응답하여 상기 일정 주파수를 증가시켜 감지신호(en)를 출력하는 주파수 제어기(405)를 포함한다.

감지속도 제어신호(BW)가 로우레벨로 디스에이블 된 경우, 주파수 제어기(405)의 피모스 트랜지스터를 턴온시킨다. 이 경우 오실레이터(403)의 인버터와 낸드게이트를 모두 거쳐 하이레벨과 로우레벨이 주기적으로 반복되는 감지신호(en_1)가 출력된다.

감지속도 제어신호(BW)가 하이레벨로 인에이블 된 경우, 주파수 제어기(405)의 엔모스 트랜지스터를 턴온시킨다. 이 경우에는 오실레이터(403)의 인버터와 낸드게이트를 모두 거치지 않으므로 감지속도 제어신호(BW)가 디스에이블 된 경우 보다 감지신호(en_2)의 주파수가 증가한다. 즉, 감지신호(en_2)의 인에이블 구간이 줄어든다.

따라서 감지속도 제어신호(BW)가 디스에이블시에는 감지신호(en_1)를 사용하고 인에이블시에는 감지신호(en_2)를 사용함으로써 감지속도 증가모드시 감지속도를 증가시킬 수 있다. 감지속도 제어신호(BW)가 하이레벨로 인에이블시 제 1 패스게이트(407)를 턴온시키고 제 2 패스게이트(409)를 턴오프시켜 감지신호(en_2)를 출력한다. 감지속도 제어신호(BW)가 로우레벨로 디스에이블시 제 1 패스게이 트(407)를 턴오프시키고 제 2 패스게이트(409)를 턴온시켜 감지신호(en_1)를 출력한다.

한편, 감지신호 발생수단(401)은 일정 주기의 감지신호(en)를 발생하는 오실레이터(403)로 구성되지 않고 보정신호(A, B)의 레벨천이를 감지한 후 바로 보정신호(A, B)를 리셋하도록 구성될 수 있다.

도 5는 본 발명의 일실시예에 따른 동작을 도시한 타이밍 다이어그램이다.

도면에 도시된 바와 같이, 감지속도 증가모드가 아닌 경우에도 보정신호(A, B)는 반대레벨로 천이하고 감지신호(en) 역시 주기적으로 발생한다. 감지신호(en)가 디스에이블시 보정신호(A, B)는 하이레벨로 리셋된다. 보정신호(A)는 실선, 보정신호(B)는 점선으로 표시하였다.

감지속도 증가모드의 경우 보정신호(A, B)는 감지속도 조절수단(303, 319)에 의해 레벨 천이속도가 증가한다. 즉, 보정신호(A, B)는 더 짧은 시간안에 반대레벨로 천이한다. 감지신호 발생수단(401)은 감지신호(en)의 주기를 감소시켜 감지신호(en)를 출력한다. 보정신호(A, B)가 짧은 시간안에 반대레벨로 천이한 만큼 더 빨리 보정신호(A, B)를 리셋시켜 듀티비 감지과정을 진행함으로써 더 빨리 듀티비를 감지할 수 있다.

도 6은 감지속도 제어신호(BW)를 일정 시간동안 생성하는 감지속도 제어신호 조절수단(601)의 회로도이다.

감지속도 제어신호 조절수단(601)은 감지속도 증가모드의 경우 일정 시간동안 듀티비 감지부(201)의 감지속도를 증가시키는 감지속도 제어신호(BW)를 출력하는 역할을 한다. 즉, 감지속도 제어신호 조절수단(601)은 감지속도 증가모드로 진입시 듀티비 감지부(201)의 감지속도를 상기 일정 시간동안 증가시키는 역할을 한다.

도면에 도시된 바와 같이, 감지속도 증가모드 정보를 가진 제 1 펄스신호를 발생하는 펄스 발생기(603); 제 1 펄스신호에 의해 하이레벨로 세팅되고 쉬프트되는 상기 일정 시간동안 감지속도 제어신호(BW)를 발생하는 쉬프트 레지스터(605); 및 제 1 펄스신호를 쉬프트 레지스터(605)에 전달하는 낸드게이트(611 내지 614)를 포함한다.

파워업 신호(pwrup) 입력시 파워업 펄스발생기(607)에 의해 감지속도 증가모드 정보를 가진 로우레벨 펄스가 발생한다. 이때 셀프-리프레쉬 신호(sref)는 로우레벨이며 따라서 셀프-리프레쉬 펄스발생기(609)에 의해 계속해서 하이레벨이 출력된다. 따라서 낸드게이트(611 내지 614)의 출력신호는 하이레벨이며 쉬프트 레지스터(605)의 플립플롭(615 내지 618)에는 SET신호가 입력된다. 그러면 쉬프트 레지스터(605)는 정클럭(clkout)에 의해 오른쪽으로 쉬프트되면서 하이레벨 신호를 출력하게 된다. 이 때 하이레벨 신호의 출력횟수는 쉬프트되는 횟수에 의해 결정되고 네개의 플립플롭(615 내지 618)을 이용하여 4번 쉬프트되는 쉬프트 레지스터(605)가 사용되었으므로 듀티비 보정부(202)가 출력하는 정클럭(clkout)의 네 주기동안 감지속도 제어신호(BW)는 하이레벨로 인에이블된다.

셀프-리프레쉬 신호(sref) 입력시 셀프-리프레쉬 펄스발생기(609)에 의해 감지속도 증가모드 정보를 가진 로우레벨 펄스가 발생한다. 이때 파워업 신호(pwrup)는 로우레벨이며 따라서 파워업 펄스발생기(607)에 의해 계속해서 하이레벨이 출력된다. 따라서 낸드게이트(612 내지 614)의 출력신호는 하이레벨이며 쉬프트 레지스터(605)의 플립플롭(616 내지 618)에는 SET신호가 입력된다. 파워업 신호 입력시와 다르게 셀프-리프레쉬 신호는 세개의 낸드게이트(612 내지 614)로만 입력이 되며 따라서 세개의 플립플롭(616 내지 618)만을 이용하여 세번의 쉬프팅이 일어난다.

여기서 상기 쉬프팅 횟수는 감지속도 제어신호 조절수단(601)의 설계에 따라 다양하게 설정될 수 있으며 본 일실시예에서는 하나의 예를 든 것에 불과하다.

파워업 신호(pwrup)나 셀프-리프레쉬 신호(sref)가 인가되지 않을 경우에는 펄스발생기(603)의 출력신호의 논리레벨이 하이레벨이므로 SET신호가 입력되지 않는다. 쉬프트 레지스터(605)에는 VSS가 인가되므로 SET신호가 입력되지 않을 경우에 감지속도 제어신호(BW)는 로우레벨로 디스에이블된다.

도 7은 본 발명의 다른 실시예에 따른 듀티비 보정회로의 블록도이다.

도면에 도시된 바와 같이 본 발명은, 크게는 듀티비 보정회로와 같이 듀티비 감지부(701)와 듀티비 보정부(703)를 포함한다. 듀티비 감지부(701)는 도 2의 듀티비 감지부(201)에 정클럭(clkout) 및 부클럭(clkoutb)의 라이징 에지간의 폭에 대응하여 기준 클럭신호(iclk) 및 반전된 기준 클럭신호(iclkb)를 발생하는 클 럭에지 펄스발생부(705)를 더 포함하여 구성된다.

본 실시예에서 정클럭(clkin)이란 기준 클럭신호(iclk)의 라이징 에지 정보를 갖는 펄스 형태의 신호이며 부클럭(clkinb)이란 기준 클럭신호(iclk)의 폴링 에지 정보를 갖는 펄스 형태의 신호이다. 즉, 기준 클럭신호(iclk)는 상기 정클럭의 라이징 에지에서 인에이블되고 상기 부클럭의 라이징 에지에서 디스에이블되는 클럭신호이다.

상기와 같이 정클럭(clkin)과 부클럭(clkinb)을 사용하는 이유는 동기식 메모리 장치의 경우 기준 클럭신호(iclk)의 라이징 에지나 폴링 에지에서 데이터를 입출력하기 때문에 기준 클럭신호(iclk)의 라이징 에지나 폴링 에지의 정보를 갖는 신호만을 사용하더라도 데이터를 입출력하는데 문제가 없기 때문이다.

듀티비 보정부(703)는 정클럭(clkin) 및 부클럭(clkinb)에 서로 다른 딜레이를 주어 위상차이가 180도가 되도록 보정한다. 도 2의 듀티비 보정회로와 큰 차이는 없으나 기준 클럭신호(iclk)의 라이징 에지 정보를 갖는 정클럭(clkin)과 기준 클럭신호(iclk)의 폴링 에지 정보를 갖는 부클럭(clkinb)을 이용하고 듀티비 보정부(703)가 정클럭(clkout)과 부클럭(clkoutb)의 위상차이를 180도로 보정한다는 점이 다르다. 따라서 정클럭(clkin)과 부클럭(clkinb)를 기준 클럭신호(iclk)로 환원시켜 듀티비 보정과정을 진행한다.

도 7의 실시예는 정클럭(clkin)과 부클럭의 라이징 에지가 180도 위상차이를 갖도록 하는 발명이나 듀티비 보정회로라고 볼 수 있다. 그 이유는 듀티비가 50%가 된다는 것을 달리 설명하면 클럭신호와 반전된 클럭신호의 라이징 에지가 180도 위상차이를 가진다고 설명할 수 있으며 따라서 도 7의 실시예가 듀티비를 50%로 보정하는 것은 아니나 정클럭(clkin)과 부클럭(clkinb)의 라이징 에지가 180도 위상차이를 갖도록 보정한다는 점에서 듀티비 보정회로라고 볼 수 있는 것이다.

클럭에지 펄스발생부(705)가 정클럭(clkout)과 부클럭(clkoutb)의 기준 클럭신호(iclk) 및 반전된 기준 클럭신호(iclkb)를 생성하면 듀티비 감지부(201)는 기준 클럭신호(iclk) 및 반전된 기준 클럭신호(iclkb)의 듀티비를 감지한다. 듀티비를 감지한 후 보정신호(A, B)를 출력한다. 이때 감지속도 증가모드의 경우 감지속도 조절수단(303)에 의해 듀티비 감지부(201)에 흐르는 전류량을 증가시켜 감지속도를 증가시킨다.

본 실시예에서는 듀티비 보정부(703)가 도 3에서 언급한 바와 같이 보정신호(A, B)가 반대레벨로 천이했는지 여부를 인지하여 발생된 이진코드에 의해 디지털적으로 조절된다. 따라서 코드신호 발생부(709)가 추가되었으며 감지신호 발생수단(401)에 의해 감지속도는 더욱 증가한다.

코드신호 발생부(709)는 보정신호(A, B)를 입력받아 보정신호(A, B)의 논리레벨이 반대로 천이한 것을 인지하여 제 2 펄스신호를 발생힌다. 그리고 제 2 펄스신호로 카운터를 카운팅하여 보정신호(A, B)를 이진 코드로 변환한다. 이는 보정부(707)와의 관계에서 딜레이를 조절하기 위하여 트랜지스터를 턴온, 턴오프하기 위함이다.

도 8은 도 7의 클럭에지 펄스발생부(705)의 상세 구성도이다.

도면에 도시된 바와 같이 본 발명은, 정클럭(clkout)을 입력받아 기준 클럭신호의 라이징 에지 정보를 추출하기 위해 정클럭(clkout)의 라이징 에지에서 라이징 펄스신호를 발생하는 제 1 신호 입력수단(801); 및 부클럭(clkoutb)을 입력받아 기준 클럭신호의 폴링 에지 정보를 추출하기 위해 부클럭(clkoutb)의 라이징 에지에서 폴링 펄스신호를 발생하는 제 2 신호 입력수단(802); 및 제 1, 2 신호 입력수단(801, 802)의 펄스신호의 정보를 이용하여 기준 클럭신호 및 반전된 기준 클럭신호를 출력하는 신호출력수단(803)을 포함한다.

다시 제 1 신호 입력수단(801)은 정클럭(clkout)과 듀티비 보정 인에이블 신호(dccen)를 입력받는 제 1 낸드게이트단(804), 제 1 낸드게이트단(804)의 출력신호를 입력받아 로우레벨의 라이징 펄스신호를 생성하는 라이징 펄스 발생기(806)를 포함한다. 제 2 신호 입력수단(802)은 부클럭(clkoutb)과 듀티비 보정 인에이블 신호를 입력받는 제 2 낸드게이트단(805), 제 2 낸드게이트단(805)의 출력신호를 입력받아 로우레벨의 폴링 펄스신호를 생성하는 폴링 펄스 발생기(807)를 포함한다. 신호출력수단(803)은 상기 라이징 및 폴링 펄스신호를 입력받는 제 1, 2 인버터(809, 811), 제 1, 2 인버터의 출력신호의 논리레벨을 유지하는 제 1, 2 래치(813, 815), 제 1, 2 래치(813, 815)의 출력신호를 반전하는 제 3, 4 인버터(817, 819)를 포함한다.

정클럭(clkout)과 부클럭(clkoutb)은 듀티비 보정 인에이블 신호(dccen)와 제 1, 2 낸드게이트단(804, 805)을 거쳐 펄스를 발생시키는 라이징 및 폴링 펄스 발생기(806, 807)에 입력된다. 라이징 및 폴링 펄스 발생기(806, 807)는 정클 럭(clkout)과 부클럭(clkoutb)의 라이징 에지에서 로우레벨의 라이징 및 폴링 펄스신호를 발생시킨다. 먼저, 정클럭(clkout)의 라이징 에지에서 제 1인버터(809)의 피모스 트랜지스터와 제 2 인버터(811)의 엔모스 트랜지스터가 턴온된다.

따라서 제 1 래치(813)와 제 3 인버터(817)를 거쳐 기준 클럭신호(iclk)는 하이레벨 신호로 출력되고 제 2 래치(815)와 제 4 인버터(819)를 거친 반전된 기준 클럭신호(iclkb)는 로우레벨 신호로 출력된다. 이후 부클럭(clkoutb)의 라이징 에지에서 제 1 인버터(809)의 엔모스 트랜지스터와 제 2 인버터(811)의 피모스 트랜지스터를 턴온시킨다. 따라서 기준 클럭신호(iclk)는 로우레벨 신호로 출력되고 반전된 기준 클럭신호(iclkb)는 하이레벨 신호로 출력된다.

즉, 클럭에지 펄스발생부(705)는 기준 클럭신호(iclk)의 라이징 에지의 정보를 가지고 있는 정클럭(clkout)의 라이징 에지에서부터 기준 클럭신호(iclk)의 폴링 에지의 정보를 가지고 있는 부클럭(clkoutb)의 라이징 에지까지 하이레벨의 신호를 출력하고 부클럭(clkoutb)의 라이징 에지에서 정클럭(clkout)의 라이징 에지까지 로우레벨의 신호를 출력함으로써 기준 클럭신호(iclk)를 생성한다. 따라서 정클럭(clkout)과 부클럭(clkoutb)의 라이징 에지의 위상차이가 180도가 되지 않으면 라이징 및 폴링 펄스신호(iclk,iclkb)의 하이레벨과 로우레벨의 구간의 폭이 달라지게 된다.

여기서 제 1, 2 래치(813, 815)는 정클럭(clkout)의 라이징 에지와 부클럭(clkoutb)의 라이징 에지 사이에서 기준 클럭신호 및 반전된 기준 클럭신호(iclk, iclkb)의 레벨을 유지시켜주는 역할을 한다.

도 9는 도 7의 코드신호 발생부(709)의 상세 구성도이다.

보정신호(A, B)의 논리레벨이 반대가 되면 이것을 인지한 XOR수단(901)의 출력은 로우레벨에서 하이레벨이 된다. 상기 하이레벨 신호는 제 2 펄스발생수단(903)과 인버터를 거치고, 하이레벨의 펄스신호(cntclk)가 생성되게 된다. 펄스신호(cntclk)는 업다운 카운터(905)와 감지속도 제어신호 조절수단(601)으로 입력된다. 업다운 카운터(905)는 입력신호(INC)에 따라 업다운을 결정하며 입력되는 펄스신호(cntclk)의 라이징 에지에서 트리거하며 카운팅한다. 업다운 카운터(905)는 이진코드의 보정신호(code<0:2>)를 출력하며 이진코드의 보정신호(code<0:2>)는 보정부(707)로 입력되어 트랜지스터를 턴온, 턴오프시키게 된다.

감지속도 제어신호 조절수단(601)으로 입력되는 펄스신호(cntclk)는 쉬프트 레지스터(605)를 쉬프트 시킨다.

본 발명에서는 3비트 업다운 카운터를 사용하였으나 이는 코드신호 발생부(709)의 설계에 따라, 다양하게 사용될 수 있다.

도 10은 도 7의 보정부(707)의 상세 구성도이다.

정클럭(clkin)을 통과시키는 다수의 병렬 연결 딜레이수단(1001 내지 1003) 및 부클럭(clkinb)을 통과시키는 다수의 병렬 연결 딜레이수단(1004 내지 1008)을 포함하여 구성되어 있다. 딜레이수단(1001 내지 1008)은 이진코드의 보정신호(code<0:2>)에 의해 동작하는 인버터 구조이다. 제 1, 5 딜레이수단(1001, 1005)의 트랜지스터는 항상 턴온되며 제 2, 3, 4, 6, 7, 8 딜레이수단(1002, 1003, 1004, 1006, 1007, 1008)의 트랜지스터는 코드신호 발생부(709)의 이진코드의 보정신호(code<0:2>)에 의해 턴온, 턴오프 된다. 또한 제 2, 3, 4 딜레이수단(1002, 1003, 1004)과 제 6, 7, 8 딜레이수단(1006, 1007, 1008)은 서로 상보적인 구조로서 예컨대 제 2 딜레이수단(1002)의 트랜지스터가 턴온되면 제 7 딜레이수단(1006)의 트랜지스터는 턴오프되는 구조이다.

이진코드의 보정신호(code<0:2>)에 의해 동작하는 딜레이수단(1001 내지 1008)의 수가 결정되며 동작하는 딜레이수단(1001 내지 1008)의 개수에 따라 구동력에 차이가 생기고 이것이 딜레이의 차이를 유발한다. 즉, 동작하는 딜레이수단(1001 내지 1008)의 개수가 많은 쪽이 구동력이 강하여 상기 클럭이 더 빠르게 레벨이 천이하며, 이는 동작하지 않는 딜레이수단(1001 내지 1008)의 개수가 많은 쪽과 상대적으로 딜레이의 차이를 유발하여 정클럭(clkin)과 부클럭(clkinb)의 라이징 에지간 위상차이를 180도로 보정하게 된다.

예컨대 정클럭(clkin)이 통과하는 딜레이수단(1001 내지 1004)가 부클럭(clkinb)이 통과하는 딜레이수단(1005 내지 1008)보다 많이 동작하는 경우 도면에 도시된 바와 같이 정클럭(clkout)이 부클럭(clkoutb)보다 더 빨리 레벨이 천이한다.

도 11은 도 7의 듀티비 보정회로의 동작을 설명하기 위한 타이밍 다이어그램이다.

도면에 도시된 바와 같이 정클럭(clkin)과 부클럭(clkinb)의 라이징 에지의 위상차이는 180도가 되지 않는다. 따라서 클럭에지 펄스발생부(705)를 통과하면 듀티비가 50%가 되지 않는 기준 클럭신호와 반전된 기준 클럭신호(iclk, iclkb)가 생성된다. 이후 듀티비 감지부(201)를 통과하게 되는데 기준 클럭신호와 반전된 기준 클럭신호(iclk, iclkb)의 듀티비에 따라 보정신호(A, B)는 다른 논리레벨로 천이한다

도면에 도시된 바와 같이 기준 클럭신호(iclk)의 하이레벨 구간의 폭이 로우레벨 구간보다 좁으므로 제 1 보정신호(A)의 논리레벨은 하이레벨, 그리고 제 2 보정신호(B)의 논리레벨은 로우레벨로 천이한다.

상기의 경우 정클럭(clkin)의 딜레이는 줄이고 부클럭(clkinb)의 딜레이는 증가시켜야 라이징 에지의 위상차이가 180도가 될 수 있다. 초기에 업다운 카운터(905)의 초기값을 000으로 설정하였다면 보정부(707)에서 정클럭(clkin)을 통과시키는 딜레이수단(1002 내지 1004)의 트랜지스터는 모두 턴오프되어 있고 부클럭(clkinb)을 통과시키는 딜레이수단(1006 내지 1006)의 트랜지스터는 모두 턴온 되어있다. 업다운 카운터(905) 입력신호(inc)에 의해 001, 011, 111과 같이 업카운팅되며 정클럭(clkin)을 통과시키는 딜레이부(902 내지 904)의 트랜지스터는 하나씩 턴온되고 부클럭을 통과시키는 딜레이수단(1006 내지 1006)의 트랜지스터는 하나씩 턴오프된다. 그러면 인버터의 구동력 차이에 의해 정클럭(clkin)의 딜레이는 줄어들고 부클럭(clkinb)의 딜레이는 증가한다. 이러한 과정을 거쳐 정클럭(clkout)과 부클럭(clkoutb)의 라이징 에지의 위상차이는 줄어들며 180도에 이르게 된다.

도 12는 본 발명의 다른 실시예에 따른 듀티비 보정회로의 블록도이다.

도 7에서 설명한 듀티비 보정회로에 오프셋(offset) 보정회로가 부가된 것이다. 반도체 장치가 정밀하게 제작이 되더라도 반도체 장치 내 프로세스, 전압레벨, 온도 등의 환경변수의 변화에 의해 오프셋이 발생할 수 있다. 이러한 오차는 반도체 장치가 고집적화되고 고속화될수록 무시할 수 없는 값이된다. 본 발명은 이러한 오프셋을 보정할 수 있는 듀티비 보정회로이다.

클럭에지 펄스발생부(1201)는 오프셋을 보정하기 위해 공통 클럭신호(osclk)를 받아들여 동일한 경로를 거쳐 두개의 펄스신호(iclk, iclkb)를 만들어 낸다. 공통 클럭신호(osclk)는 오프셋의 존재유무를 파악하기 위해 제 1, 2 신호 입력수단(801, 802)에 입력되는 신호이다. 동일한 공통 클럭신호(osclk) 받아들여 동일한 경로를 거쳐 펄스신호가 만들어지므로 기준 클럭신호와 반전된 기준클럭신호(iclk, iclkb)가 동일하다면 오프셋이 없는 것이고 동일하지 않다면 오프셋이 존재하는 것이다.

듀티비 감지부(1203)는 기준 클럭신호와 반전된 기준 클럭신호 (iclk, iclkb)를 입력받아 듀티비에 대응하는 보정신호(A, B)를 발생한다. 오프셋이 존재하지 않는다면 기준 클럭신호와 반전된 기준클럭신호(iclk, iclkb)는 동일 즉, 펄스폭이 동일하므로 동일한 보정신호(A, B)가 만들어진다. 그러나 오프셋이 존재한다면 기준 클럭신호와 반전된 기준클럭신호(iclk, iclkb)의 펄스폭에 차이가 있으므로 동일하지 않은 보정신호(A, B)가 만들어진다.

코드 카운터(1205)는 오프셋이 존재할 경우, 동일하지 않은 보정신호(A, B) 의 차이를 감지하고 이를 보정할 수 있는 이진 코드신호(code, codeb)를 듀티비 감지부(1203)로 출력한다. 코드 카운터(1205)는 보정신호(A, B)의 차이에 따라 이진 코드신호(code, codeb)를 증가 또는 감소시키며 보정신호(A, B)가 동일 또는 뱅뱅에러(bang bang error)를 갖는 값을 가지면 이진 코드신호(code, codeb)를 고정시킨다. 이진 코드신호(code, codeb)는 연속적인 값이 아니므로 보정신호(A, B)를 정확히 일치시키기는 어려우며 보정신호(A, B)가 뱅뱅에러를 가지면 오프셋이 보정된 것으로 판단하는 것이다.

일예로 코드 카운터(1205)는 당업자에게 널리 알려진 추적형 AD 컨버터로 구성될 수 있으며 이 경우 추적형 AD 컨버터는 오프셋에 의한 보정신호(A, B)의 차이를 추적하여 보정신호(A, B)가 동일 또는 뱅뱅에러를 가질 때 까지 업,다운 카운팅을 하고 이진 코드신호(code, codeb)를 출력한다.

듀티비 감지부(1203)는 이진 코드신호(code, codeb)에 의해 보정신호(A, B)의 각 출력단쪽에 흐르는 전류의 양에 차이를 두어 보정신호(A, B)가 동일한 값을 또는 뱅뱅에러를 갖게 만들어 오프셋을 보정한다.

오프셋을 보정한 후에 듀티비 보정 동작을 하게 되는데 이 때 상기 언급한 바와 같이 셀프-리프레쉬나 파워업 모드의 경우에는 빨리 듀티비를 보정하는 것이 유리하고 본 발명에서는 이러한 경우 감지속도 제어신호(BW)가 감지속도 조절수단(303)과 감지신호 발생수단(401)을 인에이블 시켜 듀티비 감지부(1203)의 감지속도를 증가시킨다.

도 13은 도 12의 클럭에지 펄스발생부(1201)의 회로도이다.

상기 도 8의 클럭에지 펄스발생부(705)의 회로도에 오프셋 펄스발생수단(1301)이 부가된 형태이다.

오프셋 보정 인에이블 신호(iccen)에 의해 공통 클럭신호(osclk)는 오프셋 펄스발생수단(1301)을 거쳐 제 1, 2 인버터(809, 811)에 입력되게 된다. 오프셋 펄스발생수단(1301)은 클럭에지 펄스발생부(1201)의 출력단에 동일한 신호를 인가하여 기준 클럭신호(iclk)와 반전된 기준 클럭신호(iclkb)가 공통 클럭신호(osclk)와 같은 형태의 클럭신호를 갖게 한다.

패스게이트수단(1303)은 오프셋 보정 인에이블 신호(iccen)에 의해 오프셋 보정 동작시 오프셋 보정을 위해 제 3 신호 입력수단(1305)의 출력신호를 통과시키고 오프셋 보정 이후에는 듀티비 보정을 위해 제 1, 2 신호입력수단(801, 802)의 출력신호를 통과시키게 된다.

오프셋이 보정된 이후에는 상기 도 8에 설명된 클럭에지 펄스발생부(705)와 같은 방식으로 동작하게 된다.

도 14는 도 12의 듀티비 감지부(1203)의 회로도이다.

상기 도 7의 듀티비 감지부(201)의 회로도에 오프셋 보정수단(1401)이 추가된 형태이다. 클럭에지 펄스발생부(1201)의 기준 클럭신호와 반전된 기준클럭신호 (iclk, iclkb)가 오프셋에 의해 일치하지 않을 때 기준 클럭신호와 반전된 기준클럭신호(iclk, iclkb)를 일치시켜 오프셋을 보정하기는 힘들다. 대신에 오프셋이 존 재하는 기준 클럭신호와 반전된 기준 클럭신호(iclk, iclkb)에 의한 보정신호(A, B)를 일치시키면 오프셋이 없는 경우와 같은 효과를 가져오므로 보정신호(A, B)를 일치시켜 오프셋을 보정할 수 있다.

오프셋 보정수단(1301)은 듀티비 감지부(1203)의 출력단에 연결된 커패시터(1407, 1409)의 충방전속도를 조절하여 오프셋을 보정한다. 예컨대 반전된 기준 클럭신호(iclkb)의 하이레벨 구간이 기준 클럭신호(iclk)의 하이레벨 구간보다 넓을 경우 보정신호(A, B)에 차이가 발생한다. 초반에 제 2 보정신호(B)가 논리레벨이 더 하강하게 되므로 제 2 전하저장수단(1409)의 충방전속도를 느리게하기 위해 오프셋 보정수단(1401)은 제 2 보정신호(B)의 출력단쪽의 저항값을 증가시켜 전류량을 줄여준다. 반대로 제 1 보정신호(A)의 출력단 쪽의 저항값을 감소시켜 전류량을 증가시킨다. 따라서 제 1 보정신호(A)의 레벨천이 속도는 증가하며 제 2 보정신호(B)의 레벨천이 속도는 줄어들어 보정신호(A, B)를 일치 또는 뱅뱅에러를 가지게 만들며 오프셋을 보정한다.

본 발명에서 오프셋 보정수단(1401)은 저항 값을 조절할 수 있는 가변저항으로 구성되었으며, 이진 코드신호(code,codeb)에 대응하여 저항 값이 조절되면서 전류량도 조절되게 된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변 형이 가능함은 물론이다.

도 1은 종래 기술에 따른 듀티비 보정회로,

도 2는 본 발명의 일실시예에 따른 듀티비 보정회로의 블록도,

도 3a는 도 2의 듀티비 감지부의 제 1 상세 구성도,

도 3b는 도 2의 듀티비 감지부의 제 2 상세 구성도,

도 4는 도 3a, 3b의 듀티비 감지부에 인가되는 감지신호를 생성하는 감지신호 발생수단의 상세 구성도,

도 5는 본 발명의 일실시예에 따른 동작을 도시한 타이밍 다이어그램,

도 6은 감지속도 제어신호를 일정 시간동안 생성하는 감지속도 제어신호 조절수단의 상세 구성도,

도 7은 본 발명의 다른 일실시예에 따른 듀티비 보정회로의 블록도,

도 8은 도 7의 클럭에지 펄스발생부의 상세 구성도,

도 9는 도 7의 코드신호 발생부의 상세 구성도,

도 10은 도 7의 보정부의 상세 구성도,

도 11은 도 7의 듀티비 보정회로의 동작을 설명하기 위한 타이밍 다이어그램,

도 12는 본 발명의 다른 일실시예에 따른 듀티비 보정회로의 블록도,

도 13은 도 12의 클럭에지 펄스발생부의 상세 구성도,

도 14는 도 12의 듀티비 감지부의 상세 구성도이다.

Claims

감지속도 제어신호에 의해 듀티비 감지 속도가 조절되고, 클럭의 듀티비를 감지해 보정신호를 출력하는 듀티비 감지부; 및

상기 보정신호에 응답해 상기 클럭의 듀티비를 조절하는 듀티비 보정부

를 포함하는 듀티비 보정회로.
제 1항에 있어서,

상기 듀티비 감지부는,

정클럭 및 부클럭 각각에 응답해 충방전되며 인에이블되는 상기 보정신호를 생성하며, 자신에 흐르는 전류량은 상기 감지속도 제어신호에 의해 조절되는 것을 특징으로 하는

듀티비 보정회로.
제 2항에 있어서,

상기 듀티비 감지부는,

상기 클럭의 듀티비 따라 전하저장수단을 충방전하며 상기 보정신호를 생성하는 충방전수단;

상기 듀티비 감지부의 출력단에 연결되어 충방전되면서 상기 보정신호의 논리레벨 천이속도를 조절하는 상기 전하저장수단; 및

상기 감지속도 제어신호에 응답하여 상기 듀티비 감지부에 흐르는 전류량을 조절함으로써 상기 전하저장수단의 충방전 속도를 조절하는 감지속도 조절수단

을 포함하는 듀티비 보정회로.
제 3항에 있어서,

상기 감지속도 조절수단은,

상기 감지속도 제어신호가 인에이블 된 경우 상기 듀티비 감지부에 흐르는 전류량을 증가시키는 것을 특징으로 하는

듀티비 보정회로.
제 2항에 있어서,

상기 듀티비 감지부는,

상기 듀티비 감지부를 인에이블 하는 감지신호를 생성하며, 상기 감지속도 제어신호에 응답하여 상기 감지신호의 인에이블 구간을 감소시키는 감지신호 발생수단; 및

상기 감지신호의 디스에이블 구간에 상기 보정신호를 리셋시키는 리셋수단

을 더 포함하는 듀티비 보정회로.
제 5항에 있어서,

상기 감지신호 발생부는,

일정 주파수를 갖는 상기 감지신호를 발생하는 오실레이터; 및

상기 감지속도 제어신호에 응답하여 상기 일정 주파수를 증가시켜 상기 감지신호를 출력하는 주파수 제어기

를 포함하는 듀티비 보정회로.
제 2항에 있어서,

상기 듀티비 보정회로는,

감지속도 증가모드의 경우 일정 시간동안 상기 듀티비 감지부의 감지속도를 증가시키는 상기 감지속도 제어신호를 출력하는 감지속도 제어신호 조절수단

을 더 포함하는 듀티비 보정회로.
제 7 항에 있어서,

상기 감지속도 제어신호 조절수단은,

상기 감지속도 증가모드 정보를 가진 제 1 펄스신호를 발생하는 펄스 발생기; 및

상기 제 1 펄스신호에 의해 하이레벨로 세팅되고 쉬프트되는 상기 일정 시간동안 상기 감지속도 제어신호를 발생하는 쉬프트 레지스터

를 포함하는 듀티비 보정 회로.
제 7항에 있어서,

상기 듀티비 보정회로는,

초기 파워업 시 상기 감지속도 증가모드로 진입하는 것을 특징으로 하는

듀티비 보정회로.
제 7항에 있어서,

상기 듀티비 보정회로는,

셀프-리프레쉬 모드시 상기 감지속도 증가모드로 진입하는 것을 특징으로 하는

듀티비 보정회로.
제 1항에 있어서,

상기 듀티비 감지부는,

정클럭에 응답해 충방전되는 제 1 전하저장수단과, 부클럭에 응답해 충방전되는 제 2 전하저장수단을 포함하고 상기 제 1 및 제 2전하저장수단 각각의 전하량에 응답해 인에이블되는 상기 보정신호를 출력하며, 상기 제 1, 2 전하저장수단의 충전용량은 상기 감지속도 제어신호에 의해 조절되는 것을 특징으로 하는

듀티비 보정회로.
제 11항에 있어서,

상기 듀티비 감지부는

상기 클럭의 듀티비에 따라 상기 제 1 및 제 2 전하저장수단 각각을 충방전하며 상기 보정신호를 생성하는 충방전수단;

상기 듀티비 감지부의 출력단에 연결되어 충방전되면서 상기 보정신호의 논리레벨 천이속도를 조절하는 상기 제 1 및 제 2 전하저장수단; 및

상기 감지속도 제어신호에 응답하여 상기 제 1 및 제 2 전하저장수단의 충전용량을 조절함으로써 상기 듀티비 감지부의 감지속도를 조절하는 감지속도 조절수단

을 포함하는 듀티비 보정회로.
제 12항에 있어서,

상기 감지속도 조절수단은,

상기 감지속도 제어신호가 인에이블된 경우 상기 제 1 및 제 2 전하저장수단 각각의 충전용량을 증가시키는 것을 특징으로 하는

듀티비 보정회로.
제 11항에 있어서,

상기 듀티비 감지부는,

상기 듀티비 감지부를 인에이블 하는 감지신호를 생성하며, 상기 감지속도 제어신호에 응답하여 상기 감지신호의 인에이블 구간을 감소시키는 감지신호 발생수단; 및

상기 감지 신호의 디스에이블 구간에 상기 보정신호를 리셋시키는 리셋수단

을 더 포함하는 듀티비 보정회로.
제 14항에 있어서,

상기 감지신호 발생수단은,

일정 주파수를 갖는 상기 감지신호를 발생하는 오실레이터; 및

상기 감지속도 제어신호에 응답하여 상기 일정 주파수를 증가시켜 상기 감지 신호를 출력하는 주파수 제어기

를 포함하는 듀티비 보정회로.
감지속도 제어신호에 의해 듀티비 감지 속도가 조절되고, 정클럭 및 부클럭의 라이징 에지간 폭을 감지하여 보정신호를 출력하는 듀티비 감지부; 및

상기 보정신호에 응답하여 상기 정클럭 및 상기 부클럭의 위상차이가 180도가 되도록 보정하는 보정부

를 포함하는 듀티비 보정회로.
제 16항에 있어서,

상기 듀티비 감지부는,

상기 정클럭의 라이징 에지에서 인에이블되고 상기 부클럭의 라이징 에지에서 디스에이블되는 기준 클럭신호와, 상기 부클럭의 라이징 에지에서 인에이블되고 상기 정클럭의 라이징 에지에서 디스에이블 되는 반전된 기준 클럭신호를 생성하는 클럭에지 펄스발생수단; 및

상기 감지속도 제어신호에 응답하여 감지속도를 조절하며, 상기 기준 클럭신호 및 반전된 기준클럭신호에 응답하여 상기 보정신호를 출력하는 듀티비 감지수단

을 포함하는 듀티비 보정회로.
제 17항에 있어서,

상기 듀티비 감지수단은,

상기 기준클럭신호 및 반전된 기준클럭신호 각각에 응답해 충방전되며 인에이블되는 보정신호를 생성하며, 자신에 흐르는 전류량은 상기 감지속도 제어신호에 의해 조절되는 것을 특징으로 하는

듀티비 보정회로.
제 17항에 있어서,

상기 듀티비 감지수단은,

상기 기준클럭신호에 응답해 충방전되는 제 1 전하저장수단과, 상기 반전된 기준클럭신호에 응답해 충방전되는 제 2 전하저장수단을 포함하고 상기 제 1 및 제 2전하저장수단 각각의 전하량에 응답해 인에이블되는 보정신호를 출력하며, 상기 제 1 및 제 2 전하저장수단 각각의 충전용량은 상기 감지속도 제어신호에 의해 조절되는 것을 특징으로 하는

듀티비 보정회로.
제 18 또는 19항에 있어서,

상기 듀티비 보정회로는,

상기 클럭에지 펄스생성수단에 동일한 공통 클럭신호를 입력하여 출력신호를 비교하고 상기 충방전의 속도를 각각 독립적으로 조정하여 상기 보정신호가 동일 또는 뱅뱅에러를 가지도록 하는 것을 특징으로 하는

듀티비 보정회로.