KR20140088783A - 데이터 출력 회로 - Google Patents

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KR20140088783A
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Abstract

본 발명의 일 실시예에 의한 데이터 출력 회로는, 파워업 신호 및 리셋 신호에 응답하여 클럭 지연 신호를 생성하는 지연 제어 블록, 상기 클럭 지연 신호에 응답하여 라이징 클럭의 듀티비를 보정하여 보정된 라이징 클럭을 출력하는 제 1 지연 블록 및 상기 클럭 지연 신호에 응답하여 폴링 클럭의 듀티비를 보정하여 보정된 폴링 클럭을 출력하는 제 2 지연 블록을 포함한다.

Description

데이터 출력 회로{Data Output Circuit}
본 발명은 데이터 출력 회로에 관한 것으로, 보다 구체적으로는 데이터 윈도우 폭을 향상시키는 데이터 출력 클럭을 생성하는 데이터 출력 회로에 관한 것이다.
동기식 메모리 장치 중 DDR 메모리는 외부에서 입력되는 클럭의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기되어 한 클럭 주기 동안 연속적으로 두 비트의 데이터를 처리한다.
한편, 이러한 DDR SDRAM은 칩 셋(ship set)과의 통신에서 데이터 출력 클럭, 즉 DQS(Data Strobe Signal)의 신호에 동기화 되어서 데이터를 상호 송수신한다.
구체적으로, 데이터 리드 시에는, SDRAM에서 DQS의 라이징 에지, 폴링 에지에 맞춰서 데이터를 외부로 출력시키고, 이와 반대로, 데이터 라이트 시에는 칩 셋으로부터의 DQS 신호에 동기화된 데이터를 내부로 스트로빙한다.
이와 같이, 데이터 출력의 기준이 되는 신호로서의 DQS는 반도체 메모리 장치 및 반도체 메모리 장치를 사용하는 어플리케이션의 고속 동작에 중요한 역할을 한다.
이에 따라 DQS의 슬루 레이트(Slew rate), 듀티 등은 반도체 메모리 장치의 전체적인 타이밍 관련 스펙(specification)을 결정할 정도로 매우 중요하다.
하지만, DQS 생성시 필요한 라이징 클럭, 폴링 클럭들이 PVT 변동이나 트랜지스터 자체의 PMOS, NMOS 특성 차이로 인해 스큐(skew)차이가 발생되면 DQS의 듀티비가 왜곡되는 경우가 발생할 수 있다.
이미 아는 바와 같이, 반도체 메모리 장치에서 클럭의 듀티비가 정확하게 제어되는 것은 매우 중요하다. 클럭의 듀티비가 제어되지 않으면 데이터의 마진이 확보되지 않아 최종 출력의 유효 데이터 윈도우를 좁힐 수 있고, 고속 동작으로 갈수록 이러한 데이터의 윈도우 폭이 점점 좁아지면 유효 데이터 판정이 어려워 질 수 있다.
본 발명의 실시예는 데이터 윈도우 폭을 향상시키는 데이터 출력 회로를 제공한다.
본 발명의 일 실시예에 의한 데이터 출력 회로는, 파워업 신호 및 리셋 신호에 응답하여 클럭 지연 신호를 생성하는 지연 제어 블록, 상기 클럭 지연 신호에 응답하여 라이징 클럭의 듀티비를 보정하여 보정된 라이징 클럭을 출력하는 제 1 지연 블록 및 상기 클럭 지연 신호에 응답하여 폴링 클럭의 듀티비를 보정하여 보정된 폴링 클럭을 출력하는 제 2 지연 블록을 포함한다..
다른 관점에서, 본 발명의 다른 실시예에 의한 데이터 출력 회로는, 파워업 신호 및 리셋 신호에 응답하여 디지털 신호로서의 클럭 지연 신호를 생성하는 지연 제어 블록, 상기 클럭 지연 신호에 응답하여 입력되는 라이징 클럭의 지연 정도가 제어되어 보정된 라이징 클럭을 출력하는 제 1 지연 블록, 상기 클럭 지연 신호에 응답하여 입력되는 폴링 클럭의 지연 정도가 제어되어 보정된 폴링 클럭을 출력하는 제 2 지연 블록, 상기 보정된 라이징 클럭을 드라이빙하여 라이징 데이터 클럭을 제공하는 제 1 드라이버, 상기 보정된 폴링 클럭을 드라이빙하여 폴링 데이터 클럭을 제공하는 제 2 드라이버, 상기 라이징 데이터 클럭 및 상기 폴링 데이터 클럭에 응답하여 라이징 데이터 및 폴링 데이터를 트리거함으로써 데이터 출력 클럭을 제공하는 제 1 및 제 2 트리거부를 포함한다.
본 기술에 의하면 PVT 변동에 의한 PMOS, NMOS 스큐 차이를 모니터링하고 이를 적용하여 라이징 데이터 클럭 및 폴링 데이터 클럭의 딜레이를 조절할 수 있다. 이러한 클럭들의 딜레이가 조절됨으로써, 데이터 출력 클럭의 듀티비가 개선될 수 있다. 이로써, 데이터의 유효 윈도우를 안정적으로 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 데이터 출력 회로의 개념도,
도 2는 도 1에 따른 지연 제어 블록의 블록도,
도 3은 도 2에 따른 기준 전압 생성부의 회로도,
도 4는 도 2에 따른 지연 제어 신호 생성부의 회로도, 및
도 5는 종래 기술과 본 발명의 일 실시예에 따른 데이터 출력 클럭의 동작 파형을 나타낸 타이밍 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 의한 데이터 출력 회로(100)의 구성도이다.
도 1을 참조하면, 데이터 출력 회로는, 제 1 신호 생성 블록(110), 제 1 지연 블록(130), 제 1 드라이버(150), 제 2 신호 생성 블록(120), 제 2 지연 블록(140), 제 2 드라이버(160), 제 1 트리거부(170), 제 2 트리거부(180) 및 지연 제어 블록(200)을 포함한다.
제 1 신호 생성 블록(110)은 제 1 출력 제어 신호(ROUTEN)에 응답하여, 라이징 DLL 클럭(RCLKDLL), 폴링 DLL 클럭(FCLKDLL)을 수신하여 라이징 클럭(RCLK)을 생성한다.
제 1 지연 블록(130)은 지연 블록 활성화 신호(TMTAC)에 활성화되며, 라이징 클럭(RCLK)을 클럭 지연 신호(CLK_DLY<0:2>)에 따라 소정 지연시킨다.
제 1 드라이버(150)는 제 1 지연 블록(130)의 출력 신호를 드라이빙하여 라이징 데이터 클럭(RCLK_DO)을 생성한다.
한편, 제 2 신호 생성 블록(120)은 제 2 출력 제어 신호(FOUTEN)에 응답하여, 라이징 DLL 클럭(RCLKDLL), 폴링 DLL 클럭(FCLKDLL)을 수신하여 폴링 클럭(FCLK)을 생성한다.
제 2 지연 블록(140)은 지연 블록 활성화 신호(TMTAC)에 활성화되며, 폴링 클럭(FCLK)을 클럭 지연 신호(CLK_DLY<0:2>)에 따라 소정 지연시킨다.
상기의 지연 블록 활성화 신호(TMTAC)는 통상의 지연 블록의 인에이블 신호로서 이해할 수 있다.
제 2 드라이버(160)는 제 2 지연 블록(140)의 출력 신호를 드라이빙하여 폴링 데이터 클럭(FCLK_DO)을 생성한다.
각각 생성된 라이징 데이터 클럭(RCLK_DO), 폴링 데이터 클럭(FCLK_DO)은 소정의 리피터를 지나 제 1 및 제 2 트리거부(170, 180)에 의해, 라이징 데이터(RDO) 및 폴링 데이터(FDO)를 트리거하여 데이터 출력 클럭(DQS)으로서 제공된다.
여기서, 제 1 신호 생성 블록(110), 제 2 신호 생성 블록(120), 제 1 드라이버(150), 제 2 드라이버(160), 제 1 트리거부(170), 제 2 트리거부(180)의 동작 원리 및 스킴은 모두 종래 기술과 동일하다.
따라서, 종래 기술은 당업자라면 자명하게 아는 기술이므로 자세히 설명하는 것은 생략하고, 간략히 설명하기로 한다.
즉, 제 1 신호 생성 블록(110)은 CL과 BL의 정보를 갖고 있는 라이징 클럭용 제어 신호인 제 1 출력 제어 신호(ROUTEN)에 응답하여, 라이징 클럭(RCLK)을 생성한다. 마찬가지로, 제 2 신호 생성 블록(120)은 CL과 BL의 정보를 갖고 있는 폴링 클럭용 제어 신호인 제 2 출력 제어 신호(FOUTEN)에 응답하여, 폴링 클럭(FCLK)을 생성한다.
그리하여, 제 1 지연 블록(130), 제 2 지연 블록(140)에서는 본 발명의 n 개의 제어 신호, 여기서는 3개, 클럭 지연 신호(CLK_DLY<0:2>)의 제어에 따라 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 지연 정도를 제어할 수 있다.
보다 자세히 설명하면, 클럭 지연 신호(CLK_DLY<0:2>)에 포함된 하이(High) 신호와 로우(Low) 신호의 개수에 따라 각각 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)의 듀티비를 각각 제어한다.
예를 들어, 클럭 지연 신호(CLK_DLY<0:2>)중 하이 신호의 개수에 따라, 제 1 지연 블록(130) 및 제 2 지연 블록(140)의 턴온되는 PMOS, NMOS의 개수를 조절하도록 할 수 있다. 그리하여, 라이징 클럭(RCLK)의 하이 구간 또는 폴링 클럭(FCLK)의 하이 구간이 조절되면서 라이징 클럭(RCLK), 폴링 클럭(FCLK)의 듀티비가 개선될 수 있다.
이를 위해, 본 발명에서는 지연 제어 블록(200)을 구비하여, 파워업 신호(PWRUP) 및 리셋 신호(RSTB)에 응답하여 PMOS, NMOS 트랜지스터의 공정 특성을 반영한 클럭 지연 신호(CLK_DLY<0:2>)를 제공하도록 한다. 이에 대한 자세한 설명은 도 2를 참조하여 후술하기로 한다.
계속해서 제 1 드라이버 및 제 2 드라이버(150, 160)에 대해 설명하면, 듀티비가 보정된 라이징 클럭 및 폴링 클럭을 드라이빙시켜 라이징 데이터 클럭(RCLK_DO), 폴링 데이터 클럭(FCLK_DO)을 생성한다.
전술한 대로, 각각 생성된 라이징 데이터 클럭(RCLK_DO), 폴링 데이터 클럭(FCLK_DO)은 각각 소정의 리피터를 지나 제 1 및 제 2 트리거부(170, 180)에 의해, 라이징 데이터(RDO) 및 폴링 데이터(FDO)를 트리거하여 데이터 출력 클럭(DQS)으로서 제공된다.
이와 같이, 본 발명의 일 실시예에 의하면, PMOS, NMOS 트랜지스터의 공정 변동에 따른 트랜지스터의 특성 차이, 또는 스큐(skew)를 모니터링하고 그 결과를 반영한 클럭 지연 신호(CLK_DLY<0:2>)를 생성하여, 라이징 클럭(RCLK), 폴링 클럭(FCLK)의 듀티비를 보다 개선할 수 있다. 이로써, 듀티비가 개선되고 보정되어 최종 출력 클럭인 데이터 출력 클럭(DQS)의 데이터의 유효 윈도우 폭(data valid window width)을 확보하는데 안정적일 수 있어, 반도체 메모리 장치의 동작의 오류를 줄이는 회로를 구현할 수 있다.
도 2는 도 1에 따른 지연 제어 블록의 블록도이다.
도 2를 참조하면, 지연 제어 블록(200)은 기준 전압 생성부(210) 및 지연 제어 신호 생성부(250)를 포함한다.
기준 전압 생성부(210)는 정전류원으로부터 3종류의 기준 전압(VREF1, VREF2, VREF3)을 생성한다.
지연 제어 신호 생성부(250)는 파워업 신호(PWRUP) 및 리셋 신호(RSTB)에 응답하여 제 1 내지 제 3 기준 전압(VREF1, VREF2, VREF3)을 이용하여 클럭 지연 신호(CLK_DLY<0:2>)를 생성한다.
이에 대해, 도 3 및 도 4에서 보다 자세히 설명하기로 한다.
도 3은 도 2에 따른 기준 전압 생성부(210)이다.
기준 전압 생성부(210)는 정전류원(212), 제 1 및 제 2 NMOS 트랜지스터(N1, N2), 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 포함한다.
정전류원(212)은 항상 일정한 전류를 공급하는 일반적인 전류원을 포함한다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 커런트 미러 구조로 연결된다.
제 1 NMOS 트랜지스터(N1)의 게이트 및 소스가 서로 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트와 제 2 NMOS 트랜지스터(N2)의 게이트가 서로 대향되어 구성된다.
또한, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 커런트 미러 구조로 연결된다.
그리하여, 제 1 PMOS 트랜지스터(P1)의 게이트 및 드레인은 서로 연결되고, , 제 1 PMOS 트랜지스터(P1)의 게이트와 제 2 PMOS 트랜지스터(P2)의 게이트가 서로 대향되어 구성된다.
기준 전압 생성부(210)는 정전류원(212)로부터 공급된 전류가 제 1 및 제 2 NMOS 트랜지스터(N1, N2), 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 각각 경유하면서 제 1 내지 제 4 저항(R1-R4)에 의해 각각 분배된 전압이 각각 제 1 기준 전압(VREF1), 제 2 기준 전압(VREF2), 제 3 기준 전압(VREF3)이 생성된다.
다시 말하면, 기준 전압 생성부(210)는 정전류원(212)으로부터 공급되는 전류를 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 동일한 전류양을 흘릴 수 있도록 미러링되고, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)가 상호 동일한 전류양을 흘리도록 미러링되면서 안정적인 기준 전압들을 생성할 수 있다.
이는 통상적인 커런트 미러 회로를 이용한 기준 전압 생성기에서 많이 사용하는 방식이므로 당업자라면 이해 가능한 회로이다.
다만, 여기서, 제 2 기준 전압(VREF2)은 특히 이후 회로에서의 타겟 전압인 1/2VDD 레벨로 설정된다. 따라서, 제 1 기준 전압(VREF1)은 1/2VDD 레벨 보다 소정 높은 전압이며, 제 3 기준 전압(VREF3)은 1/2VDD 레벨보다 소정 전압 강하된 레벨의 전압으로 설정될 것이다.
기준 전압 생성부(210)는 이외에도 다양한 통상의 기준 전압 생성기를 사용하는 것도 가능하다. 예컨대, 밴드 갭 기준 전압 생성기일 수도 있다.
다만, 복수의 기준 전압을 생성할 수 있는 회로이면 어떤 형태이든지 가능함을 배제하지 않는다. 여기서 생성된 제 1 기준 전압(VREF1), 제 2 기준 전압(VREF2), 제 3 기준 전압(VREF3)은 이후의 회로부에서 PMOS, NMOS 트랜지스터의 스큐를 모니터링한 결과를 검출하는 기준으로 사용된다.
도 4는 도 2에 따른 지연 제어 신호 생성부(250)의 상세한 회로도이다.
도 4를 참조하면, 지연 제어 신호 생성부(250)는 래치부(252), 모니터링부(254) 및 비교부(256)를 포함한다.
우선, 래치부(252)는 파워업 신호(PWRUP) 및 리셋 신호(RSTB)에 응답하여 노드 a에 하이 레벨의 신호를 제공한다.
래치부(252)는 NAND 게이트로 구성된 SR 래치 회로이다. 그리하여, 래치부(252)는 하이 레벨의 파워업 신호(PWRUP)에 응답하여 노드 a에 하이 레벨의 신호를 제공할 수 있다. 래치부(252)는 리셋 신호(RSTB)의 하이 레벨이 입력되고 파워업 신호(PWRUP)의 로우 레벨이 되기 전까지 노드 a의 레벨을 하이 레벨로 유지시킬 수 있다.
모니터링부(254)는 인버터(IV), 제 1 PMOS 트랜지스터(P11), 제 1 NMOS 트랜지스터(N11), 제 1 및 제 2 저항(R11, R12)을 포함한다.
이러한 모니터링부(254)는 인버터(IV)를 통한 노드 a의 반전된 레벨에 응답하여, 제 1 PMOS 트랜지스터(P11)와 제 1 NMOS 트랜지스터(N11)의 스큐를 모니터링할 수 있다.
모니터링부(254)에 대해 보다 자세히 설명하면, 제 1 PMOS 트랜지스터(P11)와 제 1 NMOS 트랜지스터(N11)가 턴온될 때, 모니터링부(254)의 출력 노드인 OUT의 전압이 결정될 수 있다.
노멀 상태에서는 이상적으로 제 1 PMOS 트랜지스터(P11)와 제 1 NMOS 트랜지스터(N11)의 Ron 저항이 동일하여 동시에 턴온되어, 출력 노드인 OUT의 전압은 1/2VDD 레벨이 될 수 있다.
그러나, 만약 공정의 변동에 따라, PMOS 트랜지스터 및 NMOS 트랜지스터의 스큐가 발생되면 Ron 저항이 달라질 수 있다.
예를 들어, 노드 a가 하이 레벨일 때, 제 1 PMOS 트랜지스터(P11)와 제 1 NMOS 트랜지스터(N11)가 턴온될 것이다. 제 1 및 제 2 저항(R11, R12)을 경유하며 출력 노드 OUT에 걸리는 전압은 Fast PMOS 트랜지스터, Slow NMOS 트랜지스터의 공정 조건일 경우, 제 1 PMOS 트랜지스터(P11)의 Ron 저항은 작아지고, 제 1 NMOS 트랜지스터(N11)의 Ron 저항은 커지므로, 출력 노드 a의 전압은 1/2VDD 레벨보다 소정 높아진다.
또는, 이와 반대로, fast NMOS 트랜지스터, slow PMOS 트랜지스터의 공정 조건일 경우, 제 1 PMOS 트랜지스터(P11)의 Ron 저항은 커지고, 제 1 NMOS 트랜지스터(N11)의 Ron 저항은 작아지므로, 출력 노드 a의 전압은 1/2VDD 레벨보다 다소 낮아진다.
이처럼 본 발명의 일 실시예에 따르면 PMOS 트랜지스터 및 NMOS 트랜지스터를 이용하여 공정의 코너 조건(process corner condition)을 디텍트하고, 스큐 발생을 모니터링하는 것이 가능하다.
계속해서, 비교부(256)에 대해 설명하면, 모니터링된 출력 노드의 OUT 전압을 수신하여, 제 1 내지 제 3 기준 전압(VREF1, VREF2, VREF3)과 비교함으로써 클럭 지연 신호(CLK_DLY<0:2>)를 생성한다.
비교부(256)는 제 1 내지 제 3 비교기(256a, 256b, 256c)를 포함한다.
제 1 비교기(256a)는 제 1 기준 전압(VREF1)과 OUT 전압을 비교한다. 제 2 비교기(256b)는 제 2 기준 전압(VREF2)과 OUT 전압을 비교한다. 제 3 비교기(256c)는 제 3 기준 전압(VREF3)과 OUT 전압을 비교한다.
제 1 내지 제 3 비교기(256a, 256b, 256c)들은 각각 비교한 결과를 디지털 신호인 하이 레벨 및 로우 레벨로서 제공한다.
예를 들어, 모니터링된 출력 노드의 OUT 전압이 제 1 기준 전압(VREF1)보다 높다면, 제 1 비교기(256a)의 출력값은 하이 레벨이 된다.
물론, 이와 같이 모니터링된 출력 노드의 OUT 전압이 제 1 기준 전압(VREF1)보다 높은 경우에는 제 2 비교기 및 제 3 비교기(256b, 256c)의 출력값 모두 하이 레벨이 될 것이다.
이러한 결과에 따라 비교부(256)는 공정 변동에 따른 트랜지스터의 스큐 차이를 디지털 신호인 클럭 지연 신호(CLK_DLY<0:2>)로서 반영할 수 있다.
물론, 보다 상세한 지연 조절을 원한다면 복수의 딜레이 제어 신호를 생성하는 것도 가능하다.
다시 도 1을 참조하면, 이러한 클럭 지연 신호(CLK_DLY<0:2>)에 응답하여 제 1 지연 블록(130) 및 제 2 지연 블록(140)의 라이징 클럭(RCLK)의 및 폴링 클럭(FCLK)의 지연을 조절할 수 있고, 이에 따라 라이징 데이터 클럭(RCLK_DO) 및 폴링 데이터 클럭(FCLK_DO)의 라이징 에지 타이밍이 조절된다. 최종적으로는, 데이터 출력 클럭인 DQS는 라이징 데이터 클럭(RCLK_DO) 및 폴링 데이터 클럭(FCLK_DO)의 라이징 에지 간격에 의해 정의되는데, 이들에 의해 DQS의 윈도우 폭이 안정적으로 확보될 수 있다.
도 5는 종래 기술과 본 발명의 일 실시예에 따른 데이터 출력 클럭의 동작 파형을 나타낸 타이밍 다이어그램이다.
도 5에서, 설명되지 않은 신호, DQS 인에이블 신호(QSPRECLK)는 DQS의 출력을 인에이블 시키는 신호로서 이해하면 된다.
시간 t0-t1 구간은 DQS의 출력을 인에이블 시킬 수 있도록 DQS 인에이블 신호(QSPRECLK)가 활성화되는 구간이다.
이에 응답하여 시간 t1-t2구간에서 DQS가 인에이블된다.
시간 t4에서, 라이징 데이터 클럭(RCLK_DO)가 활성화되고, 이에 응답하여 데이터 출력 클럭(DQS)의 라이징 에지가 활성화된다.
종래의 경우, 폴링 데이터 클럭(FCLK_DO)는 무조건 라이징 데이터 클럭(RCLK_DO)과 반전 레벨을 갖도록 되어 있었기에, 시간 t6에서 폴링 데이터 클럭(FCLK_DO)의 라이징 에지가 활성화되고, 이들 데이터 클럭에 의해 DQS의 듀티비가 결정되어 데이터 윈도우 폭이 상당히 좁은 데이터 출력 클럭(DQS)이 생성되었다.
하지만, 본 발명의 일 실시예에 따르면, 예컨대, 폴링 데이터 클럭(FCLK_DO)의 지연이 조절되어, 시간 t7에서 라이징 에지가 활성화되고, 라이징 데이터 클럭(RCLK_DO) 및 스큐 반영하여 지연이 조절된 폴링 데이터 클럭(FCLK_DO)의 라이징 에지들의 간격에 의해 시간 t5-t8 구간동안 활성화되는 상당히 개선된 데이터 윈도우 폭을 갖는 데이터 출력 클럭(DQS)이 생성됨을 알 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 PVT 변동에 따른 트랜지스터의 스큐 차이를 모니터링하고 이를 반영하여, 라이징 클럭 및 폴링 클럭의 지연을 조절함으로써 보다 안정적인 데이터 출력 클럭을 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 제 1 신호 생성 블록
120: 제 2 신호 생성 블록
130 : 제 1 지연 블록
140 : 제 2 지연 블록
150 : 제 1 드라이버
160 : 제 2 드라이버
200 : 지연 제어 블록
210 : 기준 전압 생성부
250 : 지연 제어 신호 생성부

Claims (13)

  1. 파워업 신호 및 리셋 신호에 응답하여 클럭 지연 신호를 생성하는 지연 제어 블록;
    상기 클럭 지연 신호에 응답하여 라이징 클럭의 듀티비를 보정하여 보정된 라이징 클럭을 출력하는 제 1 지연 블록; 및
    상기 클럭 지연 신호에 응답하여 폴링 클럭의 듀티비를 보정하여 보정된 폴링 클럭을 출력하는 제 2 지연 블록을 포함하는 데이터 출력 회로.
  2. 제 1항에 있어서,
    상기 지연 제어 블록은,
    일정한 전류를 공급함으로써 복수의 기준 전압을 생성하는 기준 전압 생성부; 및
    상기 복수의 기준 전압에 응답하여 상기 클럭 지연 신호를 생성하는 지연 제어 신호 생성부를 포함하는 데이터 출력 회로.
  3. 제 2항에 있어서,
    상기 지연 제어 신호 생성부는,
    상기 파워업 신호 및 상기 리셋 신호에 응답하여 제 1 전압을 제공하는 래치부;
    상기 제 1 전압에 응답하여 PMOS 트랜지스터 및 NMOS 트랜지스터의 스큐를 모니터링할 수 있는 모니터링부; 및
    상기 모니터링부의 출력 결과와 상기 복수의 기준 전압을 비교하여 상기 클럭 지연 신호를 제공하는 비교부를 포함하는 데이터 출력 회로.
  4. 제 3항에 있어서,
    상기 모니터링부는,
    상기 제 1 전압에 응답하여 활성화 여부가 제어되는 상기 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터와 직렬 연결되며, 상기 제 1 전압에 응답하여 활성화 여부가 제어되는 상기 NMOS 트랜지스터를 포함하는 데이터 출력 회로.
  5. 제 4항에 있어서,
    상기 모니터링부는,
    상기 제 1 전압에 따라 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터가 모두 활성화될 때의 온 저항 차이에 따른 출력 노드의 전압 변화를 모니터링하는 데이터 출력 회로.
  6. 제 2항에 있어서,
    상기 기준 전압 생성부는,
    정전류원으로부터 공급되는 전류를 이용하여 복수의 저항에 의해 분배된 상기 복수의 기준 전압을 생성하여 상기 지연 제어 신호 생성부에 제공하는 데이터 출력 회로.
  7. 파워업 신호 및 리셋 신호에 응답하여 클럭 지연 신호를 생성하는 지연 제어 블록;
    상기 클럭 지연 신호에 응답하여 입력되는 라이징 클럭의 지연 정도가 제어되어 보정된 라이징 클럭을 출력하는 제 1 지연 블록;
    상기 클럭 지연 신호에 응답하여 입력되는 폴링 클럭의 지연 정도가 제어되어 보정된 폴링 클럭을 출력하는 제 2 지연 블록;
    상기 보정된 라이징 클럭을 드라이빙하여 라이징 데이터 클럭을 제공하는 제 1 드라이버;
    상기 보정된 폴링 클럭을 드라이빙하여 폴링 데이터 클럭을 제공하는 제 2 드라이버;
    상기 라이징 데이터 클럭 및 상기 폴링 데이터 클럭에 응답하여 라이징 데이터 및 폴링 데이터를 트리거함으로써 데이터 출력 클럭을 제공하는 제 1 및 제 2 트리거부를 포함하는 데이터 출력 회로.
  8. 제 7항에 있어서,
    상기 지연 제어 블록은,
    일정한 전류를 공급함으로써 일정한 전압 레벨을 갖는 복수의 기준 전압을 생성하는 기준 전압 생성부; 및
    상기 복수의 기준 전압에 응답하여 복수 비트의 상기 클럭 지연 신호를 생성하는 지연 제어 신호 생성부를 포함하는 데이터 출력 회로.
  9. 제 8항에 있어서,
    상기 지연 제어 신호 생성부는,
    상기 파워업 신호 및 상기 리셋 신호에 응답하여 제 1 전압을 제공하는 래치부;
    상기 제 1 전압에 응답하여 PMOS 트랜지스터 및 NMOS 트랜지스터의 스큐를 모니터링할 수 있는 모니터링부; 및
    상기 모니터링부의 결과와 상기 복수의 기준 전압을 각각 비교하여 상기 복수 비트의 클럭 지연 신호를 제공하는 비교부를 포함하는 데이터 출력 회로.
  10. 제 9항에 있어서,
    상기 모니터링부는,
    상기 제 1 전압에 응답하여 활성화 여부가 제어되는 상기 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터와 직렬 연결되어, 상기 제 1 전압에 응답하여 활성화 여부가 제어되는 상기 NMOS 트랜지스터를 포함하는 데이터 출력 회로.
  11. 제 10항에 있어서,
    상기 모니터링부는,
    상기 제 1 전압에 따라 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터가 모두 활성화될 때의 온 저항 차이에 따른 출력 노드의 전압 변화를 모니터링하는 데이터 출력 회로.
  12. 제 7항에 있어서,
    상기 보정된 라이징 클럭 및 상기 보정된 폴링 클럭의 라이징 에지에 의해 정의됨으로써, 상기 클럭 지연 신호의 비트값에 따라 상기 데이터 출력 클럭의 듀티비가 조정되는 데이터 출력 회로.
  13. 제 8항에 있어서,
    상기 기준 전압 생성부는,
    정전류원으로부터 공급되는 전류를 이용하여 복수의 저항에 의해 분배된 상기 복수의 기준 전압을 생성하여 상기 지연 제어 신호 생성부에 제공하는 데이터 출력 회로.
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