KR20070046341A - 듀티 교정 회로 - Google Patents

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KR20070046341A
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Abstract

본 발명은 듀티 교정 회로에 관한 것으로서, 보다 상세하게는 정상 동작상태에서 클록 듀티를 보정할 때에는 큰 저항을 사용하고, 셀프 리프레시 이그지트 시 동작처럼 빠른 클록 듀티 제어용 전압의 제어가 필요할 때에는 작은 저항을 사용하는 듀티 교정 회로에 관한 것이다.
본 발명은 DCC 오프 상태에서 DCC 온 상태로 천이시, 기준전압 레벨 제어신호와 제1제어신호를 입력받아, 기준전압 레벨 제어신호에 따라 가변되는 저항을 수단으로 제1제어신호의 인에이블 구간동안 외부 전원전압을 분배하여 출력하는 제1전압분배기와 기준전압 레벨 제어신호와 제2제어신호를 입력받아, 기준전압 레벨 제어신호에 따라 가변되는 저항을 수단으로 상기 제2제어신호의 인에이블 구간동안 외부 전원전압을 분배하여 출력하는 제2전압분배기를 포함하며, 제1전압분배기의 저항은 제2전압분배기의 저항보다 저항값이 작고, 제2제어신호는 DCC 인에이블 신호가 시간 지연된 신호이며, 제1제어신호의 인에이블 구간은 지연된 시간인 것이 바람직하다.
디램(DRAM), 디엘엘(DLL), 디시시(DCC), 기준전압(VREF), 셀프 리프레시(Self Refresh)

Description

듀티 교정 회로{duty cycle correction circuit}
도 1은 종래의 듀티 교정 회로의 블록 구성도,
도 2는 도 1의 DCC 인에이블 제어부의 상세 회로도,
도 3은 도 1의 DCC 기준전압 발생부의 상세 회로도,
도 4는 도 1의 DLL 클록 버퍼의 상세 회로도,
도 5는 도 3의 DCC 기준전압 발생부의 저항 및 커패시터의 근사 모델을 도시한 도면,
도 6은 도 1의 듀티 교정 회로의 DCC 기준전압 제어 동작 시뮬레이션을 예시한 도면,
도 7는 본 발명의 일실시예에 따른 듀티 교정 회로의 블록 구성도,
도 8은 도 7의 DCC 기준전압 발생부의 상세 회로도,
도 9는 도 7의 듀티 교정 회로의 DCC 기준전압 제어 동작 시뮬레이션을 예시한 도면,
도 10은 도 7의 듀티 교정 회로의 DCC 인에이블 제어부의 상세 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : DLL 클록 버퍼 20 : 클록 드라이버
30 : DCC 제어부 40 : 페이저 스플리터
50 : DCC 펌프 60 : 전압 비교부
70 : 바이디렉셔녈 카운터 80 : DCC 기준전압 발생부
90 : DCC 인에이블 제어부
본 발명은 듀티 교정 회로에 관한 것으로서, 보다 상세하게는 정상 동작상태에서 클록 듀티를 보정할 때에는 큰 저항을 사용하고, 셀프 리프레시 이그지트 시 동작처럼 빠른 클록 듀티 제어용 전압의 제어가 필요할 때에는 작은 저항을 사용하는 듀티 교정 회로에 관한 것이다.
일반적으로 듀티 교정 회로(DCC: duty corrector circuit)란 외부 클록의 듀티 에러를 검출하여 DRAM 내부 클록의 듀티가 50%를 유지할 수 있도록 클록을 보정하는 회로를 말한다.
DRAM이 발전할 수록 시장은 고집적(High Density) 및 고속(High Speed)의 제품을 요구하고 있다. 최근 DRAM의 메인 스트림(stream)은 디디알투(DDR2: Double Data Rate 2)가 유력시 되고 있으며, DDR2의 속도(Speed)는 DDR533, DDR667 및 DDR800을 만족하고 있다. 특히 이러한 고속(High speed)의 제품에서는 외부 클록(clk: clock)에 동기를 맞추어 리드(read)/라이트(write)를 수행하는 디엘엘(Delay Lock Loop) 및 듀티 교정 회로(DCC:Duty Crrector Circuit)의 기능이 중요시 되고 있다.
도 1은 종래의 듀티 교정 회로의 블록 구성도이다. 도 1을 참조하면, 종래의 듀티 교정 회로(DCC)는 DLL 클록 버퍼(CLK Buffer)(1), 클록 드라이버(CLK Driver)(2), DCC 제어부(Control)(3), 페어저 스플리터(Phase Splitter)(4), DCC 펌프(Pump)(5), 전압 비교부(Voltage Compare)(6), 바이디렉션 카운터(Bidirection Counter)(7), DCC 기준전압 발생부(VREF Generator)(8) 및 DCC 인에이블 제어부(Enable Control)(9)를 포함한다.
도 2는 도 1의 DCC 인에이블 제어부의 상세 회로도이다. 도 2를 참조하여 종래의 DCC 인에이블 제어부(DCC Enable Control)의 동작을 설명하면, EMRS DCC 온 신호(EMRS_DCCON)가 외부 EMRS(Extended Mode Register Set) 명령에 의해 '하이(HIGH)'로 인에이블되어, DRAM이 셀프 리프레시 엔트리(Self Refresh Entry) 동작 모드로 들어가면, DCC 인에이블 신호(DCCEN)는 '로우(LOW)'가 되어 DCC 동작을 오프(off)하게 된다.
그리고, DRAM이 셀프 리프레시 이그지트(Self Refresh Exit) 동작 모드로 들어가면, DCC 인에이블 신호(DCCEN)가 '하이(HIGH)'가 되어 DCC 동작을 다시 온(on)하게 된다. 그리고 셀프 리프레시 이그지트시, DCC 인에이블 딜레이 신호(DCCEND)는 디시시 인에이블 신호(DCCEN)보다 딜레이 타임(Delay Time) T1 지연 후에 동작한다.
도 3은 도 1의 DCC 기준전압 발생부의 상세 회로도이다. 도 3을 참조하여, DCC 기준전압 발생부의 동작을 설명하면, DCC 기준전압 발생부(8)는 입력되는 5비 트 바이디렉션널 카운터(Bidirectional Counter)(7)의 신호(CNT<0:4>, CNTB<0:4>) 값에 따라 전원전압(VDD) 및 접지전압(VSS)에 직렬(Serial)로 연결된 저항의 연결을 제어하여 기준전압(VREF)의 레벨을 업(Up)/다운(Down) 제어할 수 있다.
그리고 DCC 인에이블 신호(DCCEN)가 '로우(LOW)'인 경우 NMOS트랜지스터(nm9)가 오프(Off)되어, DCC 기준전압 발생부의 출력인 클록 듀티 제어용 기준전압(RVREF/FVREF)은 전원전압(VDD) 레벨까지 상승하게 된다.
다음은. DCC 기준전압 발생부의 입력 신호(CNT<0:4>, CNTB<0:4>)의 생성과정을 DLL 클록 버퍼(CLK Buffer)(1)로 부터 페이저 스플리터(Phase Splitter)(4), DCC 펌프(Pump)(5), 전압 비교부(Votage Compare)(6) 및 바이디렉셔널 카운터(Bidirectional Counter)(7)의 동작을 통하여 설명한다.
DLL 클록 버퍼(1)의 출력인 내부기준 DLL 클록(RCKDI)의 듀티가 50%를 만족하지 않고 입력 클록의 듀티가 틀리는 경우 중 첫째, 내부기준 DLL 클록(RCKDI)의 하이펄스 폭(width)보다 로우펄스 폭이 클 때, 페이저 스플리터(4) 및 DCC 펌프(5)에 의해 폴링 클록전압(FCKVO) 레벨보다 라이징 클록전압(RCKVO) 레벨이 높아지고, 전압 비교부(6)의 출력(INC)이 '하이(HIGH)'가 되어 CNT<0:4>의 값이 증가하게 된다.
둘째, 내부기준 DLL 클록(RCKDI)의 하이펄스 폭보다 로우펄스 폭이 작을 때, 페이저 스플리터(4) 및 DCC 펌프(5)에 의해 폴링 클록전압(FCKVO) 레벨보다 라이징 클록전압(RCKVO) 레벨이 낮아지고, 전압 비교부(6)의 출력(DEC)이 '하이(HIGH)'가 되어 CNT<0:4>의 값이 감소하게 된다.
도 4는 도 2의 DLL 클록 버퍼의 상세 회로도이다. 도 4를 참도하여, DLL 클록 버퍼의 동작을 설명한다. 먼저 DCC 오프(off)시 '로우(LOW)' 상태의 DCC 인에이블 신호(DCCEN)에 의해 트랜스퍼 게이트(T2, T4)가 온(on)되어 nMOS트랜지스터(nm2,nm3)의 게이트 입력 신호(IRVREF/IFVREF)는 기준전압(VREF)과 같은 레벨이 된다. DLL 클록 버퍼(1)는 입력인 클록 신호(CLK/CLKB)에 따라 내부기준 DLL 클록(RCKDI)을 출력한다.
DLL 클록 버퍼(1)는 대칭적(symmetrical)으로 구성되어 있고 DCC 오프시 MOS트랜지스터(nm2, nm3, nm4, nm5)의 게이트 입력 레벨이 VREF로 동일하기 때문에, 듀티가 50%를 만족하지 않는 외부 클록 신호(CLK/CLKB)가 입력되면 DLL 클록 버퍼(1)는 입력 클록 신호의 듀티와 동일한 내부기준 DLL 클록(RCKDI)을 출력하게 된다.
다음으로 DCC 온(on)시 '하이(HIGH)' 상태의 DCC 인에이블 신호(DCCEN)에 의해 트랜스퍼 게이트(T1, T3)가 온(on)되어 nMOS트랜지스터(nm2)의 게이트 입력 신호(IRVREF)는 DCC 라이징 기준전압(DCCRVREF)과 같은 레벨이 되고, nMOS트랜지스터(nm3)의 게이트 입력 신호(IFVREF)는 DCC 폴링 기준전압(DCCFVREF)과 같은 레벨이 된다.
nMOS트랜지스터(nm2)의 게이트 입력 전압(IRVREF)이 nMOS트랜지스터(nm3)의 게이트 입력 전압(IFVREF) 보다 높아지면, 높아진 정도에 따라 입력 클록 CLK(또는 CLKB)의 라이징(또는 폴링)시 S2 노드를 그 만큼 빨리 로우 레벨로 끌어내려 내부기준 DLL 클록(RCLKI)의 라이징 타임을 향상시킨다.
또한 입력 클록 CLK(또는 CLKB)의 폴링(또는 라이징)시 nMOS트랜지스터(nm3)의 게이트 입력 전압(IFVEF)이 nMOS트랜지스터(nm3)의 게이트 입력 전압(IRVREF) 보다 낮은 만큼 S3 노드를 느리게 로우 레벨로 끌어내림으로써, S2 노드가 느리게 전원전압(VDD) 레벨이 되도록 하여 내부기준 DLL 클록(RCKDI)의 폴링이 지연된다. 따라서 클록(CLK)의 하이펄스 폭이 작은 듀티를 보정하게 된다.
반대로 입력 클록의 로우펄스 폭이 작은 듀티의 경우 nMOS트랜지스터(nm2)의 게이트 입력 전압(IRVREF)이 nMOS트랜지스터(nm3)의 입력 전압(IFVREF) 보다 낮아지도록 동작하여 클록 폴링 특성을 좋게하고, 라이징을 지연시켜 듀티를 보정하게 된다.
도 5는 도 3의 DCC 기준전압 발생부의 저항 및 커패시터의 근사 모델을 도시한 도면이다. 도 5에 도시된 바와 같이, 셀프 리프레시 모드에서 DCC 기준전압 발생부(8)의 출력(RVREF)은 VDD이고, Rt1 = R1 + R2 + R3 + R4 + R5 + R6(CNT<0:4> 신호에 의해 오프된 저항의 합), Rt2 = R1 + R2 + R3 + R4 + R5 + R6 + R7(CB<0:4> 신호에 의해 오프된 저항의 합), Ct= Cn3 +Cp4 및 셀프 이그지트 시점 t는 0이라 가정하면, 셀프 리프레시 이그지트 이 후 DCC 기준전압 발생부의 출력(RVREF) 전압 (Vt) = VDD x Rt2/ (Rt1 + Rt2) (1 + e-t/τ)가 된다. 여기서, 시정수 τ=Rt x Ct이며, Rt = Rt1 ∥ Rt2이다.
종래의 DCC 기준전압 발생부(8)의 회로에서 Rt1=113kΩ, Rt2=111kΩ, Ct=80fF 정도가 된다. 그러므로 시정수 τ는 4.48E-9가 되며, 99.3% 감소되어 공학 적으로 정상상태가 되는 t(5τ)는 22.4ns가 된다. 그러나 실제로 Rt1, Rt2, Ct 외에 저항 및 커패시터(Cap.) 값이 존재하므로로 τ 및 5τ의 값은 이보다 크게 된다.
즉 셀프 리프레시 이그지트 이후 저항, 커패시터 값에 의해 DCC 기준전압 발생부(8)의 출력(RVREF)이 정상적인 레벨이 되는데 걸리는 시간은 22.4ns 이상이 된다. 직렬 저항 Rt1, Rt2 값을 줄여 시정수 τ를 줄일 수는 있지만 이는 DCC 온시 소비전류를 늘리는 원인이 된다.
도 6은 도 1의 듀티 교정 회로의 DCC 기준전압 제어 동작 시뮬레이션을 예시한다. 도 6을 참조하면, 외부 EMRS set 명령에 의해 듀티 교정 회로(DCC)가 온 되어 노멀 액티브(normal active)로 동작시, 셀프 리프레시 신호(SRF)는 '로우(LOW)'가 되고 DCC 인에이블 신호(DCCEN)는 '하이(HIGH)'가 되어 외부 클록 입력에 따라 클록 듀티를 보정하도록 듀티 교정 회로(DCC)가 동작한다.
외부 명령에 의해 셀프 리프레시 엔트리가 되면 셀프 리프레시 신호(SRF)는 '하이(HIGH)'가 되며 DCC 인에이블 제어부(9)의 출력인 DCC 인에이블신호(DCCEN) 및 DCC 인에이블 딜레이 신호(DCCEND)는 '로우(LOW)'로 변환되어, DCC 동작이 오프되고 DCC 기준전압 발생부(8)의 nMOS트랜지스터(nm9)가 오프되어 출력인 클록 듀티 제어용 전압(RVREF)은 점차 전원전압(VDD) 레벨까지 상승한다.
그리고 외부 명령에 의해 셀프 리프레시 이그지트가 되면 셀프 리프레시 신호(SRF)는 '로우(LOW)'가 되며, DCC 인에이블 제어부(9)의 출력인 DCC 인에이블 신호 (DCCEN)는 '하이(HIGH)'가 되고, 딜레이 타임 T1 지연 후 DCC 인에이블 딜레이 신호(DCCEND)는 '하이(HOGH)'로 변환되어, DCC 동작이 온되고 DCC 기준전압 발생부(8)의 nMOS트랜지스터(nm9)가 온되어 출력인 클록 듀티 제어용 전압(RVREF)은 점차 전원전압(VDD)로부터 CNT<0:4>의 값에 따라 VDD x (Rt2 / (Rt1 + Rt2))에 근사한 레벨로 변화된다.
즉 종래의 DCC 기준전압 제어 동작의 시뮬레이션 결과를 보면 클록 듀티 제어용 전압(RVREF)이 셀프 리프레시 이그지트 이후 25ns 정도의 느린 폴링 타임을 갖고 레벨이 감소함을 알 수 있다. 이는 클록 듀티 제어용 전압(RVREF/FVREF)이 정상적인 레벨이 될 때까지 듀티 교정 회로(DCC)가 동작을 하지 않도록 타임 딜레이 T1(약 27ns) 이후에 DCC 인에이블 딜레이 신호(DCCEND)를 '하이(HIGH)'가 되도록 하여야 하는데 결과적으로 클록 버퍼의 출력인 내부기준 DLL 클록(RCKDI)의 듀티 보정을 지연시키는 원인이 된다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 셀프 리프레시 이그지트 시 저항, 커패시터에 의한 시정수 τ의 증가에 따른 듀티 교정 회로의 온(on) 및 듀티 보정 시간 지연을 해소하는, 듀티 교정 회로를 제공하는 것을 목적으로 한다.
이를 위하여 본 발명은 DCC 기준전압 발생부를 셀프 리프레시 모드시 큰 저항을 사용하여 소비 전류를 줄이고, 셀프 리프레시 이그지트시 작은 저항을 사용하여 시정수를 줄이므로써, DCC 온 타임을 수십 ns에서 수 ns 수준으로 감소시켜 듀 티 보정 시간 지연을 개선하는 듀티 교정 회로를 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명은 디디알 디램(DDR DRAM)에서 외부 클록의 듀티 에러를 검출하여 듀티를 보정하는 듀티 교정 회로(DCC)로서, DCC 오프 상태에서 DCC 온 상태로 천이시, 기준전압 레벨 제어신호와 제1제어신호를 입력받아, 상기 기준전압 레벨 제어신호에 따라 가변되는 저항을 수단으로 상기 제1제어신호의 인에이블 구간동안 외부 전원전압을 분배하여 출력하는 제1전압분배기와 기준전압 레벨 제어신호와 제2제어신호를 입력받아, 상기 기준전압 레벨 제어신호에 따라 가변되는 저항을 수단으로 상기 제2제어신호의 인에이블 구간동안 외부 전원전압을 분배하여 출력하는 제2전압분배기를 포함하며, 상기 제1전압분배기의 저항은 상기 제2전압분배기의 저항보다 저항값이 작고, 상기 제2제어신호는 DCC 인에이블 신호가 시간 지연된 신호이며, 상기 제1제어신호의 인에이블 구간은 상기 상기 지연된 시간인 것이 바람직하다.
여기서, 상기 DCC 오프 상태에서 DCC 온 상태로 천이되는 경우는 셀프 리프레시 이그지트(self refresh exit) 명령 입력시 또는 파워다운 이그지트(power down exit) 명령 입력시인 것이 바람직하다.
또한 상기 제1전압분배기는 직렬로 연결되는 복수개의 저항, 상기 각 저항에 병렬에 연결되는 트랜스퍼용 트랜지스터, 상기 저항에 공급되는 외부 전원전압을 스위칭하는 제1트랜지스터, 상기 저항에 공급되는 접지전압을 스위칭하는 제2트랜 지스터를 포함하고, 상기 트랜스퍼용 트랜지스터의 게이트에 상기 기준전압 레벨 제어신호가 입력되며, 상기 제1트랜지스터의 게이트와 제2트랜지스터의 게이트에 상기 제1제어신호가 입력되는 것이 바람직하다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 7는 본 발명의 일실시예에 따른 듀티 교정 회로의 블록 구성도이다. 도 7에 도시된 바와 같이, 본 발명의 일실시예에 따른 듀티 교정 회로(DCC)는 DLL 클록 버퍼(10), 클록 드라이버(20), DCC 제어부(30), 페이저 스플리터(40), DCC 펌프(50), 전압 비교부(60), 바이디렉션 카운터(70), DCC 기준전압 발생부(80) 및 DCC 인에이블 제어부(90)를 포함한다.
상기 클록 버퍼(CLK buffer)(10)는 클록(CLK)/클록바(CLKB) 신호를 입력 받아 내부 기준 DLL 클록(RCKDI)을 생성한다.
상기 클록 드라이버(CLK Driver)(20)는 DLL 클록 버퍼(10)의 출력 신호(RCKDI)를 입력받아 기준 라이징 클록 신호(RCKT2) 신호를 생성한다.
상기 DCC 제어부(Control)(30)는 라이징 페이저 신호(IRCK) 및 DCC 인에이블 신호(DCCEN)를 입력 받아 DCC 회로의 각종 제어 신호를 생성한다.
상기 페어저 스플리터(Phase Splitter)(40)는 기준 라이징 클록 신호(RCKT2) 및 DCC 인에이블 신호(DCCEN)를 입력 받아 라이징 페이저 신호(IRCK) 및 폴링(falling) 페이저 신호(IFCK)를 생성한다.
상기 DCC 펌프(Pump)(50)는 페이저 스플리터(40)의 출력 신호인 라이징 페이저 신호(IRCK), 폴링(falling) 페이저 신호(IFCK) 및 DCC 인에이블 신호(DCCEN)를 입력 받아 두 페이저 차를 전압(voltage) 출력(RCKVO/FCKVO)으로 변환한다.
상기 전압 비교부(Voltage Compare)(60)는 DCC 펌프(50)로부터 입력 받은 전압(RCKVO/FCKVO)을 비교하여 DCC 기준전압(VREF) 레벨의 업(up)/다운(down)을 제어하는 신호(INC/DEC)를 생성한다.
상기 바이디렉셔널 카운터(Bidirectional Counter)(70)는 전압 비교부(60)로부터 INC/DEC 신호를 입력받아 기준전압(VREF) 레벨 제어 신호(CNT<0:4>, CNTB<0:4>)를 생성한다. 본 실시예에서는 기준전압 레벨 제어 신호가 5비트로 구성되는 경우를 예시한다.
상기 DCC 기준전압 발생부(VREF Generator)(80)는 기준전압 레벨 제어 신호(CNT<0:4>, CNTB<0:4>)신호를 입력 받아 직렬 저항을 제어하고 클록 듀티 제어용 기준전압(DCCRVREF/DCCFVREF)을 생성한다. DCC 기준전압 발생부(80)는 종래와는 달리 셀프 리프레시 모드시 큰 저항을 사용하여 소비 전류를 저감하고, 셀프 리프레시 이그지트 시 작은 저항을 사용하여 시정수를 줄일 수 있는 구조를 갖는다.
상기 DCC 인에이블 제어부(Eenable Control)(90)는 외부 셀프 리프레시(Self Refresh) 명령에 의해 명령 디코더(Command Decoder)에서 생성된 셀프 리프레시 신호(SRF) 및 외부 DCC On에 해당되는 EMRS set 명령에 의해 내부 명령 디코더(Command Decoder)에서 생성된 신호(EMRS_DCCON)를 입력 받아, DCC 인에이블 신호(DCCEN), DCC 인에이블 펄스 신호(DCCENP) 및 DCC 인에이블 딜레이 신호(DCCEND)를 생성한다.
도 8은 도 7의 DCC 기준전압 발생부의 상세 회로도이다. 도 8에 도시된 바와 같이 DCC 기준전압 발생부(80)는 DCC 인에이블 펄스 신호(DCCENP)와 기준전압 레벨 제어 신호(CNT<0:4>, CNTB<0:4>)를 입력받아 동작하는 소저항 전압분배기와 DCC 인에이블 딜레이 신호(DCCEND)와 기준전압 레벨 제어 신호(CNT<0:4>,CNTB<0:4>)를 입력받아 동작하는 대저항 전압분배기를 포함하여 구성된다.
상기 소저항 전압분배기는 DCC 인에이블 펄스 신호(DCCENP)가 하이(HIGH)인 구간동안, 인가되는 전원전압(VDD)을 기준전압 레벨 제어 신호에 따라 가변되는 저항을 이용하여, DCC 기준전압 발생부(80)의 출력 신호인 클록 듀티 제어용 기준전압(RVREF/FVREF)의 레벨을 조절한다.
여기서 가변 저항은 인가되는 전원전압(VDD)원에 대해 직렬 연결된 복수개의 저항과 기준전압 레벨 제어 신호에 따라 각 저항에 흐르는 전류를 전달하는 트랜스퍼 게이트를 이용하여 구현될 수 있다. 이때 저항은 대저항 전압분배기를 구성하는 저항보다 작은 저항값을 가지는 것이 바람직하다.
상기 대저항 전압분배기는 DCC 인에이블 딜레이 신호(DCCEND)가 하이(HIGH)인 구간동안, 인가되는 전원전압(VDD)을 기준전압 레벨 제어 신호에 따라 가변되는 저항을 이용하여, DCC 기준전압 발생부(80)의 출력 신호인 클록 듀티 제어용 기준전압(RVREF/FVREF)의 레벨을 조절한다.
여기서 가변 저항은 인가되는 전원전압(VDD)원에 대해 직렬 연결된 복수개의 저항과 기준전압 레벨 제어 신호에 따라 각 저항에 흐르는 전류를 전달하는 트랜스퍼 게이트를 이용하여 구현될 수 있다. 이때 저항은 소저항 전압분배기를 구성하는 저항보다 큰 저항값을 가지는 것이 바람직하다.
도 9는 도 7의 듀티 교정 회로의 DCC 기준전압 제어 동작 시뮬레이션을 예시한다. 도 9를 참조하여, 도 8의 DCC 기준전압 발생부의 동작을 상세하게 설명한다.
먼저 셀프 리프레시 모드(SRF 신호의 '하이' 구간) 시, DCC 인에이블 딜레이 신호(DCCEND) 및 DCC 인에이블 펄스 신호(DCCENP)는 모두 '로우(LOW)'인 상태로 DCC 기준전압 발생부(80)로 입력된다.
따라서 소저항 전압분배기의 nMOS트랜지스터(nm10)와 대저항 전압분배기의 nMOS드랜지스터(nm9)가 모드 오프되므로 기준전압 레벨 제어 신호(CNT<0:4>, CNTB<0:4>)에 관계 없이 DCC 기준전압 발생부(80)의 출력(RVREF, FVREF)은 전원전압(VDD) 레벨이 될 때까지 상승하게 된다.
다음은 셀프 리프레시 이그지트(SRF 신호의 폴링 구간) 시, DCC 기준전압 발생부(80)는 DCC 인에이블 신호(DCCEN)의 라이징 에지에서 타임 딜레이 T2 펄스 폭 동안만 '하이(HIGH)'가 되는 DCC 인에이블 펄스 신호(DCCENP)와 DCC 인에이블 신호가 타임 딜레이 T2 펄스 폭 만큼 딜레이된 DCC 인에이블 딜레이 신호(DCCEND)를 입력받는다.
DCC 인에이블 펄스 신호(DCCENP)를 입력받은 소저항 전압분배기는 DCC 인에이블 펄스 신호(DCCENP)가 '하이(HIGH)'를 유지하는 T2 펄스 폭 동안, 드레인으로 전원전압(VDD)을 공급받는 pMOS트랜지스터(pm10)와 소오스가 접지전원(VSS)에 연결된 nMOS트랜지스터(nm10)가 턴온된다.
따라서 소저항 전압분배기는 전원전압(VDD)과 접지전압(VSS) 사이의 직렬 저항(R11 내지 R17) 및 입력 신호인 DCC 기준전압 레벨 제어 신호(CNT<0:4>, CNTB<0:4>)를 이용하여 클록 듀티 제어용 전압(RVREF, FVREF)을 생성하여 출력할 수 있게된다.
타임 딜레이 T2 시간이 경과하면, DCC 인에이블 펄스 신호(DCCENP)는 '로우(LOW)'가 되며, DCC 인에이블 딜레이 신호(DCCEND)가 '하이(HIGH)'가 된다. 소저항 전압분배기의 pMOS트랜지스터(pm10)는 입력되는 '로우(LOW)' 상태의 DCC 인에이블 펄스 신호(DCCENP)에 의해 오프되어 전원전압(VDD)의 공급이 중단되게 된다
반면, 타임 딜레이 T2 이후에 '하이(HIGH)' 상태의 DCC 인에이블 딜레이 신호(DCCEND)를 입력받은 대저항 전압분배기는 소오스가 접지전원(VSS)에 연결된 nMOS트랜지스터(nm10)가 턴온된다. 따라서 대저항 전압분배기는 전원전압(VDD)과 접지전압(VSS) 사이의 직렬 저항(R1 내지 R7) 및 입력 신호인 DCC 기준전압 레벨 제어 신호(CNT<0:4>, CNTB<0:4>)를 이용하여 클록 듀티 제어용 전압(RVREF, FVREF)을 생성하여 출력할 수 있게 된다.
즉, 노멀 동작 시(DCCEND가 '하이'인 구간), DCC가 온되어 클록 듀티를 보정할 때에는 DCC 인에이블 딜레이 신호(DCCEND)를 입력 받아 전원전압(VDD)과 접지전원(VSS) 간 큰 직렬 저항(R1 내지 R7) 값을 사용하여 소비 전류를 절감하고, 셀프 리프레시 이그지트 시(DCCEN이 '하이'이고 DCCEND가 '로우'인 구간) 처럼 빠른 클 록 듀티 제어용 전압(RVREF/FVREF)의 출력 동작이 요구될 때에는 DCC 인에이블 펄스 신호(DCCENP)를 입력받아 전원전압(VDD)과 접지전압(VSS) 간 작은 직렬 저항(R11 내지 R17) 값을 사용하여 시정수 τ를 줄임으로써 빠르게 동작할 수 있게 된다.
본 실시예의 경우 Rt가 R1 내지 R7 대비 R11 내지 R17 값이 1/10으로 감소하므로 시정수 τ = Rt x Ct = 2.24ns가 된다. 여기서 Rt=Rt4 ∥ Rt5, Rt4 = R11 + R12 + R13 + R14 + R15 + R16, Rt5 = R11 + R12 + R13 + R14 + R15 + R17이다. 즉 시정수 τ를 줄여 클록 듀티 제어용 전압(RVREF/FVREF)을 빠르게 정상 동작 레벨로 할 수 있어 DCC 온 스피드를 향성 시킬 수 있다.
또한 본 실시예에 따른 듀티 교정 회로는 셀프 리프레시 이그지트(스펙상 DLL 록킹까지 200 x tCK가 보장됨) 시 뿐만 아니라 DLL이 수 tCK 후에 요구되는 파워다운 이그지트 모드(Power Down Exit Mode)시에도 사용될 수 있어 파워 다운시 DCC 오프가 가능해지므로 그 만큼 소비 전류를 절감할 수 있게 된다.
도 10은 도 7의 듀티 교정 회로의 DCC 인에이블 제어부의 상세 회로도이다. 도 10을 참조하면, DCC 인에이블 제어부(90)는 이엠알에스 DCC 온 신호(EMRS_DCCON), 셀프 리프레시바 신호(SRFB) 및 파워다운바 신호(PWDNB)를 입력 받는 낸드게이트(ND1), 낸드게이트(ND1)의 출력 신호(ND1OUT)와 T2 만큼 타임 딜레이된 낸드게이트(ND1)의 출력바 신호(ND1OUTB)를 입력받는 노아게이트(NO2) 및 복수의 인버터를 포함하여 구성될 수 있다.
DCC 에이블 제어부(90)는 EMRS_DCCON 신호가 외부 EMR set 명령에 의해 '하이(HIGH)'로 인에이블 되고, DRAM이 셀프 리프레시 엔트리 동작 모드로 들어가 셀프 리프레시 신호(SRF)가 '하이(HIGH)'가 되면 DCC 인에이블 신호(DCCEN), DCC 인에이블 펄스 신호(DCCENP) 및 DCC 인에이블 딜레이 신호(DCCEND)는 '로우(LOW)'가 되어 DCC 동작을 오프하게 된다.
DRAM이 셀프 리프레시 이그지트 시, 셀프 리프레시 신호(SRF)가 '로우(LOW)'가 되어 DCC 인에이블 신호(DCCEN)는 '하이(HIGH)가 되고, DCC 인에이블 펄스 신호(DCCENP)는 DCC 인에이블 신호(DCCEN)의 라이징 에지에서 타임 딜레이 T2 펄스 폭 동안만 '하이(HIGH)'가 되고, DCC 인에이블 딜레이 신호(DCCEND)는 DCC 인에이블 신호(DCCEN) 보다 타임 딜레이 T 만큼 지연되어 '하이(HIGH)'가 된다.
이상에서 설명한 바와 같이, 본 발명의 듀티 교정 회로는 셀프 리프레시 이그지트 시와 같이 빠른 클록 듀티 제어용 전압 제어가 필요한 경우, 작은 저항을 사용하여 시정수를 줄이므로써 제어 스피드를 향상하여 DLL 록킹 페일(Locking Fail) 가능성을 줄이고, 파워다운(Power Down)시에도 DCC 오프 모드를 사용할 수 있게 되어 소비전류를 저감할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 디디알 디램(DDR DRAM)에서 외부 클록의 듀티 에러를 검출하여 듀티를 보정하는 듀티 교정 회로(DCC)로서,
    DCC 오프 상태에서 DCC 온 상태로 천이시, 기준전압 레벨 제어신호와 제1제어신호를 입력받아, 상기 기준전압 레벨 제어신호에 따라 가변되는 저항을 수단으로 상기 제1제어신호의 인에이블 구간동안 외부 전원전압을 분배하여 출력하는 제1전압분배기와 기준전압 레벨 제어신호와 제2제어신호를 입력받아, 상기 기준전압 레벨 제어신호에 따라 가변되는 저항을 수단으로 상기 제2제어신호의 인에이블 구간동안 외부 전원전압을 분배하여 출력하는 제2전압분배기를 포함하며,
    상기 제1전압분배기의 저항은 상기 제2전압분배기의 저항보다 저항값이 작고, 상기 제2제어신호는 DCC 인에이블 신호가 시간 지연된 신호이며, 상기 제1제어신호의 인에이블 구간은 상기 상기 지연된 시간인
    듀티 교정 회로.
  2. 제 1 항에 있어서,
    상기 DCC 오프 상태에서 DCC 온 상태로 천이되는 경우는 셀프 리프레시 이그지트(self refresh exit) 명령 입력시인
    듀티 교정 회로.
  3. 제 1 항에 있어서,
    상기 DCC 오프 상태에서 DCC 온 상태로 천이되는 경우는 파워다운 이그지트(power down exit) 명령 입력시인
    듀티 교정 회로.
  4. 제 2 항 또는 제3항에 있어서,
    상기 제1전압분배기는 직렬로 연결되는 복수개의 저항, 상기 각 저항에 병렬에 연결되는 트랜스퍼용 트랜지스터, 상기 저항에 공급되는 외부 전원전압을 스위칭하는 제1트랜지스터, 상기 저항에 공급되는 접지전압을 스위칭하는 제2트랜지스터를 포함하고,
    상기 트랜스퍼용 트랜지스터의 게이트에 상기 기준전압 레벨 제어신호가 입력되며, 상기 제1트랜지스터의 게이트와 제2트랜지스터의 게이트에 상기 제1제어신호가 입력되는
    듀티 교정 회로.
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