KR100940836B1 - 반도체 메모리 장치의 듀티 싸이클 보정 회로 - Google Patents

반도체 메모리 장치의 듀티 싸이클 보정 회로 Download PDF

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Abstract

본 발명은 제 1 기준 전압과 제 2 기준 전압의 레벨에 따라 클럭의 듀티비를 보정하여 보정 클럭으로서 출력하는 듀티비 보정부, 펌프 인에이블 신호가 인에이블되면 상기 보정 클럭의 듀티비에 응답하여 제 1 카운팅 신호 및 제 2 카운팅 신호를 카운팅하는 듀티비 감지부, 상기 보정 클럭의 듀티비에 응답하여 상기 펌프 인에이블 신호를 생성하는 제어부, 및 상기 제 1 및 제 2 카운팅 신호에 응답하여 상기 제 1 및 제 2 기준 전압을 생성하는 기준 전압 생성부를 포함한다.
듀티비(duty ratio), 차지 펌프(charge pump), 전압 레벨 비교

Description

반도체 메모리 장치의 듀티 싸이클 보정 회로{Duty Cycle Correction Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 듀티 싸이클 보정 회로에 관한 것이다.
일반적인 반도체 메모리 장치의 듀티 싸이클 보정 회로는 도 1에 도시된 바와 같이, 듀티비 보정부(10), 차지 펌프(20), 비교부(30), 카운터(40), 및 제 1 및 제 2 전압 생성부(50, 60)를 포함한다.
상기 듀티비 보정부(10)는 제 1 기준 전압(Vref1)과 제 2 기준 전압(Vref2) 레벨에 응답하여 클럭(clk)의 듀티비를 보정하여 보정 클럭(clk_dcc)을 생성한다. 예를 들어, 상기 듀티부 보정부(10)는 상기 제 1 기준 전압(Vref1)이 상기 제 2 기준 전압(Vref2)의 레벨보다 낮을 경우 상기 클럭(clk)의 하이 구간을 증가시키고, 상기 클럭(clk)의 로우 구간을 감소시켜 상기 보정 클럭(clk_dcc)을 생성한다. 한편, 상기 듀티비 보정부(10)는 상기 제 1 기준 전압(Vref1)이 상기 제 2 기준 전압(Vref2)의 레벨보다 높을 경우 상기 클럭(clk)의 하이 구간을 감소시키고, 상기 클럭(clk)의 로우 구간을 증가시켜 상기 보정 클럭(clk_dcc)을 생성한다.
상기 차지 펌프(20)는 인에이블 신호(DCC_en)가 인에이블되면 활성화된다. 활성화된 상기 차지 펌프(20)는 상기 보정 클럭(clk_dcc)의 하이 구간동안 전압을 충전시킨 제 1 충전 전압(H_voltage)과 상기 보정 클럭(clk_dcc)의 로우 구간동안 전압을 충전시킨 제 2 충전 전압(L_voltage)을 생성한다.
상기 비교부(30)는 상기 제 1 충전 전압(H_voltage)과 상기 제 2 충전 전압(L_voltage)의 레벨을 비교하여 증가 신호(INC), 및 감소 신호(DEC)를 생성한다. 예를 들어, 상기 비교부(30)는 상기 제 1 충전 전압(H_voltage)의 레벨이 상기 제 2 충전 전압(L_voltage)의 레벨보다 낮으면 상기 증가 신호(INC)를 인에이블 시킨다. 상기 비교부(30)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 높으면 상기 감지 신호(DEC)를 인에이블시킨다.
상기 카운터(40)는 상기 증가 신호(INC)가 인에이블되면 카운터 신호(CNT<0:N>)를 업 카운팅하고, 상기 감지 신호(DEC)가 인에이블되면 상기 카운터 신호(CNT<0:N>)를 다운 카운팅한다. 이때, 반전된 카운터 신호(CNTB<0:N>)는 상기 카운터 신호(CNT<0:N>)가 업 카운팅될 때 다운 카운팅되고, 상기 카운터 신호(CNT<0:N>)가 다운 카운팅될 때 업 카운팅된다.
상기 제 1 전압 생성부(50)는 상기 인에이블 신호(DCC_en)에 응답하여 활성화된다. 활성화된 상기 제 1 전압 생성부(50)는 상기 카운터 신호(CNT<0:N>)에 응답하여 상기 제 1 기준 전압(Vref1)을 생성한다. 예를 들어, 상기 카운팅 신호(CNT<0:N>)가 업 카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨은 높아진다. 반대로 상기 카운팅 신호(CNT<0:N>)가 다운 카운팅되면 상기 제 1 기준 전압(Vref1) 의 레벨은 낮아진다.
상기 제 2 전압 생성부(60)는 상기 인에이블 신호(DCC_en)에 응답하여 활성화된다. 활성화된 상기 제 2 전압 생성부(60)는 상기 반전된 카운터 신호(CNTB<0:N>)에 응답하여 상기 제 2 기준 전압(Vref2)을 생성한다. 예를 들어, 상기 반전된 카운팅 신호(CNTB<0:N>)가 업 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨은 높아진다. 반대로 상기 반전된 카운팅 신호(CNTB<0:N>)가 다운 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨은 낮아진다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 듀티 싸이클 보정 회로는 입력되는 클럭의 하이 구간 및 로우 구간 각각 전압을 충전시키고 충전된 전압의 레벨을 비교하여 입력되는 클럭의 듀티비를 감지한다. 또한 감지 결과를 이용하여 입력되는 클럭의 하이 구간과 로우 구간의 길이를 동일하게 제어한다.
일반적인 듀티 싸이클 보정 회로는 클럭의 하이 구간과 로우 구간의 길이가 동일하게 되어도 계속 동작함으로 전류 소모가 크다. 특히 종래의 듀티 싸이클 보정 회로를 구성하는 회로중 차지 펌프가 소모하는 전류양이 제일 많다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기설정된 클럭의 듀티비를 만족하면 클럭의 듀티비를 감지하는 동작을 중지시킬 수 있는 반도체 메모리 장치의 듀티 싸이클 보정 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 제 1 기준 전압과 제 2 기준 전압의 레벨에 따라 클럭의 듀티비를 보정하여 보정 클럭으로서 출력하는 듀티비 보정부, 펌프 인에이블 신호가 인에이블되면 상기 보정 클럭의 듀티비에 응답하여 제 1 카운팅 신호 및 제 2 카운팅 신호를 카운팅하는 듀티비 감지부, 상기 보정 클럭의 듀티비에 응답하여 상기 펌프 인에이블 신호를 생성하는 제어부, 및 상기 제 1 및 제 2 카운팅 신호에 응답하여 상기 제 1 및 제 2 기준 전압을 생성하는 기준 전압 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 기준 전압의 레벨에 따라 클럭의 듀티비를 보정하여 보정 클럭으로서 출력하는 듀티비 보정부, 펌프 인에이블 신호가 인에이블되면 상기 보정 클럭의 듀티비에 응답하여 카운팅 신호를 카운팅하는 듀티비 감지부, 상기 보정 클럭의 듀티비에 응답하여 상기 펌프 인에이블 신호를 생성하는 제어부, 및 상기 카운팅 신호에 응답하여 상기 기준 전압을 생성하는 기준 전압 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 기설정된 클럭의 듀티비를 만족하면 클럭의 듀티비를 감지하는 동작을 중지함으로써, 전류 소모가 적은 장점이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 도 2에 도시된 바와 같이, 듀티비 보정부(100), 듀티비 감지부(200), 펌프 인에이블 신호 생성부(300), 및 기준 전압 생성부(400)를 포함한다.
상기 듀티비 보정부(100)는 제 1 기준 전압(Vref1)과 제 2 기준 전압(Vref2)의 레벨에 따라 클럭(clk)의 듀티비(duty ratio)를 보정하여 보정 클럭(clk_dcc)으로서 출력한다. 예를 들어, 상기 듀티비 보정부(100)는 상기 제 1 기준 전압(Vref1)이 상기 제 2 기준 전압(Vref2)의 레벨보다 낮으면 상기 클럭(clk)의 하이 구간을 증가시키고 로우 구간을 감소시켜 상기 보정 클럭(clk_dcc)으로서 출력한다. 또한 상기 듀티비 보정부(100)는 상기 제 1 기준 전압(Vref1)이 상기 제 2 기준 전압(Vref2)의 레벨보다 높으면 상기 클럭(clk)의 하이 구간을 감소시키고 상기 클럭(clk)의 로우 구간을 증가시켜 상기 보정 클럭(clk_dcc)으로서 출력한다.
상기 듀티비 감지부(200)는 펌프 인에이블 신호(pump_en)가 인에이블되면 상기 보정 클럭(clk_dcc)의 듀티비에 응답하여 제 1 카운팅 신호(CNT<0:N>) 및 제 2 카운팅 신호(CNTB<0:N>)를 카운팅한다. 예를 들어, 상기 듀티비 감지부(200)는 상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 짧으면 상기 제 1 카운팅 신호(CNT<0:N>)를 업 카운팅시킨다. 상기 듀티비 감지부(200)는 상기 보정 클 럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 길면 상기 제 1 카운팅 신호(CNT<0:N>)를 다운 카운팅시킨다. 이때, 상기 제 2 카운팅 신호(CNTB<0:N>)는 상기 제 1 카운팅 신호(CNT<0:N>)가 업 카운팅될 때 다운 카운팅된다. 또한 상기 제 2 카운팅 신호(CNTB<0:N>)는 상기 제 1 카운팅 신호(CNT<0:N>)가 다운 카운팅될 때 업 카운팅된다.
펌프 인에이블 신호 생성부(300)는 인에이블 신호(DCC_en)가 인에이블되면 상기 펌프 인에이블 신호(pump_en)를 인에이블시키고, 상기 보정 클럭(clk_dcc)의 하이 구간과 로우 구간의 길이가 동일해지면 상기 펌프 인에이블 신호(pump_en)를 디스에이블시킨다.
상기 기준 전압 생성부(400)는 상기 제 1 및 제 2 카운팅 신호(CNT<0:N>, CNTB<0:N>)에 응답하여 상기 제 1 및 제 2 기준 전압(Vref1, Vref2)을 생성한다. 예를 들어, 상기 기준 전압 생성부(400)는 상기 제 1 카운팅 신호(CNT<0:N>)가 업 카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨을 높이고 다운 카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨을 낮춘다. 상기 기준 전압 생성부(400)는 상기 제 2 카운팅 신호(CNTB<0:N>)가 업 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨을 높이고 다운 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨을 낮춘다.
상기 듀티비 감지부(200)는 차지 펌프(210), 비교부(220), 및 카운터(230)를 포함한다.
상기 차지 펌프(210)는 펌프 인에이블 신호(pump_en)가 인에이블되면 활성화된다. 활성화된 상기 차지 펌프(210)는 상기 보정 클럭(clk_dcc)의 하이 구간에서 전압을 충전시켜 제 1 충전 전압(H_voltage)을 생성하고, 상기 보정 클럭(clk_dcc)의 로우 구간에서 전압을 충전시켜 제 2 충전 전압(L_voltage)을 생성한다.
상기 비교부(220)는 상기 제 1 및 제 2 충전 전압(H_voltage, L_voltage)의 레벨을 비교하여 증가 신호(INC) 및 감소 신호(DEC)를 생성한다. 예를 들어, 상기 비교부(220)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 낮으면 상기 증가 신호(INC)를 인에이블시킨다. 또한 상기 비교부(220)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 높으면 상기 감소 신호(DEC)를 인에이블시킨다.
상기 카운터(230)는 상기 증가 신호(INC)가 인에이블되면 상기 제 1 카운터 신호(CNT<0:N>)를 업 카운팅시킨다. 또한 상기 카운터(230)는 상기 감소 신호(DEC)가 인에이블되면 상기 제 1 카운터 신호(CNT<0:N>)를 다운 카운팅시킨다. 이때, 상기 제 1 카운터 신호(CNT<0:N>)가 업 카운팅될 때 상기 제 2 카운터 신호(CNTB<0:N>)는 다운 카운팅되고, 상기 제 1 카운터 신호(CNT<0:N>)가 다운 카운팅될 때 상기 제 2 카운터 신호(CNTB<0:N>)가 업 카운팅된다.
상기 펌프 인에이블 신호 생성부(300)는 제어부(310), 및 신호 조합부(320)를 포함한다.
상기 제어부(310)는 상기 증가 신호(INC) 및 상기 감소 신호(DEC)에 응답하여 상기 제어 신호(ctrl)를 생성한다. 예를 들어, 상기 제어부(310)는 상기 증가 신호(INC) 또는 상기 감소 신호(DEC) 중 하나가 인에이블되고, 이어서 다른 하나가 인에이블되면 상기 제어 신호(ctrl)를 인에이블시킨다. 한편, 상기 제어부(310)는 주기적으로 인에이블되는 리셋 신호(RST)를 입력 받아 상기 제어 신호(ctrl)를 디스에이블시킬 수 있다.
상기 제어부(310)는 제 1 래치부(311), 제 2 래치부(312), 및 제어 신호 생성부(313)를 포함한다.
상기 제 1 래치부(311)는 하이 레벨로 인에이블된 상기 증가 신호(INC)를 저장하여 로우 레벨로 인에이블되는 증가 래치 신호(INC_Latch)를 생성한다. 한편, 상기 제 1 래치부(311)는 상기 리셋 신호(RST)가 인에이블되면 상기 증가 래치 신호(INC_Latch)를 하이 레벨로 디스에이블시킨다.
상기 제 1 래치부(311)는 제 1 내지 제 3 인버터(IV11~IV13), 및 제 1 및 제 2 트랜지스터(P11, N11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 증가 신호(INC)를 입력 받는다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 리셋 신호(RST)를 입력 받고 드레인에 상기 제 1 트랜지스터(P11)의 드래인이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 1 및 제 2 트랜지스터(P11, N11)가 연결된 노드가 연결되고 출력단에서 상기 증가 래치 신호(INC_Latch)가 출력된다. 상기 제 3 인버터(IV13)는 입력단에 상기 제 2 인버터(IV12)의 출력단이 연결되고 출력단에 상기 제 2 인버터(IV12)의 입력단이 연결된다.
상기 제 2 래치부(312)는 하이 레벨로 인에이블된 상기 감소 신호(DEC)를 저장하여 로우 레벨로 인에이블되는 감소 래치 신호(DEC_Latch)를 생성한다. 한편, 상기 제 2 래치부(312)는 상기 리셋 신호(RST)가 인에이블되면 상기 감소 래치 신호(DEC_Latch)를 하이 레벨로 디스에이블시킨다.
상기 제 2 래치부(312)는 제 4 내지 제 6 인버터(IV14~IV16), 및 제 3 및 제 4 트랜지스터(P12, N12)를 포함한다. 상기 제 4 인버터(IV14)는 상기 감소 신호(DEC)를 입력 받는다. 상기 제 3 트랜지스터(P12)는 게이트에 상기 제 4 인버터(IV14)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 리셋 신호(RST)를 입력 받고 드레인에 상기 제 3 트랜지스터(P12)의 드래인이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 5 인버터(IV15)는 입력단에 상기 제 3 및 제 4 트랜지스터(P12, N12)가 연결된 노드가 연결되고 출력단에서 상기 감소 래치 신호(DEC_Latch)가 출력된다. 상기 제 6 인버터(IV16)는 입력단에 상기 제 5 인버터(IV15)의 출력단이 연결되고 출력단에 상기 제 5 인버터(IV15)의 입력단이 연결된다. 이때, 상기 제 1 및 제 2 래치부(311-1, 312-1)는 리셋 신호(RST)에 의해 초기화된다. 초기화된 상기 제 1 및 제 2 래치부(311-1, 312-1)의 출력 신호 즉, 상기 제 1 및 제 2 래치 신호(Latch1, Latch2)를 하이 레벨로 생성한다.
상기 제어 신호 생성부(313)는 상기 증가 래치 신호(INC_Latch)와 상기 감소 래치 신호(DEC_Latch)가 모두 로우 레벨로 생성되면 상기 제어 신호(ctrl)를 하이 레벨로 인에이블시킨다. 상기 제어 신호 생성부(313)는 상기 리셋 신호(RST)에 의해 상기 증가 래치 신호(INC_Lacth)와 상기 감소 래치 신호(DEC_Latch)가 모우 하이 레벨로 생성되면 상기 제어 신호(ctrl)를 로우 레벨로 디스에이블시킨다.
상기 제어 신호 생성부(313)는 노어 게이트(NOR11)를 포함한다. 상기 노어 게이트(NOR11)는 상기 증가 래치 신호(INC_Latch) 및 상기 감소 래치 신호(DEC_Latch)를 입력 받아 상기 제어 신호(ctrl)를 생성한다.
상기 신호 조합부(320)는 인에이블 신호(DCC_en)가 하이 레벨로 인에이블되고 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되면 하이 레벨로 인에이블되는 상기 펌프 인에이블 신호(pump_en)를 생성한다. 한편, 상기 신호 조합부(320)는 상기 인에이블 신호(DCC_en)가 하이 레벨로 인에이블되고 상기 제어 신호(ctrl)가 하이 레벨로 인에이블되면 로우 레벨로 디스에이블되는 상기 펌프 인에이블 신호(pump_en)를 생성한다. 이때, 상기 신호 조합부(320)는 DLL 고정 신호(DLLlock)를 추가로 입력 받아 상기 펌프 인에이블 신호(pump_en)를 생성할 수 있다. 따라서 상기 신호 조합부(320)는 상기 인에이블 신호(DCC_en), 상기 제어 신호(ctrl), 및 상기 DLL 고정 신호(DLLlock)가 모두 하이 레벨로 인에이블되면 로우 레벨로 디스에이블되는 상기 펌프 인에이블 신호(pump_en)를 생성한다. 상기 DLL 고정 신호(DLLlock)는 DLL(Delay Locked Loop) 회로의 출력 신호인 DLL 클럭을 고정시키는 신호로서 DLL 회로의 동작이 안정화되면 발생된다.
상기 신호 조합부(320)는 낸드 게이트(ND11)를 포함한다. 상기 낸드 게이트(ND11)는 상기 인에이블 신호(DCC_en), 상기 DLL 고정 신호(DLLlock) 및 상기 제어 신호(ctrl)를 입력 받아 상기 펌프 인에이블 신호(pump_en)를 생성한다.
상기 기준 전압 생성부(400)는 상기 제 1 및 제 2 전압 생성부(410, 420)를 포함한다. 상기 제 1 전압 생성부(410)는 상기 제 1 카운터 신호(CNT<0:N>)에 응답 하여 상기 제 1 기준 전압(Vref1)을 생성한다. 상기 제 2 전압 생성부(420)는 상기 제 2 카운터 신호(CNTB<0:N>)에 응답하여 상기 기 제 2 기준 전압(Vref2)을 생성한다.
상기 제 1 전압 생성부(410)는 상기 제 1 카운터 신호(CNT<0:N>)가 업 카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨을 높이고, 상기 제 1 카운터 신호(CNT<0:N>)가 다운 카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨을 낮춘다.
상기 제 2 전압 생성부(420)는 상기 제 2 카운터 신호(CNTB<0:N>)가 업 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨을 높이고, 상기 제 2 카운터 신호(CNTB<0:N>)가 다운 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨을 낮춘다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 동작은 다음과 같다.
인에이블 신호(DCC_en)가 하이 레벨로 인에이블되면 제 1 및 제 2 전압 생성부(410, 420)는 기설정된 레벨의 제 1 및 제 2 기준 전압(Vref1, Vref2)을 생성한다. 이때, 신호 조합부(320)는 하이 레벨로 인에이블된 상기 인에이블 신호(DCC_en)와 로우 레벨로 디스에이블된 상기 제어 신호(ctrl)를 입력 받아 하이 레벨로 인에이블된 펌프 인에이블 신호(pump_en)를 생성한다.
듀티비 보정부(100)는 상기 제 1 및 제 2 기준 전압(Vref1, Vref2)의 레벨에 따라 클럭(clk)의 듀티비를 보정하여 보정 클럭(clk_dcc)으로서 출력한다.
차지 펌프(210)는 하이 레벨로 인에이블된 상기 펌프 인에이블 신호(pump_en)를 입력 받아 활성화된다. 활성화된 상기 차지 펌프(210)는 상기 보정 클럭(clk_dcc)의 하이 구간동안 전압을 충전시켜 제 1 충전 전압(H_voltage)으로서 출력한다. 활성화된 상기 차지 펌프(210)는 상기 보정 클럭(clk_dcc)의 로우 구간동안 전압을 충전시켜 제 2 충전 전압(L_voltage)으로서 출력한다. 즉, 상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 짧으면 상기 제 1 충전 전압(H_voltage)은 상기 제 2 충전 전압(L_voltage)의 레벨보다 낮게 생성된다. 또한 상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 길면 상기 제 1 충전 전압(H_voltage)은 상기 제 2 충전 전압(L_voltage)의 레벨보다 높게 생성된다.
비교부(220)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 낮으면 증가 신호(INC)를 하이 레벨로 인에이블시킨다. 또한 상기 비교부(220)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 높으면 감소 신호(DEC)를 하이 레벨로 인에이블시킨다.
카운터(230)는 상기 증가 신호(INC)가 인에이블되면 상기 제 1 카운터 신호(CNT<0:N>)를 업카운팅시키고 상기 제 2 카운터 신호(CNTB<0:N>)를 다운 카운팅시킨다. 한편, 상기 카운터(230)는 상기 감소 신호(DEC)가 인에이블되면 상기 제 1 카운터 신호(CNT<0:N>)를 다운 카운팅시키고 상기 제 2 카운터 신호(CNTB<0:N>)를 업 카운팅시킨다.
상기 제 1 전압 생성부(410)는 상기 제 1 카운터 신호(CNT<0:N>)가 업카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨을 높인다. 한편, 상기 제 1 전압 생성부(410)는 상기 제 1 카운터 신호(CNT<0:N>)가 다운 카운팅되면 상기 제 1 기준 전압(Vref1)의 레벨을 낮춘다.
상기 제 2 전압 생성부(420)는 상기 제 2 카운터 신호(CNTB<0:N>)가 업 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨을 높인다. 한편, 상기 제 2 전압 생성부(420)는 상기 제 2 카운터 신호(CNTB<0:N>)가 다운 카운팅되면 상기 제 2 기준 전압(Vref2)의 레벨을 낮춘다.
상기 듀티비 보정부(100)는 상기 제 1 기준 전압(Vref1)의 레벨이 높아지고 상기 제 2 기준 전압(Vref2)의 레벨이 낮아지면 상기 클럭(clk)의 하이 구간을 증가시키고 상기 클럭(clk)의 로우 구간을 감소시켜 상기 보정 클럭(clk_dcc)으로서 출력한다. 한편, 상기 듀티비 보정부(100)는 상기 제 1 기준 전압(Vref1)의 레벨이 낮아지고 상기 제 2 기준 전압(Vref2)의 레벨이 높아지면 상기 클럭(clk)의 하이 구간을 감소시키고 상기 클럭(clk)의 로우 구간을 증가시켜 상기 보정 클럭(clk_dcc)으로서 출력한다.
제어부(310)는 상기 증가 신호(INC)가 인에이블되었다가 상기 감소 신호(DEC)가 인에이블되는 타이밍에 상기 제어 신호(ctrl)를 인에이블시킨다. 한편, 상기 감소 신호(DEC)가 인에이블되었다가 상기 증가 신호(INC)가 인에이블되는 타이밍에도 상기 제어 신호(ctrl)를 인에이블시킨다.
상기 인에이블 신호(DCC_en)가 인에이블된 상태에서 상기 제어 신호(cltr)가 인에이블되면 상기 신호 조합부(320)는 상기 펌프 인에이블 신호(pump_en)를 디스에이블시킨다.
상기 펌프 인에이블 신호(pump_en)가 디스에이블되면 상기 차지 펌프(210)는 비활성화되어 상기 제 1 및 제 2 충전 전압(H_voltage, L_voltage)을 생성하지 않 는다. 따라서 상기 증가 신호(INC), 및 상기 감소 신호(DEC) 또한 생성되지 않는다. 상기 카운터(230)는 상기 펌프 인에이블 신호(pump_en)가 디스에이블되기전의 상기 제 1 및 제 2 카운터 신호(CNT<0:N>, CNTB<0:N>)를 출력한다. 즉, 상기 카운터(230)는 카운팅 동작을 중지한다. 상기 제 1 및 제 2 기준 전압(Vref1, Vref2)의 레벨은 고정된다. 즉, 상기 보정 클럭(clk_dcc)의 하이 구간과 로우 구간의 길이가 고정된다. 한편, 상기 제어부(310)에 입력되는 리셋 신호(RST)가 주기적으로 인에이블되면 상기 제어부(310)는 상기 리셋 신호(RST)가 인에이블될 때마다 상기 제어 신호(ctrl)를 디스에이블시킨다. 따라서 상기 펌프 인에이블 신호(pump_en)가 주기적으로 인에이블되고 디스에이블된다. 따라서 듀티비 감지부(200)는 주기적으로 듀티비 감지를 수행하였다가 중지하는 동작을 반복한다. 또한 상기 신호 조합부(320)에 DLL 고정 신호(DLLlock)가 추가적으로 입력되면 상기 펌프 인에이블 신호(pump_en)는 상기 DLL 고정 신호(DLLlock)가 인에이블된 이후에 디스에이블된다. 따라서 듀티 싸이클 보정 회로는 DLL 회로가 안정화된 이후 듀티비를 감지하는 동작을 중지시켜, 듀티 싸이클 보정 회로의 동작 안정성을 더욱 확보할 수 있다.
본 발명에 따른 듀티 싸이클 보정 회로는 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 짧다가 길어지는 타이밍에 상기 보정 클럭(clk_dcc)의 듀티비를 비교하는 동작을 중지한다. 또는 상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 길다가 짧아지는 타이밍에 상기 보정 클럭(clk_dcc)의 듀티비를 비교하는 동작을 중지한다. 따라서 종래 기술에 따른 듀티 싸이클 보정 회로와 본 발명에 따른 듀티 싸이클 보정 회로를 비교하면 본 발명에 따른 듀티 싸이클 보 정 회로는 종래에 비해 전력 소모가 작은 장점이 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 도 5에 도시된 바와 같이, 듀티비 보정부(100-1), 듀티비 감지부(200-1), 펌프 인에이블 신호 생성부(300-1), 및 전압 생성부(400-1)를 포함한다.
상기 듀티비 보정부(100-1)는 기준 전압(Vref)의 레벨이 상승하면 클럭(clk)의 하이 구간을 증가시키고 로우 구간을 감소시켜 보정 클럭(clk_dcc)으로서 출력한다. 한편, 상기 듀티비 보정부(100-1)는 상기 기준 전압(Vref)의 레벨이 하강하면 상기 클럭(clk)의 하이 구간을 감소시키고 로우 구간을 증가시켜 상기 보정 클럭(clk_dcc)으로서 출력한다.
상기 듀티비 감지부(200-1)는 펌프 인에이블 신호(pump_en)가 인에이블되면 활성화되어, 상기 보정 클럭(clk_dcc)의 듀티비에 응답하여 카운터 신호(CNT<0:N>)를 카운팅시킨다.
상기 듀티비 감지부(200-1)는 차지 펌프(210-1), 비교부(220-1), 및 카운터(230-1)를 포함한다.
상기 차지 펌프(210-1)는 상기 펌프 인에이블 신호(pump_en)가 인에이블되면 상기 보정 클럭(clk_dcc)의 하이 구간동안 전압을 충전시켜 제 1 충전 전압(H_voltage)을 생성하고, 상기 보정 클럭(clk_dcc)의 로우 구간동안 전압을 충전시켜 제 2 충전 전압(L_voltage)을 생성한다.
상기 비교부(220-1)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 낮을 경우 하이 레벨로 인에이블된 비교 신호(com)를 출 력한다. 또한 상기 비교부(220-1)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 높을 경우 로우 레벨로 디스에이블된 상기 비교 신호(com)를 출력한다.
상기 카운터(230-1)는 상기 비교 신호(com)가 인에이블되면 카운터 신호(CNT<0:N>)를 업카운팅시키고, 상기 비교 신호(com)가 디스에이블되면 상기 카운터 신호(CNT<0:N>)를 다운 카운팅시킨다.
상기 펌프 인에이블 신호 생성부(300-1)는 상기 비교 신호(com)가 인에이블되었다가 디스에이블되거나 디스에이블되었다가 인에이블되면 상기 펌프 인에이블 신호(pump_en)를 디스에이블시킨다.
상기 펌프 인에이블 신호 생성부(300-1)는 제어부(310-1), 및 신호 조합부(320-1)를 포함한다.
상기 제어부(310-1)는 상기 비교 신호(com)가 하이 레벨로 인에이블되었다가 로우 레벨로 디스에이블되면 제어 신호(ctrl)를 하이 레벨로 인에이블시킨다. 또한 상기 펌프 인에이블 신호 생성부(300-1)는 상기 비교 신호(com)가 로우 레벨로 디스에이블되었다가 하이 레벨로 인에이블되면 상기 제어 신호(ctrl)를 하이 레벨로 인에이블시킨다.
상기 제어부(310-1)는 도 6에 도시된 바와 같이, 제 1 래치부(311-1), 제 2 래치부(312-1), 및 제어 신호 생성부(313-1)를 포함한다.
상기 제 1 래치부(311-1)는 상기 비교 신호(com)가 하이 레벨로 인에이블되면 로우 레벨인 제 1 래치 신호(Latch1)를 생성한다.
상기 제 2 래치부(312-1)는 상기 비교 신호(com)가 로우 레벨로 디스에이블되면 로우 레벨인 제 2 래치 신호(Latch2)를 생성한다.
상기 제어 신호 생성부(313-1)는 상기 제 1 및 제 2 래치 신호(Latch1, Latch2)가 모두 생성되면 하이 레벨로 인에이블되는 상기 제어 신호(ctrl)를 생성한다. 이때, 상기 제 1 및 제 2 래치부(311-1, 312-1)는 리셋 신호(RST)에 의해 초기화된다. 초기화된 상기 제 1 및 제 2 래치부(311-1, 312-1)의 출력 신호 즉, 상기 제 1 및 제 2 래치 신호(Latch1, Latch2)를 하이 레벨로 생성한다.
상기 신호 조합부(320-1)는 인에이블 신호(DCC_en)와 상기 제어 신호(ctrl)가 모두 인에이블되면 상기 펌프 인에이블 신호(pump_en)를 디스에이블시킨다.
상기 신호 조합부(320-1)는 도 4에 도시된 바와 같이 구성될 수 있다. 상기 신호 조합부(320-1)는 낸드 게이트(ND11)를 포함한다. 상기 낸드 게이트(ND11)는 상기 인에이블 신호(DCC_en)와 상기 제어 신호(ctrl)를 입력 받아 상기 펌프 인에이블 신호(pump_en)를 출력한다.
상기 전압 생성부(400-1)는 상기 카운터 신호(CNT<0:N>)가 업 카운팅되면 상기 기준 전압(Vref)의 레벨을 상승시키고, 상기 카운터 신호(CNT<0:N>)가 다운 카운팅되면 상기 기준 전압(Vref)의 레벨을 하강시킨다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 다음과 같이 동작한다.
기준 전압(Vref)의 레벨에 따라 듀티비 보정부(100-1)가 클럭(clk)을 보정하여 보정 클럭(clk_dcc)으로서 출력한다.
이때, 상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 짧다면 차지 펌프(210-1)는 제 2 충전 전압(L_voltage) 레벨보다 낮은 레벨의 제 1 충전 전압(H_voltage)을 출력한다.
비교부(220-1)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage)의 레벨보다 낮으므로 인에이블된 비교 신호(com)를 생성한다.
카운터(230-1)는 인에이블된 비교 신호(com)를 입력 받아 카운터 신호(CNT<0:N>)를 업카운팅시킨다.
전압 생성부(400-1)는 상기 카운터 신호(CNT<0:N>)가 업카운팅되면 상기 기준 전압(Vref) 레벨을 상승시킨다.
상기 듀티비 보정부(100-1)는 상기 보정 클럭(clk_dcc)의 하이 구간을 증가시키고 로우 구간을 감소시킨다.
상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 길어지면 상기 차지 펌프(210-1)는 상기 제 1 충전 전압(H_voltage)을 상기 제 2 충전 전압(L_voltage) 레벨보다 높게 생성한다.
상기 비교부(220-1)는 상기 제 1 충전 전압(H_voltage)이 상기 제 2 충전 전압(L_voltage) 레벨보다 높아지면 디스에이블된 상기 비교 신호(com)를 생성한다.
제어부(310-1)는 상기 비교 신호(com)가 인에이블되었다가 디스에이블되는 타이밍에 제어 신호(ctrl)를 인에이블시킨다.
신호 조합부(320-1)는 상기 제어 신호(ctrl)가 인에이블되면 상기 펌프 인에이블 신호(pump_en)를 디스에이블시킨다.
따라서 상기 차지 펌프(210-1)가 상기 제 1 및 제 2 충전 전압(H_voltage, L_voltage)을 생성하는 동작을 중지하므로 상기 카운터(230-1)는 상기 카운터 신호(CNT<0:N>)를 카운팅하는 동작을 중지한다. 상기 카운터(230-1)는 고정된 상기 카운터 신호(CNT<0:N>)를 출력하므로 상기 전압 생성부(400-1)는 레벨이 일정한 상기 기준 전압(Vref)을 출력한다. 결국, 상기 듀티비 보정부(100-1)는 상기 보정 클럭(clk_dcc)의 하이 구간과 로우 구간의 길이가 고정된다.
본 발명에 따른 듀티 싸이클 보정 회로는 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 짧다가 길어지는 타이밍에 상기 보정 클럭(clk_dcc)의 듀티비를 비교하는 동작을 중지한다. 또는 상기 보정 클럭(clk_dcc)의 하이 구간이 로우 구간의 길이보다 길다가 짧아지는 타이밍에 상기 보정 클럭(clk_dcc)의 듀티비를 비교하는 동작을 중지한다. 따라서 종래 기술에 따른 듀티 싸이클 보정 회로와 본 발명에 따른 듀티 싸이클 보정 회로를 비교하면 본 발명에 따른 듀티 싸이클 보정 회로는 종래에 비해 전력 소모가 작은 장점이 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 구성도,
도 3은 도 2의 제어부의 상세 구성도,
도 4는 도 2의 신호 조합부의 상세 구성도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 구성도,
도 6은 도 5의 제어부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 듀티비 보정부 200: 듀티비 감지부
300: 펌프 인에이블 신호 생성부 400: 기준 전압 생성부

Claims (24)

  1. 제 1 기준 전압과 제 2 기준 전압의 레벨에 따라 클럭의 듀티비를 보정하여 보정 클럭으로서 출력하는 듀티비 보정부;
    펌프 인에이블 신호가 인에이블되면 상기 보정 클럭의 듀티비에 응답하여 제 1 카운팅 신호 및 제 2 카운팅 신호를 카운팅하는 듀티비 감지부;
    상기 보정 클럭의 듀티비에 응답하여 상기 펌프 인에이블 신호를 생성하는 펌프 인에이블 신호 생성부; 및
    상기 제 1 및 제 2 카운팅 신호에 응답하여 상기 제 1 및 제 2 기준 전압을 생성하는 기준 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 듀티비 보정부는
    상기 제 1 기준 전압이 상기 제 2 기준 전압의 레벨보다 높으면 상기 클럭의 하이 구간을 증가시키고 상기 클럭의 로우 구간을 감소시키며,
    상기 제 1 기준 전압이 상기 제 2 기준 전압의 레벨보다 낮으면 상기 클럭의 하이 구간을 감소시키고 상기 클럭의 로우 구간을 증가시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  3. 제 1 항에 있어서,
    상기 듀티비 감지부는
    상기 보정 클럭의 하이 구간과 로우 구간의 길이가 동일하면 상기 제 1 및 제 2 카운팅 신호의 카운팅을 중지하고,
    상기 보정 클럭의 하이 구간과 로우 구간의 길이가 다르면 상기 제 1 및 제2 카운팅 신호를 카운팅하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  4. 제 3 항에 있어서,
    상기 제 1 카운팅 신호가 업 카운팅될 때 상기 제 2 카운팅 신호는 다운 카운팅되고 상기 제 1 카운팅 신호가 다운 카운팅될 때 상기 제 2 카운팅 신호는 업 카운팅되는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  5. 제 4 항에 있어서,
    상기 듀티비 감지부는
    제어 신호에 의해 활성화되면 상기 보정 클럭의 하이 구간에서 전압을 충전시켜 제 1 충전 전압을 생성하고 상기 보정 클럭의 로우 구간에서 전압을 충전시켜 제 2 충전 전압을 생성하는 차지 펌프,
    상기 제 1 및 제 2 충전 전압의 레벨을 비교하여 증가 신호 및 감소 신호를 생성하는 비교부,
    상기 증가 신호 및 상기 감소 신호에 응답하여 상기 제 1 및 제 2 카운팅 신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  6. 제 5 항에 있어서,
    상기 비교부는
    상기 제 1 충전 전압이 상기 제 2 충전 전압의 레벨보다 낮으면 상기 증가 신호를 인에이블시키고 상기 제 1 충전 전압이 상기 제 2 충전 전압의 레벨보다 높으면 상기 감소 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  7. 제 5 항에 있어서,
    상기 카운터는
    상기 증가 신호가 인에이블되면 상기 제 1 카운터 신호를 업 카운팅시키고 상기 제 2 카운터 신호를 다운 카운팅시키며,
    상기 감소 신호가 인에이블되면 상기 제 1 카운터 신호를 다운 카운팅시키고 상기 제 2 카운터 신호를 업 카운팅시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  8. 제 6 항에 있어서,
    상기 펌프 인에이블 신호 생성부는
    상기 증가 신호 또는 상기 감소 신호 중 하나가 인에이블되고, 이어서 다른 하나가 인에이블되면 상기 펌프 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  9. 제 8 항에 있어서,
    상기 펌프 인에이블 신호 생성부는
    인에이블된 상기 증가 신호를 저장하여 증가 래치 신호를 생성하는 제 1 래치부,
    인에이블된 상기 감소 신호를 저장하여 감소 래치 신호를 생성하는 제 2 래치부,
    상기 증가 래치 신호와 상기 감소 래치 신호가 모두 생성되면 상기 제어 신호를 인에이블시키는 제어 신호 생성부, 및
    인에이블 신호와 상기 제어 신호가 모두 인에이블되면 상기 펌프 인에이블 신호를 디스에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 래치부는
    리셋 신호에 응답하여 상기 증가 신호 및 상기 감소 신호의 저장된 인에이블 된 레벨을 모두 디스에이블시켜 상기 증가 래치 신호, 및 상기 감소 래치 신호를 모두 초기화시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  11. 제 10 항에 있어서,
    상기 리셋 신호는 주기적으로 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  12. 제 1 항에 있어서,
    상기 기준 전압 생성부는
    상기 제 1 카운팅 신호에 응답하여 상기 제 1 기준 전압을 생성하는 제 1 전압 생성부, 및
    상기 제 2 카운팅 신호에 응답하여 상기 제 2 기준 전압을 생성하는 제 2 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  13. 제 12 항에 있어서,
    상기 제 1 전압 생성부는
    상기 제 1 카운팅 신호가 업 카운팅되면 상기 제 1 기준 전압의 레벨을 높이고 상기 제 1 카운팅 신호가 다운 카운팅되면 상기 제 1 기준 전압의 레벨을 낮추 는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  14. 제 12 항에 있어서,
    제 2 전압 생성부는
    상기 제 2 카운팅 신호가 업 카운팅되면 상기 제 2 기준 전압의 레벨을 높이고 상기 제 2 카운팅 신호가 다운 카운팅되면 상기 제 2 기준 전압의 레벨을 낮추는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  15. 기준 전압의 레벨에 따라 클럭의 듀티비를 보정하여 보정 클럭으로서 출력하는 듀티비 보정부;
    펌프 인에이블 신호가 인에이블되면 상기 보정 클럭의 듀티비에 응답하여 카운팅 신호를 카운팅하는 듀티비 감지부;
    상기 보정 클럭의 듀티비에 응답하여 상기 펌프 인에이블 신호를 생성하는 펌프 인에이블 신호 생성부; 및
    상기 카운팅 신호에 응답하여 상기 기준 전압을 생성하는 기준 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  16. 제 15 항에 있어서,
    상기 듀티비 보정부는
    상기 기준 전압 레벨이 낮아지면 상기 클럭의 하이 구간을 증가시키고 상기 클럭의 로우 구간을 감소시키며,
    상기 기준 전압 레벨이 높아지면 상기 클럭의 하이 구간을 감소시키고 상기 클럭의 로우 구간을 증가시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  17. 제 15 항에 있어서,
    상기 듀티비 감지부는
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 짧으면 비교 신호를 인에이블시켜 상기 카운팅 신호를 업 카운팅시키고, 상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 길면 상기 비교 신호를 디스에이블시켜 상기 카운팅 신호를 다운 카운팅시키는 것을 특징으로하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  18. 제 17 항에 있어서,
    상기 듀티비 감지부는
    상기 펌프 인에이블 신호에 의해 활성화되면 상기 보정 클럭의 하이 구간동안 전압을 충전시켜 제 1 충전 전압을 생성하고 상기 보정 클럭의 로우 구간동안 전압을 충전시켜 제 2 충전 전압을 생성하는 차지 펌프,
    상기 제 1 충전 전압과 상기 제 2 충전 전압의 레벨을 비교하여 상기 비교 신호를 생성하는 비교부, 및
    상기 비교 신호에 응답하여 상기 카운팅 신호를 카운팅하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  19. 제 18 항에 있어서,
    상기 비교부는
    상기 제 1 충전 전압이 상기 제 2 충전 전압의 레벨보다 낮으면 상기 비교 신호를 인에이블시키고 상기 제 1 충전 전압이 상기 제 2 충전 전압의 레벨보다 높으면 상기 비교 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  20. 제 18 항에 있어서,
    상기 카운터는
    상기 비교 신호가 인에이블되면 상기 카운터 신호를 업 카운팅시키고 상기 비교 신호가 디스에이블되면 상기 카운터 신호를 다운 카운팅시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  21. 제 15 항에 있어서,
    상기 펌프 인에이블 신호 생성부는
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 짧아졌다가 길어지는 타이밍 또는 상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 길어졌다가 짧아 지는 타이밍에 상기 펌프 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  22. 제 21 항에 있어서,
    상기 듀티비 감지부는
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 짧으면 인에이블된 비교 신호를 생성하며, 상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 길면 디스에이블된 비교 신호를 생성하고,
    상기 펌프 인에이블 신호 생성부는
    상기 비교 신호가 인에이블되었다가 디스에이블되거나 상기 비교 신호가 디스에이블되었다가 인에이블되면 상기 펌프 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  23. 제 22 항에 있어서,
    상기 펌프 인에이블 신호 생성부는
    인에이블된 상기 비교 신호를 저장하여 제 1 래치 신호를 생성하는 제 1 래치부,
    디스에이블된 상기 비교 신호를 저장하여 제 2 래치 신호를 생성하는 제 2래치부,
    상기 제 1 및 제 2 래치 신호가 모두 생성되면 제어 신호를 인에이블시키는 제어 신호 생성부, 및
    인에이블 신호와 상기 제어 신호가 모두 인에이블되면 상기 펌프 인에이블 신호를 디스에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  24. 제 15 항에 있어서,
    상기 기준 전압 생성부는
    상기 카운팅 신호가 업 카운팅되면 상기 기준 전압의 레벨을 높이고 상기 카운팅 신호가 다운 카운팅되면 상기 기준 전압의 레벨을 낮추는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
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