CN114420191B - 存储器 - Google Patents

存储器 Download PDF

Info

Publication number
CN114420191B
CN114420191B CN202011173788.8A CN202011173788A CN114420191B CN 114420191 B CN114420191 B CN 114420191B CN 202011173788 A CN202011173788 A CN 202011173788A CN 114420191 B CN114420191 B CN 114420191B
Authority
CN
China
Prior art keywords
signal
oscillation
oscillation signal
internal
internal signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011173788.8A
Other languages
English (en)
Other versions
CN114420191A (zh
Inventor
田凯
汪玉霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202011173788.8A priority Critical patent/CN114420191B/zh
Priority to KR1020227026184A priority patent/KR20220122717A/ko
Priority to JP2022545877A priority patent/JP7449395B2/ja
Priority to PCT/CN2021/106019 priority patent/WO2022088757A1/zh
Priority to EP21870566.3A priority patent/EP4044187B1/en
Priority to US17/448,891 priority patent/US11923043B2/en
Publication of CN114420191A publication Critical patent/CN114420191A/zh
Application granted granted Critical
Publication of CN114420191B publication Critical patent/CN114420191B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明实施例提供一种存储器，包括：时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反，且其占空比均在第一预设范围内；差分输入电路，用于接收第一外部信号和第二外部信号，并产生第一内部信号和第二内部信号；其中，所述时钟产生电路还用于监测所述第一内部信号和/或所述第二内部信号的占空比，并使得所述第一内部信号和/或所述第二内部信号的占空比在第二预设范围内。本发明实施例中，存储器具有DCM功能以及DCA功能，且还能够实现对差分输入电路的检测和校准。

Description

存储器
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种存储器。
背景技术
半导体存储器被用于许多电子系统中，以存储可取回的数据。随着对电子系统更快、具有更大数据容量和消耗更少电力的需求不断增长，为了满足不断变化的需求，半导体存储器可能需要更快的速度，存储更多的数据并使用更少的电力。
通常的，通过向存储器提供命令(commands)、存储地址(memory address)以及时钟(clocks)来控制半导体存储器，且各种命令、存储地址以及时钟可以由存储控制器(memory controller)提供。这三类信号可以控制存储器执行各种存储操作，例如从存储器中读取数据的读取操作，以及将数据存储到存储器的写入操作。基于与存储器接收到的“相关命令”相关的已知时序，在存储器与存储控制器之间传输数据。具体地，可以向存储器提供用于对命令和地址进行计时的系统时钟(system clock)，进一步地，还可以向存储器提供数据时钟(data clock)，该数据时钟用于作为读取数据的时序以及写入数据的时序。此外，存储器还可以向控制器提供时钟，以作为向控制器传输数据的时序。提供给存储器的外部时钟用于产生内部时钟，这些内部时钟在存储器的存储操作期间控制各种内部电路的时序。在存储器操作期间内部电路的时序很关键，并且内部时钟的偏差可能会导致错误的操作，时钟的偏差包括占空比失真，即时钟信号的占空比偏离预设占空比。
因此，存储器需具备DCA功能以及DCM功能，即存储器包括占空比调节(DCA，DutyCycle Adjust)电路以及占空比监测(DCM，Duty Cycle Monitor)电路，占空比调节电路可以用于调节外部时钟生成的内部时钟的占空比，占空比监测电路可用于监测时钟的占空比是否偏离预设占空比。
发明内容
本发明实施例解决的技术问题为提供一种存储器，该存储器不仅能够提供用于测试的时钟信号，且还具有占空比监测和占空比校准功能。
为解决上述问题，本发明实施例提供一种存储器，包括：时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反，且其占空比均在第一预设范围内；差分输入电路，用于接收第一外部信号和第二外部信号，并产生第一内部信号和第二内部信号；其中，所述时钟产生电路还用于监测所述第一内部信号和/或所述第二内部信号的占空比，并使得所述第一内部信号和/或所述第二内部信号的占空比在第二预设范围内。
另外，所述时钟产生电路包括：振荡电路，用于产生所述第一振荡信号和所述第二振荡信号；比较单元，接收所述第一振荡信号和所述第二振荡信号，并用于对所述第一振荡信号的占空比和/或所述第二振荡信号的占空比进行比较；逻辑单元，连接所述比较单元和所述振荡电路，用于根据所述比较单元的输出结果对所述振荡电路进行控制，使得所述第一振荡信号的占空比和所述第二振荡信号的占空比在所述第一预设范围内。
另外，所述比较单元还连接所述差分输入电路的输出端，并对所述第一内部信号的占空比和/或所述第二内部信号的占空比进行比较；所述逻辑单元还连接所述差分输入电路，并用于根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号的占空比和/或所述第二内部信号的占空比在所述第二预设范围内。
另外，所述比较单元包括：积分单元，其具有第一输入端和第二输入端，所述第一输入端接收所述第一内部信号或第二内部信号中的一者，所述第二输入端接收所述第二内部信号或第一内部信号中的另一者；或者，所述第一输入端接收所述第一振荡信号或所述第二振荡信号中的一者，所述第二输入端接收所述第二振荡信号或所述第一振荡信号中的另一者；比较器，连接所述积分单元的输出端。
另外，所述积分单元被配置为：所述第一输入端在一翻转标识信号为低电平时接收所述第一内部信号，在所述翻转标识信号为高电平时接收所述第二内部信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二内部信号，在所述翻转标识信号为高电平时接收所述第一内部信号；或者，所述第一输入端在一翻转标识信号为低电平时接收所述第一振荡信号，在所述翻转标识信号为高电平时接收所述第二振荡信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二振荡信号，在所述翻转标识信号为高电平时接收所述第一振荡信号。
另外，所述逻辑单元包括：计数器，用于调节所述第一内部信号的占空比和/或第二内部信号的占空比，或者，用于调节所述第一振荡信号的占空比和/或第二振荡信号的占空比；第一寄存器组，当所述翻转标识信号为低电平时，根据所述比较器的输出存储所述计数器的第一值；第二寄存器组，当所述翻转标识信号为高电平时，根据所述比较器的输出存储所述计数器的第二值。
另外，所述逻辑单元还包括：运算组件，连接所述第一寄存器组和所述第二寄存器组，用于对所述第一寄存器组和所述第二寄存器组的输出做加减乘除运算；第三寄存器组，连接所述运算组件，用于存储所述运算组件的输出结果。
另外，所述比较单元由一采样时钟驱动，所述采样时钟的频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述采样时钟的频率低于所述第一振荡信号和/或第二振荡信号的频率。
另外，所述计数器由一计算器时钟驱动，所述计算器时钟频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述计算器时钟的频率低于所述第一振荡信号的频率和/或第二振荡信号的频率。
另外，所述采样时钟的频率和所述计算器时钟的频率相同。
另外，还包括：分频器，接收一外部时钟信号，产生所述采样时钟和所述计算器时钟。
另外，还包括：第五寄存器组，与所述分频器连接，用于配置所述采样时钟的频率和所述计算器时钟的频率。
另外，所述振荡电路包括：振荡器，用于产生第一初始振荡信号和第二初始振荡信号，所述第一初始振荡信号与所述第二初始振荡信号的频率相同且相位相反；路径模拟电路，介于所述振荡器和所述比较单元之间，一端连接所述振荡器的输出端，另一端连接所述比较单元的输入端，用于模拟第一路径的电路特性，接收所述第一初始振荡信号以产生所述第一振荡信号，接收所述第二初始振荡信号以产生所述第二振荡信号。
另外，第四寄存器组，与所述振荡器连接，用于配置所述第一振荡信号的频率和第二振荡信号的频率。
另外，还包括：第六寄存器组，与所述路径模拟电路连接，用于配置所述路径模拟电路的电性参数。
另外，还包括：第一选择器，所述第一振荡信号、所述第二振荡信号、所述第一内部信号、所述第二内部信号、所述第一外部信号、所述第二外部信号均通过所述第一选择器连接至所述比较单元，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，记所述第一内部信号和所述第二内部信号为第三差分对信号，所述第一选择器用于选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
另外，所述第一选择器的控制端接收一选择使能信号，并基于所述选择使能信号选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
另外，还包括：第二选择器，所述第一振荡信号、所述第二振荡信号、所述第一外部信号、所述第二外部信号均通过所述第二选择器连接至所述差分输入电路，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，所述第二选择器用于选择所述第一差分对信号和第二差分对信号之一输入所述差分输入电路。
另外，所述第二选择器的控制端接收一校准使能信号，当所述校准使能信号为低电平时，所述第一外部信号和第二外部信号输入所述差分输入电路，当所述校准使能信号为高电平时，所述第一振荡信号和第二振荡信号输入所述差分输入电路。
相应的，本发明实施例还提供一种存储器，包括：校准电路，用于接收第一外部信号和第二外部信号，并产生第一内部信号和第二内部信号，所述第一内部信号和/或所述第二内部信号的占空比在第三预设范围内；时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反；其中，所述校准电路还用于调节所述第一振荡信号和/或所述第二振荡信号的占空比，并使得所述第一振荡信号和/或所述第二振荡信号的占空比在第四预设范围内。
另外，所述校准电路包括：差分输入电路，用于接收所述第一外部信号和所述第二外部信号，并产生所述第一内部信号和所述第二内部信号；比较单元，连接所述差分输入电路的输出端，并对所述第一内部信号的占空比和/或所述第二内部信号的占空比进行比较；逻辑单元，连接所述比较单元和所述差分输入电路，用于根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号的占空比和/或所述第二内部信号的占空比到达所述第三预设范围内。
另外，所述比较单元还连接所述时钟产生电路的输出端，接收所述第一振荡信号和所述第二振荡信号，用于对所述第一振荡信号的占空比和/或所述第二振荡信号的占空比进行比较；所述逻辑单元还连接所述时钟产生电路，且用于根据所述比较单元的输出结果对所述时钟产生电路进行控制，使得所述第一振荡信号和/或所述第二振荡信号的占空比在第四预设范围。
另外，所述比较单元包括：积分单元，其具有第一输入端和第二输入端，所述第一输入端接收所述第一内部信号或第二内部信号中的一者，所述第二输入端接收所述第二内部信号或第一内部信号中的另一者；或者，所述第一输入端接收所述第一振荡信号或所述第二振荡信号中的一者，所述第二输入端接收所述第二振荡信号或所述第一振荡信号中的另一者；比较器，连接所述积分单元的输出端。
另外，所述积分单元被配置为：所述第一输入端在一翻转标识信号为低电平时接收所述第一内部信号，在所述翻转标识信号为高电平时接收所述第二内部信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二内部信号，在所述翻转标识信号为高电平时接收所述第一内部信号；或者，所述第一输入端在一翻转标识信号为低电平时接收所述第一振荡信号，在所述翻转标识信号为高电平时接收所述第二振荡信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二振荡信号，在所述翻转标识信号为高电平时接收所述第一振荡信号。
另外，所述逻辑单元包括：计数器，用于调节所述第一内部信号的占空比和/或第二内部信号的占空比，或者，用于调节所述第一振荡信号的占空比和/或第二振荡信号的占空比；第一寄存器组，当所述翻转标识信号为低电平时，根据所述比较器的输出存储所述计数器的第一值；第二寄存器组，当所述翻转标识信号为高电平时，根据所述比较器的输出存储所述计数器的第二值。
另外，所述逻辑单元还包括：运算组件，连接所述第一寄存器组和所述第二寄存器组，用于对所述第一寄存器组和所述第二寄存器组的输出做加减乘除运算；第三寄存器组，连接所述运算组件，用于存储所述运算组件的输出结果。
另外，所述比较单元由一采样时钟驱动，所述采样时钟的频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述采样时钟的频率低于所述第一振荡信号和/或第二振荡信号的频率。
另外，所述计数器由一计算器时钟驱动，所述计算器时钟频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述计算器时钟的频率低于所述第一振荡信号的频率和/或第二振荡信号的频率。
另外，所述采样时钟的频率和所述计算器时钟的频率相同。
另外，还包括：分频器，接收一外部时钟信号，产生所述采样时钟和所述计算器时钟。
另外，还包括：第五寄存器组，与所述分频器连接，用于配置所述采样时钟的频率和所述计算器时钟的频率。
另外，所述时钟产生电路包括：振荡电路，用于产生所述第一振荡信号和所述第二振荡信号，且所述振荡电路的输出端连接所述比较单元。
另外，所述振荡电路包括：振荡器，用于产生第一初始振荡信号和第二初始振荡信号，所述第一初始振荡信号与所述第二初始振荡信号的频率相同且相位相反；路径模拟电路，介于所述振荡器和所述比较单元之间，一端连接所述振荡器的输出端，另一端连接所述比较单元的输入端，用于模拟第一路径的电路特性，接收所述第一初始振荡信号以产生所述第一振荡信号，接收所述第二初始振荡信号以产生所述第二振荡信号。
另外，还包括：第四寄存器组，与所述振荡器连接，用于配置所述第一振荡信号的频率和第二振荡信号的频率。
另外，还包括：第六寄存器组，与所述路径模拟电路连接，用于配置所述路径模拟电路的电性参数。
另外，还包括：第一选择器，所述第一振荡信号、所述第二振荡信号、所述第一内部信号、所述第二内部信号、所述第一外部信号、所述第二外部信号均通过所述第一选择器连接至所述比较单元，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，记所述第一内部信号和所述第二内部信号为第三差分对信号，所述第一选择器用于选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
另外，所述第一选择器的控制端接收一选择使能信号，并基于所述选择使能信号选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
另外，还包括：第二选择器，所述第一振荡信号、所述第二振荡信号、所述第一外部信号、所述第二外部信号均通过所述第二选择器连接至所述差分输入电路，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，所述第二选择器用于选择所述第一差分对信号和第二差分对信号之一输入所述差分输入电路。
另外，所述第二选择器的控制端接收一校准使能信号，当所述校准使能信号为低电平时，所述第一外部信号和第二外部信号输入所述差分输入电路，当所述校准使能信号为高电平时，所述第一振荡信号和第二振荡信号输入所述差分输入电路。
相应的，本发明实施例还提供一种存储器，包括：时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反，且其占空比均在第五范围内；第一外部信号和第二外部信号，来自所述存储器外部，且其占空比均在第六范围内；差分输入电路，在测试模式时，接收所述第一振荡信号和第二振荡信号，并输出第一内部信号和第二内部信号；在正常工作模式时，接收所述第一外部信号和第二外部信号，并输出第一内部信号和第二内部信号；其中，所述差分输入电路与所述时钟产生电路有数据交互，使得在所述测试模式时或在所述正常工作模式时，所述第一内部信号和/或所述第二内部信号的占空比在第七范围内。
另外，所述时钟产生电路包括：振荡电路，用于产生所述第一振荡信号和所述第二振荡信号；比较单元，接收所述第一振荡信号和所述第二振荡信号，用于对所述第一振荡信号的占空比和/或所述第二振荡信号的占空比进行比较；逻辑单元，连接所述比较单元和所述振荡电路，用于根据所述比较单元的输出结果对所述振荡电路进行控制，使得所述第一振荡信号和/或所述第二振荡信号占空比在所述第五范围内。
另外，所述数据交互包括：在所述测试模式或者所述正常工作模式时，所述比较单元接收所述第一内部信号和所述第二内部信号，且用于对所述第一内部信号和/或所述第二内部信号的占空比进行比较；所述逻辑单元还连接所述差分输入电路，用于根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号和所述第二内部信号的占空比在所述第七范围内。
另外，所述比较单元包括：积分单元，其具有第一输入端和第二输入端；在所述测试模式时，所述第一输入端接收所述第一振荡信号或所述第二振荡信号中的一者，所述第二输入端接收所述第二振荡信号或所述第一振荡信号中的另一者，或者，所述第一输入端接收所述第一内部信号或第二内部信号中的一者，所述第二输入端接收所述第二内部信号或第一内部信号中的另一者；在所述正常工作模式时，所述第一输入端接收所述第一内部信号或第二内部信号中的一者，所述第二输入端接收所述第二内部信号或第一内部信号中的另一者；比较器，连接积分单元的输出端。
另外，所述积分单元被配置为：在所述测试模式或所述正常工作模式时，所述积分单元的第一输入端在一翻转标识信号为低电平时接收所述第一内部信号，在所述翻转标识信号为高电平时接收所述第二内部信号；所述积分单元的第二输入端在所述翻转标识信号为低电平时接收所述第二内部信号，在所述翻转标识信号为高电平时接收所述第一内部信号。
另外，或者，所述积分单元被配置为，在所述测试模式时，所述积分单元的第一输入端在一翻转标识信号为低电平时接收所述第一振荡信号，在所述翻转标识信号为高电平时接收所述第二振荡信号；所述积分单元的第二输入端在所述翻转标识信号为低电平时接收所述第二振荡信号，在所述翻转标识信号为高电平时接收所述第一振荡信号。
另外，所述逻辑单元包括：计数器，用于调节所述第一内部信号的占空比和/或第二内部信号的占空比；第一寄存器组，当所述翻转标识信号为低电平时，根据所述比较器的输出存储所述计数器的第一值；第二寄存器组，当所述翻转标识信号为高电平时，根据所述比较器的输出存储所述计数器的第二值。
另外，所述逻辑单元还包括：运算组件，连接所述第一寄存器组和所述第二寄存器组，用于对所述第一寄存器组和所述第二寄存器组的输出做加减乘除运算；第三寄存器组，连接所述运算组件，用于存储所述运算组件的输出结果。
另外，还包括：第一选择器，所述第一振荡信号、所述第二振荡信号、所述第一内部信号、所述第二内部信号、所述第一外部信号、所述第二外部信号均通过所述第一选择器连接至所述比较单元，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，记所述第一内部信号和所述第二内部信号为第三差分对信号，所述第一选择器用于选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
另外，在所述测试模式时，所述第一选择器选择所述第一差分对信号或者所述第三差分对信号输入所述比较单元；在所述正常工作模式时，所述第一选择器选择所述第二差分对信号或者所述第三差分对信号输入所述比较单元。
另外，还包括：第二选择器，所述第一振荡信号、所述第二振荡信号、所述第一外部信号、所述第二外部信号均通过所述第二选择器连接至所述差分输入电路，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，所述第二选择器用于选择所述第一差分对信号和第二差分对信号之一输入所述差分输入电路。
另外，在所述测试模式时，所述第二选择器选择所述第一差分对信号输入所述差分输入电路；在所述正常工作模式时，所述第二选择器选择所述第二差分对信号输入所述差分输入电路。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供一种结构性能优越的存储器，本发明实施例中的时钟产生电路能够产生占空比符合预设范围且稳定的第一振荡信号和第二振荡信号，该第一振荡信号和第二振荡信号可作为测试存储器的输入信号，因此有利于提高存储器的测试准确度；此外，该时钟产生电路对差分输入电路还具有占空比校准功能和占空比监测功能，因此，具有该时钟产生电路的存储器不仅具有内置自测功能，还可以用于实现DCA功能以及DCM功能。
此外，差分输入电路可以接收第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同且相位相反，所述第一振荡信号和第二振荡信号的占空比在第一预设范围内，所述差分输入电路输出第一内部信号和第二内部信号；比较单元接收所述第一内部信号和第二内部信号，并对所述第一内部信号的占空比或第二内部信号的占空比进行比较；逻辑单元根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号的占空比和/或第二内部信号的占空比到达第二预设范围内。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明一实施例提供的存储器的一种功能框图；
图2为本发明一实施例提供的存储器的另一种功能框图；
图3为本发明一实施例提供的存储器的结构示意图；
图4为图3中的振荡器的一种电路结构示意图；
图5为一种存储系统示意图；
图6为本发明一实施例提供的存储器的操作步骤流程示意图；
图7为本发明另一实施例提供的存储器的一种功能框图；
图8为本发明另一实施例提供的存储器的另一种功能框图；
图9为本发明另一实施例提供的存储器的结构示意图；
图10为本发明再一实施例提供的存储器的功能框图；
图11为本发明再一实施例提供的存储器的结构示意图。
具体实施方式
为使为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本发明一实施例提供的存储器的一种功能框图，图2为本发明一实施例提供的存储器的另一种功能框图，图3为本发明一实施例提供的存储器的结构示意图。
参考图1至图3，本实施例中，存储器包括：时钟产生电路11，用于产生第一振荡信号OSC+和第二振荡信号OSC-，第一振荡信号OSC+与第二振荡信号OSC-的频率相同、相位相反，且其占空比均在第一预设范围内；差分输入电路12，用于接收第一外部信号PAD+和第二外部信号PAD-，并产生第一内部信号IBO+和第二内部信号IBO-；其中，时钟产生电路11还用于监测第一内部信号IBO+和/或第二内部信号IBO-的占空比，并使得第一内部信号IBO+和/或第二内部信号IBO-的占空比在第二预设范围内。
该存储器具有内置自测系统(BIST，Built-In Self Test)，利用时钟产生电路11产生差分的高速振荡信号，即高频的第一振荡信号OSC+和第二振荡信号OSC-，可测试到高速输入电路的特性，从而解决了测试机提供的输入信号的频率过低导致的测试结果准确性差的问题，且极大的降低了对自动测试机(ATE，Automatic Test Equipment)的依赖性，从而降低测试成本。
此外，该存储器还可以利用时钟产生电路11监测差分输入电路12输出的第一内部信号IBO+和第二内部信号IBO-的占空比，并对差分输入电路12进行控制，使得第一内部信号IBO+和第二内部信号IBO-的占空比在第二预设范围内。因此，该存储器还能够实现占空比校准功能以及占空比监测功能。
以下将结合附图对本实施例提供的存储器进行详细说明。
本实施例中，存储器为DRAM，例如为LPDDR4或者LPDDR5。在其他实施例中，存储器也可以为SRAM、MRAM、FeRAM、PCRAM、NAND、NOR等存储器。
第一振荡信号OSC+和第二振荡信号OSC-为差分的时钟信号。此外，本实施例中，第一振荡信号OSC+和第二振荡信号OSC-具有高频特性，也就是说，第一振荡信号OSC+的频率与第二振荡信号OSC-的频率与存储器进行读写操作所需的时钟信号的频率相当，此处的相当既可以为频率相同，也可以指频率差异在测试允许范围内。例如，第一振荡信号OSC+和第二振荡信号OSC-的频率可以达到3.2GHz或4.8GHz甚至6.4GHz。
具体地，时钟产生电路11包括：振荡电路101，用于产生第一振荡信号OSC+和第二振荡信号OSC-；比较单元102，接收第一振荡信号OSC+和所述第二振荡信号OSC-，并用于对第一振荡信号OSC+的占空比和/或第二振荡信号OSC-的占空比进行比较；逻辑单元103，连接比较单元102和振荡电路101，用于根据比较单元102的输出结果对振荡电路101进行控制，使得第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比在第一预设范围内。更具体地，振荡电路101包括振荡器111，用于产生第一初始振荡信号osc+和第二初始振荡信号osc-，且第一初始振荡信号osc+与第二初始振荡信号osc-的频率相同且相位相反，即第一初始振荡信号osc+与第二初始振荡信号osc-为差分信号。
图4为本实施例提供的振荡器111的一种电路结构示意图。更具体地，如图4所示，振荡器111包括相互电连接的第一环形拓扑结构和第二环形拓扑结构，第一环形拓扑结构由多个第一反相器01首尾相连，以第一传输速度传播振荡信号，第二环形拓扑结构由多个第二反相器02首尾相连，以第二传输速度传播振荡信号，且第二传播速度小于第一传播速度。
其中，第一反相器01的数量为大于或等于4的整数，第二反相器02的数量为大于或等于2的整数。此外，第二传播速度可以大于或等于0.5倍的第一传播速度。
振荡器111还可以包括：第三环拓扑结构，由多个第三反相器03首尾相连，以第三传播速度传播振荡信号，且第一环形拓扑结构与第三环形拓扑结构电连接，第三传播速度小于第一传播速度。具体地的，第三反相器03的数量为大于或等于2的整数，且第三传播速度可以与第二传播速度相同。
相对于仅通过第一环形拓扑结构传播振荡信号，由于第二环形拓扑结构具有的第二传输速度小于第一环形拓扑结构具有的第一传输速度，第二环形拓扑结构的设置可使得振荡信号在单位时间内翻转更多次，从而获取高速的第一初始振荡信号osc+与第二初始振荡信号osc-，进而获取高速的第一振荡信号OSC+和第二振荡信号OSC-。
本实施例中，振荡电路101还可以包括：路径模拟电路121，介于振荡器111与比较单元102之间，一端连接振荡器111的输出端，另一端连接比较单元102的输入端，用于模拟第一路径的电路特性，且接收第一初始振荡信号osc+以产生第一振荡信号OSC+，接收第二初始振荡信号osc-以产生第二振荡信号OSC-。
电路特性包括：第一路径的器件电阻、器件电容、寄生电阻、寄生电容、输入输出阻抗、驱动能力以及噪声环境中的一者或任意组合。具体地，第一路径指的是，时钟信号经由控制器(controller)传输至存储器的差分输入电路的输出端的信号路径。为便于理解和说明，以下将结合图5对第一路径进行说明：
图5为一种存储系统示意图。参考图5，存储系统包括控制器10以及多个存储器20，各存储器20和控制器10均耦接命令/地址总线021、数据总线022以及时钟总线023。例如，存储器20可以是LPDDR4或LPDDR5或者LPDDR6，存储器20通过命令/地址总线021接收控制器10提供的命令/地址信号，以CMD/ADD标示命令/地址信号；通过数据总线022在控制器10与存储器20之间传输数据信号，以DQ标示数据信号；通过时钟总线023在控制器10与存储器20之间传输多种时钟信号，时钟信号可以包括系统时钟信号、读写数据时钟信号，以CK_t和CK_c标示差分的系统时钟信号，以WCK_t和WCK_c标示差分的读写数据时钟信号。
具体地，控制器10与存储器20的差分输入电路12耦接，差分输入电路12用于接收外部时钟信号并产生内部时钟信号，该内部时钟信号可用于作为完成数据的读写操作的差分输入信号。更具体地，差分输入电路12接收CK_t、CK_c、WCK_t和WCK_c产生内部时钟信号。差分输入电路12可以包括输入缓冲器(IB，Input Buffer)。
命令/地址总线021、数据总线022以及时钟总线023均具有电阻且还可能产生寄生电阻或者寄生电容，此外，差分输入电路12本身也具有电阻或电容等电路特性，在振荡电路101中设置路径模拟电路121，可模拟这些电路特性。本实施例中，通过在振荡电路中设置路径模拟电路121，该路径模拟电路121不仅能够将第一初始振荡信号osc+和第二初始振荡信号osc-放大输出，且还能够模拟控制器10到差分输入电路12的输出端的电路特性，使得第一振荡信号OSC+以及第二振荡信号OSC-更加符合存储器的真实应用情景的高速时钟信号，从而使得测试结果更加准确有效。
如图3所示，路径模拟电路121可包括模拟缓冲器1以及模拟片上终结电阻(ODT，OnDie Termination)2。
一般地，采用高速测试机提供输入信号时，为了能保证输入信号的稳定性，输入信号的电平通常为固定值且不能随意改变，这与存储器的实际应用情况不同，因此会引入测试偏差，影响测试结果的准确性。而本实施例中，第一振荡信号OSC+和第二振荡信号OSC-作为输入信号，可以通过路径模拟电路121调整第一振荡信号OSC+的电平和第二振荡信号OSC-的电平，从而使得测试结果更加准确。
需要说明的是，在其他实施例中，振荡电路也可以仅包括振荡器，即振荡器直接产生第一振荡信号OSC+以及第二振荡信号OSC-。
本实施例中，振荡电路101还可以包括：第四寄存器组131，与振荡器111连接，用于配置第一振荡信号OSC+和第二振荡信号OSC-的频率。具体地，第四寄存器组131通过配置第一初始振荡信号osc+的频率以配置第一振荡信号OSC+的频率，通过配置第二初始振荡信号osc-的频率以配置第二振荡信号OSC-的频率。
其中，第四寄存器组131可以为模式寄存器(MR，Model Register)，该模式寄存器还可以集成于存储器为实现读写操作功能所需的模式寄存器中，该模式寄存器也可以为与存储器的模式寄存器相互独立的功能模块。
振荡电路101还可以包括：第六寄存器组141，与路径模拟电路121连接，用于配置路径模拟电路121的电性参数。具体地，通过第六寄存器组141调整路径模拟电路121的电性参数，以调整路径模拟电路121模拟的第一路径的电路特性。
其中，第六寄存器组141可以为模式寄存器，该模式寄存器还可以集成于存储器为实现读写操作功能所需的模式寄存器中，该模式寄存器也可以为与存储器的模式寄存器相互独立的功能模块。
举例来说，通过第六寄存器组141设置选择路径模拟电路121的输出状态，以LPDDR4为例，设置VOH＝(1/3)*VDDQ或者VOH＝(1/2.5)*VDDQ，PDDS＝40ohm，ODT＝40ohm，其中，VOH为输出驱动电压，PDDS(Pull Down Drive Strength)为输入下拉驱动强度，ODT(on-die termination)为片上终结电阻。
由于第一振荡信号OSC+与第二振荡信号OSC-为差分信号，因此第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比之和为100％，通过设置比较单元102检测差分的第一振荡信号OSC+和第二振荡信号OSC-的占空比大小。具体地，比较单元102对第一振荡信号OSC+的占空比和/或第二振荡信号OSC-的占空比进行比较，包括以下三种情况中的至少一种：
比较单元102对第一振荡信号OSC+的占空比进行比较。具体地，比较单元102比较第一振荡信号OSC+的占空比是否到达第一预设范围内，例如，该预设范围可以为48％～52％。若比较单元102比较第一振荡信号OSC+的占空比在第一预设范围内，则说明第二振荡信号OSC-的占空比也在第一预设范围内；若比较单元102比较第一振荡信号OSC+的占空比不在第一预设范围内，则说明第二振荡信号OSC-的占空比也不在第一预设范围内。
比较单元102对第二振荡信号OSC-的占空比进行比较。具体地，比较单元102比较第二振荡信号OSC-的占空比是否到达第一预设范围内，该第一预设范围可以为48％～52％。若比较单元102比较第二振荡信号OSC-的占空比在第一预设范围内，则说明第一振荡信号OSC+的占空比也在第一预设范围内；若比较单元102比较第二振荡信号OSC-的占空比不在第一预设范围内，则说明第一振荡信号OSC+的占空比也不在第一预设范围内。
比较单元102对第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比进行比较。具体地，比较单元102获取第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比的差值是否在第一预设差值范围内，该预设差值范围可以为-4％～4％；若比较单元102比较该差值在预设差值范围内，则说明第一振荡信号OSC+和第二振荡信号OSC-的占空比在第一预设范围内，否则，第一振荡信号OSC+和第二振荡信号OSC-的占空比未到达第一预设范围。
需要说明的是，上述的第一预设范围以及预设差值范围的数值范围均为示例性说明，本实施例并不对第一预设范围以及预设差值范围做限定，可根据存储器的实际性能需求合理设置第一预设范围以及预设差值范围。
本实施例中，比较单元102包括：积分单元112，其具有第一输入端3和第二输入端4，第一输入端3接收第一振荡信号OSC+或者第二振荡信号OSC-中的一者，第二输入端4接收第一振荡信号OSC+或第二振荡信号OSC-中的另一者；比较器122，连接积分单元112的输出端。
具体地，积分单元112包括两个积分电路，且第一输入端3作为一积分电路的输入端，第二输入端4作为另一积分电路的输入端。比较器122用于比较两个积分电路的输出并输出高电平或者低电平。
更具体地，比较单元102由两个积分电路对输入的第一振荡信号OSC+和第二振荡信号OSC-进行积分运算，且积分运算的结果输入至比较器122中，且比较器122输出比较结果。
以第一振荡信号OSC+为正端(duty+)且第二振荡信号OSC-为负端(duty-)为例，在一个例子中，比较器122的输出为高电平，则表明第一振荡信号OSC+的占空比大于第二振荡信号OSC-的占空比；比较器122的输出为低电平，则表明第一振荡信号OSC+的占空比小于第二振荡信号OSC-的占空比。
需要说明的是，上述关于比较单元102的输出结果与第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比之间的对应关系仅为示例，本实施例并不限定高电平以及低电平与第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比之间的对应关系，只要保证不同的输出结果对应不同的第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比之间的对应关系即可。
如图3所示，比较单元102的输出结果可以经采样时钟clk1采样输出。本实施例中，比较单元102由一采样时钟clk1驱动，采样时钟clk1的频率低于第一振荡信号OSC+的频率和/或第二振荡信号OSC-的频率。采样时钟clk1的频率越快，则采样误差越大；采样时钟clk1的频率越慢，则采样误差越小，但测试时间越长。因此，可根据采样误差以及测试时间综合选择采样时钟clk1的最优频率。
本实施例中，时钟产生电路还包括：分频器104，接收一外部时钟信号CLK，产生采样时钟clk1。该外部时钟信号CLK既可以是测试机提供的，也可以是存储器提供的。
此外，由前述分析可知，若采样时钟clk1的频率可调，则可根据实际情况选择不同的采样时钟clk1频率，为此，本实施例中，时钟产生电路还可以包括：第五寄存器组105，与分频器104连接，用于配置采样时钟的频率。第五寄存器组105可以为模式寄存器，有关第五寄存器组105的详细说明，可参考前述关于第四寄存器组131以及第六寄存器组141的描述。
由于比较单元102的固有特性可能会带来输入偏差，为了消除比较单元102自由的输入偏差对测试结果带来的误差，本实施例中，比较单元102还可以被配置为第一输入端和第二输入端可互换。具体地，比较单元102被配置为：
积分单元112的第一输入端在一翻转标识信号为低电平时接收第一振荡信号OSC+，在翻转标识信号为高电平时接收第二振荡信号OSC-；积分单元112的第二输入端在翻转标识信号为低电平时接收第二振荡信号OSC-，在翻转标识信号为高电平时接收第一振荡信号OSC+。其中，存储器中具有模式寄存器，该翻转标识信号可以由模式寄存器提供，例如，在LPDDR4或LPDDR5或者LPDDR6中，可以为DCM MR OP[1]，DCM MR OP[1]＝0表示翻转标识信号为低电平，DCM MR OP[1]＝1表示翻转标识信号为高电平。
逻辑单元103包括：计数器113，用于调节第一振荡信号OSC+和/或第二振荡信号OSC-的占空比；第一寄存器组123，当翻转标识信号为低电平时，根据比较器122的输出存储计数器113的第一值；第二寄存器组133，当翻转标识信号为高电平时，根据比较器122的输出存储计数器113的第二值。
具体地，计数器113的作用包括：调节振荡电路101输出的第一振荡信号OSC+的占空比以及第二振荡信号OSC-的占空比，且第一振荡信号OSC+的占空比以及第二振荡信号OSC-的占空比的变化为单调性变化，例如在一个计数周期内占空比从最小变大最大或者从最大变大最小。在一个计数周期内，比较器122的输出结果将有且仅有一个反转点，该反转点对应的计数器113的值是振荡电路101输出的第一振荡信号OSC+和第二振荡信号OSC-的占空比最接近预设范围的设置，将这个值作为计数器的值存入第一寄存器组123或者第二寄存器组133。
更具体地，当翻转标识信号为低电平时，根据比较器122的输出存储计数器113的第一值，该第一值存入第一寄存器组123；当翻转标识信号为高电平时，根据比较器122的输出存储计数器113的第二值，该第二值存入第二寄存器组133。为便于理解，以下将对逻辑单元103的工作原理进行详细说明：
当翻转标识信号为低电平时，积分单元112的第一输入端接收第一振荡信号OSC+，第二输入端接收第二振荡信号OSC-；计数器113开始计数，例如在一个计数周期内从0开始计数且计到31，同时振荡电路101输出的第一振荡信号OSC+和第二振荡信号OSC-的占空比也从最小变大最大(例如从40％变到60％)或者从最大变到最小；这样，在一个计数周期(例如从0到31)内，比较器122将有且仅有一个反转点，该反转点对应的计数器113的值为第一值，该第一值是振荡器111经由路径模拟电路121输出的振荡信号的占空比最接近第一预设范围的设置，例如可以是占空比最接近50％的设置，该第一值存入第一寄存器组123中。
当翻转标识信号为高电平时，积分单元112的第一输入端接收第二振荡信号OSC-，第二输入端接收第一振荡信号OSC+，即比较单元102的输入端互换，计数器113进入新的计数周期，例如从0开始计数且计到31，同样的，将比较器122的输出反转点对应的计数器113的第二值存入第二寄存器组133中。
需要说明的是，上述从0到31的计数周期仅为示例说明，本实施例中并不对计数器113的计数方式进行限定，计数器113除为加法计数器外也可以为减法计数器，既可以为依次递增或者递减式计数，也可以为步进式递增或者递减计数，保证计数器113在单个计数周期内单调性变化即可。
比较单元102的第一输入端与第二输入端互换，通过两次计数控制振荡电路101的方式，可以消除比较单元102自身的输入偏差带来的不良影响，进一步的提高测试结果的准确性。
此外，逻辑单元103还可以包括：运算组件143，连接第一寄存器组123和第二寄存器组133，用于对第一寄存器组123和第二寄存器组133的输出做加减乘除运算；第三寄存器组153，连接运算组件143，用于存储运算组件143的输出结果。
具体地，第一寄存器组123的输出指的是存入第一寄存器组123的第一值，第二寄存器组133的输出指的是存入第二寄存器组133的第二值。本实施例中，运算组件143对第一值和第二值进行相加除以2，得到平均值，且该平均值作为运算组件143的输出结果，该平均值被存入第三寄存器组153。由于该平均值已经消除掉比较单元102自有的输入偏差，因此该平均值为振荡电路101输出的第一振荡信号OSC+和第二振荡信号OSC-的占空比最接近第一预设范围的设置，例如第一振荡信号OSC+和第二振荡信号OSC-的占空比最接近50％。
可以理解的是，该平均值既可以是第一值和第二值进行相加除以2向上取整的整数，也可以是第一值和第二值进行相加除以2向下取整的整数。
需要说明的是，本实施例中以对第一值和第二值取平均作为示例，在其他实施例中，也可以采用其他的运算方式对第一值和第二值进行运算。
第一寄存器组123、第二寄存器组133以及第三寄存器组153均可以为模式寄存器。
本实施例中，计数器113由一计算器时钟驱动，计算器时钟的频率低于第一振荡信号OSC+的频率和/或第二振荡信号OSC-的频率。计算器时钟的频率可调，根据调整振荡电路101的速度合理选择计算器时钟的频率。
此外，采样时钟的频率可以与计算器时钟的频率相同。分频器还可以用于接收一外部时钟信号，产生采样时钟和计算器时钟；同样的，第五寄存器组还可以用于配置计算器时钟的频率。
存入第三寄存器组153的值对应为振荡电路101的设置，此时，振荡电路101的占空比选择由计数器113切换为第三寄存器组153，使得振荡电路101固定输出具有最优占空比的第一振荡信号OSC+和第二振荡信号OSC-，即输出的第一振荡信号OSC+和第二振荡信号OSC-的占空比均在第一预设范围内。可以理解的是，在振荡电路101固定以最优占空比输出第一振荡信号OSC+和第二振荡信号OSC-期间，比较单元102可以持续对第一振荡信号OSC+的占空比和/或第二振荡信号OSC-的占空比进行比较，若第一振荡信号OSC+的占空比和第二振荡信号OSC-的真空比偏离预设范围，能够及时检测出这一问题。
本实施例中，差分输入电路12可以包括输入缓冲器(IB，Input Buffer)，用于接收差分的第一外部信号PAD+和第二外部信号PAD-，并输出差分的第一内部信号IBO+和第二内部信号IBO-。
本实施例中，比较单元102还连接差分输入电路12的输出端，并对第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比进行比较；逻辑单元103还连接差分输入电路12，并用于根据比较单元102的输出结果对差分输入电路12进行控制，使得第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比在第二预设范围内。
采用比较单元102对第一内部信号IBO+的占空比和第二内部信号IBO-的占空比进行检测。
由于第一内部信号IBO+与第二内部信号IBO-为差分信号，因此第一内部信号IBO+的占空比与第二内部信号IBO-的占空比之和为100％，通过设置比较单元102检测差分的第一内部信号IBO+和第二内部信号IBO-的占空比大小。具体地，比较单元102对第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比进行比较，包括以下三种情况中的至少一种：
比较单元102对第一内部信号IBO+的占空比进行比较。具体地，比较单元102比较第一内部信号IBO+的占空比是否到达第二预设范围内，例如，该第二预设范围可以为48％～52％。若比较单元102比较第一内部信号IBO+的占空比在第二预设范围内，则说明第二内部信号IBO-的占空比也在第二预设范围内；若比较单元102比较第一内部信号IBO+的占空比不在第二预设范围内，则说明第二内部信号IBO-的占空比也不在第二预设范围内。
比较单元102对第二内部信号IBO-的占空比进行比较。具体地，比较单元102比较第二内部信号IBO-的占空比是否到达第二预设范围内，该第二预设范围可以为48％～52％。若比较单元102比较第二内部信号IBO-的占空比在第二预设范围内，则说明第一内部信号IBO+的占空比也在第二预设范围内；若比较单元102比较第二内部信号IBO-的占空比不在第二预设范围内，则说明第一内部信号IBO+的占空比也不在第二预设范围内。
比较单元102对第一内部信号IBO+的占空比与第二内部信号IBO-的占空比进行比较。具体地，比较单元102获取第一内部信号IBO+的占空比与第二内部信号IBO-的占空比的差值是否在预设差值范围内，该预设差值范围可以为-4％～4％；若比较单元102比较该差值在预设差值范围内，则说明第一内部信号IBO+和第二内部信号IBO-的占空比在第二预设范围内，否则，第一内部信号IBO+和第二内部信号IBO-的占空比未到达第二预设范围。
需要说明的是，上述的第二预设范围以及预设差值范围的数值范围均为示例性说明，本实施例并不对第二预设范围以及预设差值范围做限定，可根据存储器的实际性能需求合理设置第二预设范围以及预设差值范围。
相应的，对于积分单元112而言，还可以被配置为，第一输入端3接收第一内部信号IBO+或者第二内部信号IBO-中的一者，第二输入端4接收第一内部信号IBO+或第二内部信号IBO-中的另一者。具体地，比较单元102由两个积分电路对输入的第一内部信号IBO+和第二内部信号IBO-进行积分运算，且积分运算的结果输入至比较器122中，且比较器122输出比较结果。
以第一内部信号IBO+为正端(duty+)且第二内部信号IBO-为负端(duty-)为例，在一个例子中，比较器122的输出为高电平，则表明第一内部信号IBO+的占空比大于第二内部信号IBO-的占空比；比较器122的输出为低电平，则表明第一内部信号IBO+的占空比小于第二内部信号IBO-的占空比。
需要说明的是，上述关于比较单元102的输出结果与第一内部信号IBO+的占空比和第二内部信号IBO-的占空比之间的对应关系仅为示例，本实施例并不限定高电平以及低电平与第一内部信号IBO+的占空比和第二内部信号IBO-的占空比之间的对应关系，只要保证不同的输出结果对应不同的第一内部信号IBO+的占空比和第二内部信号IBO-的占空比之间的对应关系即可。
由于比较单元102的固有特性可能会带来输入偏差，为了消除比较单元102自由的输入偏差对测试结果带来的误差，本实施例中，比较单元102还可以被配置为第一输入端3和第二输入端4可互换。具体地，比较单元102被配置为：
积分单元112的第一输入端3在一翻转标识信号为低电平时接收第一内部信号IBO+，在翻转标识信号为高电平时接收第二内部信号IBO-；积分单元112的第二输入端4在翻转标识信号为低电平时接收第二内部信号IBO-，在翻转标识信号为高电平时接收第一内部信号IBO+。其中，存储器中具有模式寄存器，该翻转标识信号可以由模式寄存器提供，例如在LPDDR4或者LPDDR5或者LPDDR6中，翻转标识信号可定义为DCM MR OP[1]，DCM MR OP[1]＝0表示翻转标识信号为低电平，DCM MR OP[1]＝1表示翻转标识信号为高电平。
逻辑单元103基于比较单元102的检测结果对差分输入电路12进行控制，调整差分输入电路12的电路特性，以使调整后的差分输入电路12输出的第一内部信号IBO+和第二内部信号IBO-的占空比到达第二预设范围内。
具体地，计数器113还用于调节第一内部信号IBO+和/或第二内部信号IBO-的占空比；第一寄存器组123，当翻转标识信号为低电平时，根据比较器122的输出存储计数器113的第一值；第二寄存器组133，当翻转标识信号为高电平时，根据比较器122的输出存储计数器113的第二值。
具体地，计数器113的作用还包括：调节差分输入电路12的电路特性，且改变第一内部信号IBO+的占空比以及第二内部信号IBO-的占空比，且第一内部信号IBO+的占空比以及第二内部信号IBO-的占空比的变化为单调性变化，例如在一个计数周期内占空比从最小变到最大或者从最大变到最小。在一个计数周期内，比较器122的输出结果将有且仅有一个反转点，该反转点对应的计数器113的值是差分输入电路12输出的第一内部信号IBO+和第二内部信号IBO-的占空比最接近第二预设范围的设置，将这个值作为计数器113的值存入第一寄存器组123或者第二寄存器组133。
更具体地，当翻转标识信号为低电平时，根据比较器122的输出存储计数器113的第一值，该第一值存入第一寄存器组123；当翻转标识信号为高电平时，根据比较器122的输出存储计数器113的第二值，该第二值存入第二寄存器组133。为便于理解，以下将对逻辑单元103的工作原理进行详细说明：
当翻转标识信号为低电平时，积分单元112的第一输入端3接收第一内部信号IBO+，第二输入端4接收第二内部信号IBO-；计数器113开始计数，例如在一个计数周期内从0开始计数且计到31，同时差分输入电路12输出的第一内部信号IBO+和第二内部信号IBO-的占空比也从最小变到最大(例如从40％变到60％)或者从最大变到最小；这样，在一个计数周期(例如从0到31)内，比较器122将有且仅有一个反转点，该反转点对应的计数器113的值为第一值，该第一值是差分输入电路12输出的第一内部信号IBO+的占空比最接近第二预设范围的设置，例如可以是占空比最接近50％的设置，该第一值存入第一寄存器组123中。
当翻转标识信号为高电平时，积分单元112的第一输入端3接收第二内部信号IBO-，第二输入端4接收第一内部信号IBO+，即比较单元102的输入端互换，计数器113进入新的计数周期，例如重新从0开始计数且计到31，同样的，将比较器122的输出反转点对应的计数器113的第二值存入第二寄存器组133中。
需要说明的是，上述从0到31的计数周期仅为示例说明，本实施例中并不对计数器113的计数方式进行限定，计数器113除为加法计数器外也可以为减法计数器，既可以为依次递增或者递减式计数，也可以为步进式递增或者递减计数，保证计数器113在单个计数周期内单调性变化即可。
比较单元102的第一输入端3与第二输入端4互换，通过两次计数控制差分输入电路12的方式，可以消除比较单元102自身的输入偏差带来的不良影响，进一步的提高测试结果的准确性。
此外，逻辑单元103还包括运算组件143，连接第一寄存器组123和第二寄存器组133，用于对第一寄存器组123和第二寄存器组133的输出做加减乘除运算；第三寄存器组153，连接运算组件143，用于存储运算组件143的输出结果。
具体地，第一寄存器组123的输出指的是存入第一寄存器组123的第一值，第二寄存器组133的输出指的是存入第二寄存器组133的第二值。本实施例中，运算组件143对第一值和第二值进行相加除以2，得到平均值，且该平均值作为运算组件143的输出结果，该平均值被存入第三寄存器组153。由于该平均值已经消除掉比较单元102自有的输入偏差，因此该平均值为差分输入电路12输出的第一内部信号IBO+和第二内部信号IBO-的占空比最接近第二预设范围的设置，例如第一内部信号IBO+和第二内部信号IBO-的占空比最接近50％。
可以理解的是，该平均值既可以是第一值和第二值进行相加除以2向上取整的整数，也可以是第一值和第二值进行相加除以2向下取整的整数。
需要说明的是，本实施例中以对第一值和第二值取平均作为示例，在其他实施例中，也可以采用其他的运算方式对第一值和第二值进行运算。
本实施例中，计数器113由一计算器时钟驱动，计算器时钟的频率低于第一内部信号IBO+的频率和/或第二内部信号IBO-的频率。计算器时钟的频率可调，根据调整差分输入电路12的速度合理选择计算器时钟的频率。
此外，采样时钟的频率可以与计算器时钟的频率相同。分频器还可以用于接收一外部时钟信号，产生采样时钟和计算器时钟；同样的，第五寄存器组还可以用于配置计算器时钟的频率。
存入第三寄存器组153的值对应为差分输入电路12的设置，此时，差分输入电路12的占空比选择由计数器113切换为第三寄存器组153，使得差分输入电路固定输出具有最优占空比的第一内部信号IBO+和第二内部信号IBO-。可以理解的是，在差分输入电路12固定以最优占空比输出第一内部信号IBO+和第二内部信号IBO-期间，比较单元102可以持续对第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比进行比较，若第一内部信号IBO+的占空比和第二内部信号IBO-的真空比偏离第二预设范围，能够及时检测出这一问题。
还包括：第二选择器13，第一振荡信号OSC+、第二振荡信号OSC-、第一外部信号PAD+、第二外部信号PAD-均通过第二选择器连接至差分输入电路12，记第一振荡信号OSC+和第二振荡信号OSC-为第一差分对信号，记第一外部信号PAD+和第二外部信号PAD-为第二差分对信号，第二选择器13用于选择第一差分对信号和第二差分对信号之一输入差分输入电路。
具体地，差分输入电路12还可以接收差分的第一振荡信号OSC+和第二振荡信号OSC-，并输出差分的第一内部信号IBO+和第二内部信号IBO-。由于差分输入电路12具有固有的电路特性，即使第一振荡信号OSC+和第二振荡信号OSC-的占空比在第一预设范围内，但经由差分输入电路12输出后获得的第一内部信号IBO+和第二内部信号IBO-的占空比可能发生偏离。为此，采用比较单元102对第一内部信号IBO+的占空比和第二内部信号IBO-的占空比进行检测，并基于检测结果对差分输入电路12进行控制。有关控制的方法采用的机理与前述与第一外部信号PAD+和第二外部信号PAD-有关对差分输入电路12的控制原理相同，因此将不做赘述。
第二选择器13的控制端接收一校准使能信号dca，当校准使能信号dca为低电平时，第一外部信号PAD+和第二外部信号PAD-输入差分输入电路12，当校准使能信号为高电平时，所述第一振荡信号OSC+和第二振荡信号OSC-输入差分输入电路12。
校准使能信号dca为高电平，则存储器进入占空比校准状态，占空比在第一预设范围内的第一振荡信号OSC+和第二振荡信号OSC-输入至差分输入电路12，以执行占空比校准或占空比调节，实现DCA功能；校准使能信号dca为低电平，则存储器退出占空比校准状态，第一外部信号PAD+和第二外部信号PAD-输入至差分输入电路12，以执行占空比检测或占空比监测，实现DCM功能。此外，校准使能信号dca为低电平，则存储器也可以为占空比校准状态，第一外部信号PAD+和第二外部信号PAD-输入至差分输入电路12，以执行占空比检测或占空比监测之后，对差分输入电路12进行调整，以执行占空比校准或占空比调节，实现DCA功能。
需要说明的是，在其他实施例中，也可以设置为：当校准使能信号为高电平时，第一外部信号PAD+和第二外部信号PAD-输入差分输入电路，当校准使能信号为低电平时，所述第一振荡信号OSC+和第二振荡信号OSC-输入差分输入电路。
本实施例中，存储器还可以包括：第一选择器14，第一振荡信号OSC+、第二振荡信号OSC-、第一内部信号IBO+、第二内部信号IBO-、第一外部信号PAD+、第二外部信号PAD-均通过第一选择器14连接至比较单元102，记第一振荡信号OSC+和第二振荡信号OSC-为第一差分对信号，记第一外部信号PAD+和第二外部信号PAD-为第二差分对信号，记第一内部信号IBO+和第二内部信号IBO-为第三差分对信号，第一选择器14用于选择第一差分对信号、第二差分对信号和第三差分对信号中的一者输入比较单元102。
第一选择器14的控制端接收一选择使能信号SEL，并基于选择使能信号SEL选择第一差分对信号、第二差分对信号和第三差分对信号中的一者输入比较单元102。具体地，当需要对第一振荡信号OSC+和第二振荡信号OSC-的占空比进行监测，则选择第一振荡信号OSC+和第二振荡信号OSC-输入比较单元102；当需要对第一外部信号PAD+和第二外部信号PAD-的占空比进行监测，则选择第一外部信号PAD+和第二外部信号PAD-输入比较单元102；当需要对第一内部信号IBO+和第二内部信号IBO-的占空比进行监测，则选择第一内部信号IBO+和第二内部信号IBO-输入比较单元102。
为便于深入理解本实施例提供的存储器，以下将对本实施例提供的存储器的工作原理进行详细说明：
存储器基于DCM使能信号，使存储器进入DCM状态。
基于选择使能信号SEL，选择外部输入的差分信号(第一外部信号PAD+/第二外部信号PAD-)、内部内置的高速差分信号(第一振荡信号OSC+/第二振荡信号OSC-)、还是内部的差分信号(第一内部信号IBO+/第二内部信号IBO-)作为DCM的输入信号。以下以选择内部内置的高速差分信号为例，DCM使能信号具有相应电平，振荡器开始工作，通过设置第四寄存器组选择需要校准的频率；振荡器产生第一初始振荡信号和第二初始振荡信号，并输入到路径模拟电路；第六寄存器组对路径模拟电路进行控制，选择路径模拟电路的输出状态，输出第一振荡信号OSC+和第二振荡信号OSC-。
有DCM使能信号和选择使能信号SEL共同控制，选择第一振荡信号OSC+和第二振荡信号OSC-进入比较单元102。
比较单元102在每个采样周期采样一次并输出比较结果，且逻辑单元103基于比较结果对振荡电路进行调整，且第三寄存器组内的取值作为振荡电路的设置，保证输出具有在第一预设范围内的占空比的第一振荡信号OSC+和第二振荡信号OSC-，第一预设范围例如可以是48％～52％，例如还可以是50％。
以第一范围为50％为例，切换选择使能信号，将第一振荡信号OSC+和第二振荡信号OSC-经由二选一的第二选择器13输入至差分输入电路12，以输出第一内部信号IBO+和第二内部信号IBO-，并将差分输入电路12的输出经由三选一的第一选择器14输入至比较单元102，且比较单元102在每个采样周期采样一次并输出比较结果。此时，如果只是进行DCM，则可以选择将此时的比较结果输出；如果选择DCA，则需要设置DCA使能信号，使存储器进行DCA状态，对差分输入电路12进行控制并调整，且第三寄存器组内的取值作为差分输入电路12的设置，保证输出具有在第一预设范围内的占空比的第一内部信号IBO+和第二内部信号IBO-，即将第一内部信号IBO+和第二内部信号IBO-的占空比也调节到50％。
上述为存储器在测试模式下的DCM/DCM，能够保证差分输入电路12具有最佳设置。
退出DCM/DCA状态，关掉振荡电路101，且通过第二选择器将第一外部信号PAD+和第二外部信号PAD-输入至差分输入电路12中，存储器可以进入正常工作模式，相应的，也可以再次进入DCM/DCA状态，以对第一外部信号PAD+和第二外部信号PAD-经由差分输入电路后产生的第一内部信号IBO+和第二内部信号IBO-的占空比进行监测和校准，具体地：若仅对第一内部信号IBO+和第二内部信号IBO-的占空比进行监测，则输出比较结果；若还需要对第一内部信号IBO+和第二内部信号IBO-的占空比进行校准，则时钟产生电路11对差分输入电路12进行控制，调整的差分输入电路12的电路特性，使得第一内部信号IBO+和第二内部信号IBO-的占空比在第二预设范围内。第二预设范围例如可以是48％～52％，例如还可以是50％。
为了进一步深入理解本实施例提供的存储器具有的时钟占空比校准功能，以下将结合存储器的操作步骤进行详细说明，图6为本实施例提供的存储器的操作步骤流程示意图。在一个例子中，存储器的操作步骤可以包括：
步骤S1、振荡电路产生第一振荡信号OSC+和第二振荡信号OSC-，第一振荡信号OSC+与第二振荡信号OSC-的频率相同且相位相反，第一振荡信号OSC+具有一初始占空比。
具体地，该初始占空比可以在第一预设范围内，例如初始占空比在48％～52％；该初始占空比也可以未达到第一预设范围，例如初始占空比为45％。此外，第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比之和为100％。
步骤S2、比较单元接收第一振荡信号OSC+和第二振荡信号OSC-，并对第一振荡信号OSC+的占空比或第二振荡信号OSC-的占空比进行比较。
具体地，当翻转标识信号为低电平时，比较单元对第一振荡信号OSC+的占空比进行比较，例如，比较单元可以判断第一振荡信号OSC+的占空比是否等于一预设占空比，如果小于预设占空比，比较单元输出低电平，如果大于等于预设占空比，比较单元输出高电平；当翻转标识信号为高电平时，比较单元对第二振荡信号OSC-的占空比进行比较，例如，比较单元可以判断第二振荡信号OSC-的占空比是否等于预设占空比，如果小于预设占空比，比较单元输出低电平，如果大于等于预设占空比，比较单元输出高电平。该预设占空比例如可以为50％，该比较单元的输出并不限定高电平以及低电平与第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比之间的对应关系，只要保证不同的输出结果对应不同的第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比之间的对应关系即可。
比较单元的输出结果还可以表征第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比之间的差值。例如，比较单元的输出结果为高电平，表征第一振荡信号OSC+的占空比大于第二振荡信号OSC-的占空比；比较单元的输出结果为低电平，表征第一振荡信号OSC+的占空比小于第二振荡信号OSC-的占空比。第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比之和为100％，例如，当第一振荡信号OSC+的占空比由49％变为51％时，比较单元的输出结果由低电平变为高电平。
比较单元包括：积分单元，其具有第一输入端和第二输入端，第一输入端接收第一振荡信号OSC+或第二振荡信号OSC-中的一者，第二输入端接收第二振荡信号OSC-或第一振荡信号OSC+中的另一者；比较器，连接积分单元的输出端。
当翻转标识信号为低电平时，第一输入端接收第一振荡信号OSC+且第二输入端接收第二振荡信号OSC-，比较器对第一振荡信号OSC+的占空比进行比较且具有相应的输出；比较器对第一振荡信号OSC+的占空比进行比较，可以为：比较第一振荡信号OSC+的占空比与第二振荡信号OSC-的占空比，或者，比较第一振荡信号OSC+的占空比与预设占空比。
当翻转标识信号为高电平时，第一输入端接收第二振荡信号OSC-且第二输入端接收第一振荡信号OSC+，比较器对第二振荡信号OSC-的占空比件比较且具有相应的输出；比较器对第二振荡信号OSC-的占空比进行比较，可以为：比较第二振荡信号OSC-的占空比与第一振荡信号OSC+的占空比，或者，比较第二振荡信号OSC-的占空比与预设占空比。
步骤S3、逻辑单元根据比较单元的输出结果对振荡电路进行控制，使得振荡电路产生的所述第一振荡信号OSC+的占空比由初始占空比变为预设占空比。
该预设占空比在第一预设范围内。具体地，逻辑单元包括计数器、第一寄存器组、第二寄存器组。通过计数器控制振荡电路，以调整第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比。
当翻转标识信号为低电平时，计数器从M计数至N，当计数器为M时对应第一振荡信号OSC+的占空比为P％，当计数器为N时对应第一振荡信号OSC+的占空比为Q％，当比较单元的输出结果由低电平变为高电平时，将此时计数器对应的计数器值存入所述第一寄存器组。例如，M可以为0，N可以为31，P可以为45，Q可以为55，初始占空比可以为45％，也可以为其他值。
当翻转标识信号为高电平时，计数器从M计数至N，当计数器为M时对应第二振荡信号OSC-的占空比为Q％，当计数器为N时对应第二振荡信号OSC-的占空比为P％，当比较单元的输出结果由高电平变为低电平时，将此时计数器对应的计数器值存入第二寄存器组。例如，M可以为0，N可以为31，P可以为45，Q可以为55，初始占空比可以为45％，也可以为其他值。
其中，M和N均为整数，M小于N，P和Q均为正整数，P小于50，Q大于50。初始占空比例如可以为介于1％至99％的任意值，预设占空比例如可以为48％至52％的任意值，甚至预设占空比可以等于50％。
更具体地，当翻转标识信号为低电平时，第一输入端接收第一振荡信号OSC+且第二输入端接收第二振荡信号OSC-，计数器在一个计数周期内由0计数至31，比较单元的输出结果为低电平时，说明第一振荡信号OSC+的占空比小于第二振荡信号OSC-的占空比；比较单元的输出结果为高电平时，说明第一振荡信号OSC+的占空比大于第二振荡信号OSC-的占空比。因此，比较单元的输出结果由低电平跳转为高电平对应具有一个反转点，该反转点对应的计数器的计数器值作为第一值存入第一寄存器组。
当翻转标识信号为高电平时，第一输入端接收第二振荡信号OSC-且第二输入端接收第一振荡信号OSC+，计数器在一个计数周期内由0计数至31，比较单元的输出结果为高电平时，说明第一振荡信号OSC+的占空比小于第二振荡信号OSC-的占空比；比较单元的输出结果为低电平时，说明第一振荡信号OSC+的占空比大于第二振荡信号OSC-的占空比。因此，比较单元的输出结果由高电平跳转为低电平对应具有一个反转点，该反转点对应的计数器的计数器值作为第二值存入第二寄存器组。
需要说明的是，当翻转标识信号为低电平，计数器从0计数至31，第一振荡信号OSC+的占空比单调性变化，例如可以为预设步进式递增，如计数器的计数器值每增加1则第一振荡信号OSC+的占空比增加((55-45)/32)％。同理，当翻转标识信号为高电平，计数器从0计数至31，第二振荡信号OSC-的占空比单调性变化，例如可以为预设步进式递增，如计数器的计数器值每增加1则第二振荡信号OSC-的占空比增加((55-45)/32)％。
逻辑单元还包括运算组件、第三寄存器组；运算组件将第一寄存器组和第二寄存器组的输出做加减乘除运算，并将得到的数值L存入第三寄存器组；其中，L为正整数，L大于等于M且小于等于N。
本实施例中，数值L为第一值和第二值相加除以2，即数值L为第一值和第二值取平均，该数值L即为对应振荡电路输出的第一振荡信号OSC+和第二振荡信号OSC-到达预设范围的设置。也就是说，数值L对应第一振荡信号OSC+的占空比为预设占空比，该预设占空比可以为48％～52％，例如为50％。
在获取数值L后，不再由计数器控制振荡电路，而是将数值L作为振荡电路的设置，以使振荡电路输出具有预设占空比的第一振荡信号OSC+，相应的第二振荡信号OSC-也为占空比符合要求的振荡信号。
步骤S4、差分输入电路接收第一振荡信号OSC+和第二振荡信号OSC-，第一振荡信号OSC+与第二振荡信号OSC-的频率相同且相位相反，第一振荡信号OSC+和第二振荡信号OSC-的占空比在第一预设范围内，差分输入电路输出第一内部信号IBO+和第二内部信号IBO-。
具体地，第一振荡信号OSC+和第二振荡信号OSC-为具有稳定占空比的信号，例如第一振荡信号OSC+和第二振荡信号OSC-的占空比都为50％。
步骤S5、比较单元接收第一内部信号IBO+和第二内部信号IBO-，并对第一内部信号IBO+的占空比或第二内部信号IBO-的占空比进行比较。
差分输入电路输出的第一内部信号IBO+和第二内部信号IBO-的占空比有可能出现偏差，例如第一内部信号IBO+占空比变为40％，第二内部信号IBO-占空比变为60％。
具体地，当翻转标识信号为低电平时，比较单元对第一内部信号IBO+的占空比进行比较；当翻转标识信号为高电平时，比较单元对第二内部信号IBO-的占空比进行比较。
比较单元包括：积分单元，其具有第一输入端和第二输入端，第一输入端接收第一内部信号IBO+或第二内部信号IBO-中的一者，第二输入端接收第二内部信号IBO-或第一内部信号IBO+中的另一者；比较器，连接积分单元的输出端。
当翻转标识信号为低电平时，第一输入端接收第一内部信号IBO+且第二输入端接收第二内部信号IBO-，比较器对第一内部信号IBO+的占空比进行比较且具有相应的输出；比较器对第一内部信号IBO+的占空比进行比较，可以为：比较第一内部信号IBO+的占空比与第二内部信号IBO-的占空比，或者，比较第一内部信号IBO+的占空比与预设占空比。
当翻转标识信号为高电平时，第一输入端接收第二内部信号IBO-且第二输入端接收第一内部信号IBO+，比较器对第二内部信号IBO-的占空比件比较且具有相应的输出；比较器对第二内部信号IBO-的占空比进行比较，可以为：比较第二内部信号IBO-的占空比与第一内部信号IBO+的占空比，或者，比较第二内部信号IBO-的占空比与预设占空比。
比较单元的输出结果表征第一内部信号IBO+的占空比与第二内部信号IBO-的占空比之间的差值。例如，比较单元的输出结果为高电平，表征第一内部信号IBO+的占空比大于第二内部信号IBO-的占空比；比较单元的输出结果为低电平，表征第一内部信号IBO+的占空比小于第二内部信号IBO-的占空比。
步骤S6、逻辑单元根据比较单元的输出结果对差分输入电路进行控制，使得第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比到达第二预设范围内。
具体地，逻辑单元包括计数器、第一寄存器组、第二寄存器组。通过计数器控制差分输入电路，以调整第一内部信号IBO+的占空比和第二内部信号IBO-的占空比。
当翻转标识信号为低电平时，计数器从U计数至V，当计数器为U时对应第一内部信号IBO+的占空比为X％，当计数器为V时对应第一内部信号IBO+的占空比为Y％，当比较单元的输出结果由低电平变为高电平时，将此时计数器对应的计数器值存入所述第一寄存器组。例如，U可以为0，V可以为7，X可以为40，Y可以为60％。
当翻转标识信号为高电平时，计数器从U计数至V，当计数器为U时对应第二内部信号IBO-的占空比为Y％，当计数器为V时对应第二内部信号IBO-的占空比为X％，当比较单元的输出结果由高电平变为低电平时，将此时计数器对应的计数器值存入第二寄存器组。例如，U可以为0，V可以为7，X可以为40，Y可以为60％。
更具体地，例如，当翻转标识信号为低电平时，第一输入端接收第一内部信号IBO+且第二输入端接收第二内部信号IBO-，计数器在一个计数周期内由0计数至7，比较单元的输出结果为低电平时，说明第一内部信号IBO+的占空比小于第二内部信号IBO-的占空比；比较单元的输出结果为高电平时，说明第一内部信号IBO+的占空比大于第二内部信号IBO-的占空比。因此，比较单元的输出结果由低电平跳转为高电平对应具有一个反转点，例如此时计数器的值为3，该反转点对应的计数器的计数器值3作为第一值存入第一寄存器组。
例如，当翻转标识信号为高电平时，第一输入端接收第二内部信号IBO-且第二输入端接收第一内部信号IBO+，计数器在一个计数周期内由0计数至7，比较单元的输出结果为高电平时，说明第一内部信号IBO+的占空比小于第二内部信号IBO-的占空比；比较单元的输出结果为低电平时，说明第一内部信号IBO+的占空比大于第二内部信号IBO-的占空比。因此，比较单元的输出结果由高电平跳转为低电平对应具有一个反转点，例如此时计数器的值为4，该反转点对应的计数器的计数器值4作为第二值存入第二寄存器组。
需要说明的是，当翻转标识信号为低电平，计数器从0计数至7，第一内部信号IBO+的占空比是单调性变化，例如第一内部信号IBO+的占空比可以为预设步进式递增，如计数器的计数器值每增加1，则第一内部信号IBO+的占空比增加((60-40)/8)％。同理，当翻转标识信号为高电平，计数器从0计数至7，第二内部信号IBO-的占空比是单调性变化，例如第一内部信号IBO+的占空比可以为预设步进式递增，如计数器的计数器值每增加1，则第一内部信号IBO+的占空比增加((60-40)/8)％。
逻辑单元还包括运算组件、第三寄存器组；运算组件将第一寄存器组和第二寄存器组的输出做加减乘除运算，并将得到的数值H存入第三寄存器组；其中，H为正整数，H大于等于U且小于等于V。
本实施例中，数值H为第一值和第二值相加除以2，即数值H为第一值和第二值取平均，该数值H即为对应第一内部信号IBO+和第二内部信号IBO-到达第二预设范围的设置，例如H等于(3+4)/2，即H等于3.5，H还可以上取整为3或下取整为4。也就是说，数值H对应第一内部信号IBO+的占空比在第二预设范围内，该第二预设范围可以为48％～52％，例如为50％。
在获取数值H后，不再由计数器控制差分输入电路，而是将数值H作为差分输入电路的设置，以使差分输入电路输出具有预设占空比的第一内部信号IBO+，相应的第二内部信号IBO-也为占空比符合要求的信号。
该第一内部信号IBO+和第二内部信号IBO-可作为测试存储器的测试所需时钟信号。在完成测试后，切换差分输入电路接收第一外部信号PAD+和第二外部信号PAD-，并产生第一内部信号IBO+和第二内部信号IBO-；相应的，比较单元和逻辑单元也可以对该第一内部信号IBO+和第二内部信号IBO-进行占空比监测，并根据比较单元的输出结果对差分输入电路进行控制，以保证第一内部信号IBO+和第二内部信号IBO-的占空比稳定性，改善存储器的读写性能。
本实施例提供的存储器，通过振荡电路101、比较单元102以及逻辑单元103，能够在存储器内部产生高速且占空比可调的第一振荡信号OSC+和第二振荡信号OSC-，且第一振荡信号OSC+与第二振荡信号OSC-为差分信号，该第一振荡信号OSC+和第二振荡信号OSC-满足存储器高频工作信号的需求，因此能够作为测试存储器的测试输入信号，使得存储器能够实现内置自测功能，无需利用额外的测试机提供测试输入信号，同时解决了测试机难以提供高频的测试输入信号的问题。
此外，本实施例中，比较单元102对振荡电路101的输出进行检测，且逻辑单元103基于比较单元102的输出结果对振荡电路101进行控制，从而保证第一振荡信号OSC+和第二振荡信号OSC-的占空比能够稳定在预设范围内，从而避免了占空比偏差对测试准确度带来的不良影响，提高利用第一振荡信号OSC+和第二振荡信号OSC-对存储器进行测试的测试准确度。例如，第一振荡信号OSC+的占空比和第二振荡信号OSC-的占空比可精确控制在50％。
另外，由于振荡电路101还包括路径模拟电路121，该路径模拟电路121不仅能够将高速振荡信号放大输出，且还可以模拟从口控制器到高速差分输入电路的输出端的信号特性，使得第一振荡信号OSC+和第二振荡信号OSC-更加符合存储器的实际应用情况，从而进一步的提高利用第一振荡信号OSC+和第二振荡信号OSC-进行测试的测试准确性。
通过差分输入电路12、比较单元102以及逻辑单元103，能够在存储器内部产生稳定的第一内部信号IBO+和第二内部信号IBO-，该第一内部信号IBO+和第二内部信号IBO-满足存储器高频工作信号的需求，因此能够作为测试存储器的测试输入信号，使得存储器能够实现内置自测功能，无需利用额外的测试机提供测试输入信号，同时解决了测试机难以提供高频的测试输入信号的问题。
同时，该存储器还能够对差分输入电路12进行校正，可以减小由差分输入电路12本身所引起的占空比偏差，从而提高了存储器的读写操作性能，例如提高了噪声容限且改善了信号完整性。相应的，第一内部信号IBO+和第二内部信号IBO-基于第一外部信号PAD+和第二外部信号PAD-PAD产生时，该第一内部信号IBO+和第二内部信号IBO-为存储器正常读写操作所需的时钟信号，由于第一内部信号IBO+和第二内部信号IBO-的占空比稳定性好，因此能够提高存储器的读写操作性能。
此外，本实施例中，比较单元102对差分输入电路12的输出进行检测，且逻辑单元103基于比较单元102的输出结果对差分输入电路12进行控制，从而保证第一内部信号IBO+和第二内部信号IBO-的占空比能够稳定在第二预设范围内，从而避免了占空比偏差对测试准确度带来的不良影响，提高利用第一内部信号IBO+和第二内部信号IBO-对存储器进行测试的测试准确度。例如，第一内部信号IBO+和第二内部信号IBO-的占空比可精确控制在50％。
同时，本实施例提供的存储器，还具有占空比监测功能以及占空比校准功能。
本发明另一实施例还提供一种存储器，图7为本发明另一实施例提供的存储器的一种功能框图，图8为本发明另一实施例提供的存储器的另一种功能框图，图9为本发明另一实施例提供的存储器的结构示意图。以下将结合附图对本发明另一实施例提供的存储器进行详细说明。
参考图7至图9，本实施例中，存储器包括：校准电路21，用于接收第一外部信号PAD+和第二外部信号PAD-，并产生第一内部信号IBO+和第二内部信号IBO-，第一内部信号IBO+和/或第二内部信号IBO-的占空比在第三预设范围内；时钟产生电路22，用于产生第一振荡信号OSC+和第二振荡信号OSC-，第一振荡信号OSC+与第二振荡信号OSC-的频率相同、相位相反；其中，校准电路21还用于调节第一振荡信号OSC+和/或第二振荡信号OSC-的占空比，并使得第一振荡信号OSC+和/或第二振荡信号OSC-的占空比在第四预设范围内。
以下将结合附图对本实施例提供的存储器进行详细说明。
具体地，第一外部信号PAD+和第二外部信号PAD-为存储器正常读写操作所需的时钟信号，且第一外部信号PAD+和第二外部信号PAD-为差分信号。
本实施例中，校准电路21包括：差分输入电路201，用于接收第一外部信号PAD+和第二外部信号PAD-，并产生第一内部信号IBO+和第二内部信号IBO-；比较单元202，连接差分输入电路201的输出端，并对第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比进行比较；逻辑单元203，连接比较单元202和差分输入电路201，用于根据比较单元202的输出结果对差分输入电路201进行控制，使得第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比到达所述第三预设范围内。
由于第一内部信号IBO+与第二内部信号IBO-为差分信号，因此第一内部信号IBO+的占空比与第二内部信号IBO-的占空比之和为100％，通过设置比较单元202检测差分的第一内部信号IBO+和第二内部信号IBO-的占空比大小。具体地，比较单元202对第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比进行比较，包括以下三种情况中的至少一种：
比较单元202对第一内部信号IBO+的占空比进行比较。具体地，比较单元202比较第一内部信号IBO+的占空比是否到达第三预设范围，例如，该第三预设范围可以为48％～52％。若比较单元202比较第一内部信号IBO+的占空比在第三预设范围内，则说明第二内部信号IBO-的占空比也在第三预设范围内；若比较单元202比较第一内部信号IBO+的占空比不在第三预设范围内，则说明第二内部信号IBO-的占空比也不在第三预设范围内。
比较单元202对第二内部信号IBO-的占空比进行比较。具体地，比较单元202比较第二内部信号IBO-的占空比是否到达第三预设范围内，该第二预设范围可以为48％～52％。若比较单元202比较第二内部信号IBO-的占空比在第三预设范围内，则说明第一内部信号IBO+的占空比也在第三预设范围内；若比较单元202比较第二内部信号IBO-的占空比不在第三预设范围内，则说明第一内部信号IBO+的占空比也不在第三预设范围内。
比较单元202对第一内部信号IBO+的占空比与第二内部信号IBO-的占空比进行比较。具体地，比较单元202获取第一内部信号IBO+的占空比与第二内部信号IBO-的占空比的差值是否在预设差值范围内，该预设差值范围可以为-4％～4％；若比较单元202比较该差值在预设差值范围内，则说明第一内部信号IBO+和第二内部信号IBO-的占空比在第三预设范围内，否则，第一内部信号IBO+和第二内部信号IBO-的占空比未到达第三预设范围。
需要说明的是，上述的第三预设范围以及预设差值范围的数值范围均为示例性说明，本实施例并不对第三预设范围以及预设差值范围做限定，可根据存储器的实际性能需求合理设置第三预设范围以及预设差值范围。
具体地，比较单元202包括：积分单元212，其具有第一输入端3和第二输入端4，第一输入端3接收第一内部信号IBO+或第二内部信号IBO-中的一者，第二输入端4接收所述第二内部信号IBO-或第一内部信号IBO+中的另一者；比较器222，连接积分单元212的输出端。
其中，积分单元212包括两个积分电路，且第一输入端3作为一积分电路的输入端，第二输入端4作为另一积分电路的输入端。比较器222用于比较两个积分电路的输出并输出高电平或者低电平。
更具体地，比较单元202由两个积分电路对输入的第一内部信号IBO+和第二内部信号IBO-进行积分运算，且积分运算的结果输入至比较器222中，且比较器222输出比较结果。
以第一内部信号IBO+为正端(duty+)且第二内部信号IBO-为负端(duty-)为例，在一个例子中，比较器222的输出为高电平，则表明第一内部信号IBO+的占空比大于第二内部信号IBO-的占空比；比较器222的输出为低电平，则表明第一内部信号IBO+的占空比小于第二内部信号IBO-的占空比。
需要说明的是，上述关于比较单元202的输出结果与第一内部信号IBO+的占空比和第二内部信号IBO-的占空比之间的对应关系仅为示例，本实施例并不限定高电平以及低电平与第一内部信号IBO+的占空比和第二内部信号IBO-的占空比之间的对应关系，只要保证不同的输出结果对应不同的第一内部信号IBO+的占空比和第二内部信号IBO-的占空比之间的对应关系即可。
如图8所示，比较单元202的输出结果可以经采样时钟clk1采样输出。本实施例中，比较单元202由一采样时钟clk1驱动，采样时钟clk1的频率低于第一内部信号IBO+的频率和/或第二内部信号IBO-的频率。采样时钟clk1的频率越快，则采样误差越大；采样时钟clk1的频率越慢，则采样误差越小，但测试时间越长。因此，可根据采样误差以及测试时间综合选择采样时钟clk1的最优频率。
本实施例中，时钟产生电路还包括：分频器204，接收一外部时钟信号CLK，产生采样时钟clk1。该外部时钟信号CLK既可以是测试机提供的，也可以是存储器提供的。
此外，由前述分析可知，若采样时钟clk1的频率可调，则可根据实际情况选择不同的采样时钟clk1频率，为此，本实施例中，时钟产生电路还可以包括：第五寄存器组205，与分频器204连接，用于配置采样时钟的频率。第五寄存器组205可以为模式寄存器。
由于比较单元202的固有特性可能会带来输入偏差，为了消除比较单元202自由的输入偏差对测试结果带来的误差，本实施例中，比较单元202还可以被配置为第一输入端3和第二输入端4可互换。具体地，比较单元202被配置为：
积分单元212的第一输入端3在一翻转标识信号为低电平时接收第一内部信号IBO+，在翻转标识信号为高电平时接收第二内部信号IBO-；积分单元212的第二输入端4在翻转标识信号为低电平时接收第二内部信号IBO-，在翻转标识信号为高电平时接收第一内部信号IBO+。其中，存储器中具有模式寄存器，该翻转标识信号可以由模式寄存器提供，例如在LPDDR4或者LPDDR5或者LPDDR6中，翻转标识信号可定义为DCM MR OP[1]，DCM MR OP[1]＝0表示翻转标识信号为低电平，DCM MR OP[1]＝1表示翻转标识信号为高电平。
逻辑单元203基于比较单元202的检测结果对差分输入电路201进行控制，调整差分输入电路201的电路特性，以使调整后的差分输入电路201输出的第一内部信号IBO+和第二内部信号IBO-的占空比到达第二预设范围内。
具体地，逻辑单元203包括：计数器213，用于调节第一内部信号IBO+和/或第二内部信号IBO-的占空比；第一寄存器组223，当翻转标识信号为低电平时，根据比较器222的输出存储计数器213的第一值；第二寄存器组233，当翻转标识信号为高电平时，根据比较器222的输出存储计数器213的第二值。
具体地，计数器213的作用包括：调节差分输入电路201的电路特性，且改变第一内部信号IBO+的占空比以及第二内部信号IBO-的占空比，且第一内部信号IBO+的占空比以及第二内部信号IBO-的占空比的变化为单调性变化，例如在一个计数周期内占空比从最小变到最大或者从最大变到最小。在一个计数周期内，比较器222的输出结果将有且仅有一个反转点，该反转点对应的计数器213的值是差分输入电路201输出的第一内部信号IBO+和第二内部信号IBO-的占空比最接近第三预设范围的设置，将这个值作为计数器213的值存入第一寄存器组223或者第二寄存器组233。
更具体地，当翻转标识信号为低电平时，根据比较器222的输出存储计数器213的第一值，该第一值存入第一寄存器组223；当翻转标识信号为高电平时，根据比较器222的输出存储计数器213的第二值，该第二值存入第二寄存器组233。为便于理解，以下将对逻辑单元203的工作原理进行详细说明：
当翻转标识信号为低电平时，积分单元212的第一输入端3接收第一内部信号IBO+，第二输入端4接收第二内部信号IBO-；计数器213开始计数，例如在一个计数周期内从0开始计数且计到31，同时差分输入电路201输出的第一内部信号IBO+和第二内部信号IBO-的占空比也从最小变到最大(例如从40％变到60％)或者从最大变到最小；这样，在一个计数周期(例如从0到31)内，比较器222将有且仅有一个反转点，该反转点对应的计数器213的值为第一值，该第一值是差分输入电路201输出的第一内部信号IBO+的占空比最接近第二预设范围的设置，例如可以是占空比最接近50％的设置，该第一值存入第一寄存器组223中。
当翻转标识信号为高电平时，积分单元212的第一输入端3接收第二内部信号IBO-，第二输入端4接收第一内部信号IBO+，即比较单元202的输入端互换，计数器213进入新的计数周期，例如重新从0开始计数且计到31，同样的，将比较器222的输出反转点对应的计数器213的第二值存入第二寄存器组233中。
需要说明的是，上述从0到31的计数周期仅为示例说明，本实施例中并不对计数器213的计数方式进行限定，计数器213除为加法计数器外也可以为减法计数器，既可以为依次递增或者递减式计数，也可以为步进式递增或者递减计数，保证计数器213在单个计数周期内单调性变化即可。
比较单元202的第一输入端3与第二输入端4互换，通过两次计数控制差分输入电路201的方式，可以消除比较单元202自身的输入偏差带来的不良影响，进一步的提高测试结果的准确性。
此外，逻辑单元203还可以包括：运算组件243，连接第一寄存器组223和第二寄存器组233，用于对第一寄存器组223和第二寄存器组233的输出做加减乘除运算；第三寄存器组253，连接运算组件243，用于存储运算组件243的输出结果。
具体地，第一寄存器组223的输出指的是存入第一寄存器组223的第一值，第二寄存器组233的输出指的是存入第二寄存器组233的第二值。本实施例中，运算组件243对第一值和第二值进行相加除以2，得到平均值，且该平均值作为运算组件243的输出结果，该平均值被存入第三寄存器组253。由于该平均值已经消除掉比较单元202自有的输入偏差，因此该平均值为差分输入电路201输出的第一内部信号IBO+和第二内部信号IBO-的占空比最接近第三预设范围的设置，例如第一内部信号IBO+和第二内部信号IBO-的占空比最接近50％。
可以理解的是，该平均值既可以是第一值和第二值进行相加除以2向上取整的整数，也可以是第一值和第二值进行相加除以2向下取整的整数。
需要说明的是，本实施例中以对第一值和第二值取平均作为示例，在其他实施例中，也可以采用其他的运算方式对第一值和第二值进行运算。
第一寄存器组223、第二寄存器组233以及第三寄存器组253均可以为模式寄存器。
本实施例中，计数器213由一计算器时钟驱动，计算器时钟的频率低于第一内部信号IBO+的频率和/或第二内部信号IBO-的频率。计算器时钟的频率可调，根据调整差分输入电路201的速度合理选择计算器时钟的频率。
此外，采样时钟的频率可以与计算器时钟的频率相同。分频器还可以用于接收一外部时钟信号，产生采样时钟和计算器时钟；同样的，第五寄存器组还可以用于配置计算器时钟的频率。
存入第三寄存器组253的值对应为差分输入电路201的设置，此时，差分输入电路201的占空比选择由计数器213切换为第三寄存器组253，使得差分输入电路固定输出具有最优占空比(即第三预设范围内的占空比)的第一内部信号IBO+和第二内部信号IBO-。可以理解的是，在差分输入电路201固定以最优占空比输出第一内部信号IBO+和第二内部信号IBO-期间，比较单元202可以持续对第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比进行比较，若第一内部信号IBO+的占空比和第二内部信号IBO-的占空比偏离第三预设范围，能够及时检测出这一问题。
具体地，比较单元202还连接时钟产生电路22的输出端，接收第一振荡信号OSC+和第二振荡信号OSC-，用于对第一振荡信号OSC+的占空比和/或第二振荡信号OSC-的占空比进行比较；逻辑单元203还连接时钟产生电路22，且用于根据比较单元202的输出结果对时钟产生电路22进行控制，使得第一振荡信号OSC+和/或第二振荡信号OSC-的占空比在第四预设范围。
相应的，对于比较单元202而言，其积分电路212还被配置为，第一输入端3接收第一振荡信号OSC+或第二振荡信号OSC-中的一者，第二输入端4接收第二振荡信号OSC-或第一振荡信号OSC+中的另一者。第一输入端3在一翻转标识信号为低电平时接收第一振荡信号OSC+，在翻转标识信号为高电平时接收第二振荡信号OSC-；第二输入端在翻转标识信号为低电平时接收第二振荡信号OSC-，在翻转标识信号为高电平时接收第一振荡信号OSC+。
相应的，计数器还用于调节第一振荡信号OSC+的占空比和/或第二振荡信号OSC-的占空比；且采样时钟的频率低于第一振荡信号OSC+和/或第二振荡信号OSC-的频率；此外，计算器时钟的频率低于第一振荡信号OSC+的频率和/或第二振荡信号OSC-的频率。
本实施例中，时钟产生电路22包括：振荡电路221，用于产生第一振荡信号OSC+和第二振荡信号OSC-，且所述振荡电路221的输出端连接比较单元202。校准电路21还控制振荡电路221，以使得第一振荡信号OSC+和/或第二振荡信号OSC-的占空比在第四预设范围内。
具体地，振荡电路221包括：振荡器2211，用于产生第一初始振荡信号和第二初始振荡信号，第一初始振荡信号与第二初始振荡信号的频率相同且相位相反；路径模拟电路2212，介于振荡器2211和比较单元202之间，一端连接振荡器2211的输出端，另一端连接比较单元202的输入端，用于模拟第一路径的电路特性，接收第一初始振荡信号以产生第一振荡信号OSC+，接收第二初始振荡信号以产生第二振荡信号OSC-；还包括：第四寄存器组2213，与振荡器2211连接，用于配置第一振荡信号OSC+的频率和第二振荡信号OSC-的频率；还包括：第六寄存器组2214，与路径模拟电路2212连接，用于配置路径模拟电路2212的电性参数。
有关振荡电路221的具体结构说明，可参考前述实施例，以下将不做详细赘述。
有关校准电路21使得第一振荡信号OSC+和第二振荡信号OSC-的占空比在第四预设范围内的具体机理，可参考前述校准电路21使得第一内部信号IBO+和第二内部信号IBO-的占空比在第三预设范围内的具体机理，以下将不做详细赘述。
相应的，存储器还包括：第一选择器24，第一振荡信号OSC+、第二振荡信号OSC-、第一内部信号IBO+、第二内部信号IBO-、第一外部信号PAD+、第二外部信号PAD-均通过第一选择器连接至所述比较单元，记所述第一振荡信号OSC+和第二振荡信号OSC-为第一差分对信号，记第一外部信号PAD+和第二外部信号PAD-为第二差分对信号，记第一内部信号IBO+和第二内部信号IBO-为第三差分对信号，第一选择器24用于选择第一差分对信号、第二差分对信号和第三差分对信号中的一者输入比较单元203。
第一选择器24的控制端接收一选择使能信号SEL，并基于选择使能信号SEL选择第一差分对信号、第二差分对信号和第三差分对信号中的一者输入比较单元202。具体地，当需要对第一振荡信号OSC+和第二振荡信号OSC-的占空比进行监测，则选择第一振荡信号OSC+和第二振荡信号OSC-输入比较单元202；当需要对第一外部信号PAD+和第二外部信号PAD-的占空比进行监测，则选择第一外部信号PAD+和第二外部信号PAD-输入比较单元202；当需要对第一内部信号IBO+和第二内部信号IBO-的占空比进行监测，则选择第一内部信号IBO+和第二内部信号IBO-输入比较单元202。
本实施例中，差分输入电路201还可以用于接收第一振荡信号OSC+和第二振荡信号OSC-，并产生第一内部信号IBO+和第二内部信号IBO-，并基于第一内部信号IBO+和第二内部信号IBO-的占空比比较结果，对差分输入电路201进行控制。由于差分输入电路201具有固有的电路特性，即使第一振荡信号OSC+和第二振荡信号OSC-的占空比符合要求即在第四预设范围内，但经由差分输入电路201输出后获得的第一内部信号IBO+和第二内部信号IBO-的占空比可能发生偏离。
为此，控制差分输入电路201接收第一振荡信号OSC+和第二振荡信号OSC-(其占空比在第四预设范围内)，并输出第一内部信号IBO+和第二内部信号IBO-，采用比较单元202对第一内部信号IBO+的占空比和第二内部信号IBO-的占空比进行检测，并采用逻辑单元203对差分输入电路201进行控制，能够减小甚至消除差分输入电路201固有的电路特性对时钟信号造成的影响。
相应的，存储器还包括：第二选择器23，第一振荡信号OSC+、第二振荡信号OSC-、第一外部信号PAD+、第二外部信号PAD-均通过第二选择器23连接至差分输入电路201，记第一振荡信号OSC+和第二振荡信号OSC-为第一差分对信号，记第一外部信号PAD+和第二外部信号PAD-为第二差分对信号，第二选择器用于选择第一差分对信号和第二差分对信号之一输入差分输入电路201。
第二选择器23的控制端接收一校准使能信号dca，当校准使能信号为低电平时，第一外部信号PAD+和第二外部信号PAD-输入差分输入电路201，当校准使能信号为高电平时，第一振荡信号OSC+和第二振荡信号OSC-输入差分输入电路201。
校准使能信号dca为高电平，则存储器进入占空比校准状态，占空比在第四预设范围内的第一振荡信号OSC+和第二振荡信号OSC-输入至差分输入电路201，以执行占空比校准或占空比调节，实现DCA功能；校准使能信号dca为低电平，则存储器退出占空比校准状态，第一外部信号PAD+和第二外部信号PAD-输入至差分输入电路201，以执行占空比检测或占空比监测，实现DCM功能。此外，校准使能信号dca为低电平，则存储器也可以为占空比校准状态，第一外部信号PAD+和第二外部信号PAD-输入至差分输入电路201，以执行占空比检测或占空比监测之后，对差分输入电路201进行调整，以执行占空比校准或占空比调节，实现DCA功能。
另外，在占空比在第四预设范围内的第一振荡信号OSC+和第二振荡信号OSC-输入至差分输入电路201之前，还需要获取占空比在第四预设范围内的第一振荡信号OSC+和第二振荡信号OSC-。具体地，利用比较单元202和逻辑单元203对时钟产生电路22进行控制，使得振荡电路221输出的第一振荡信号OSC+和第二振荡信号OSC-的占空比在第四预设范围内。
不难发现，前一实施例中，占空比监测和校准的功能划分在时钟产生电路中，即用于占空比监测和校准的比较单元以及逻辑单元在时钟产生电路中，而本实施例中，占空比监测和校准的功能划分在校准电路中，即用于占空比监测和校准的比较单元和逻辑单元在校准电路中。
本实施例提供的存储器中，校准电路21，能够接收第一外部信号PAD+和第二外部信号PAD-，并差生具有稳定占空比的第一内部信号IBO+和第二内部信号IBO-，该第一内部信号IBO+和第二内部信号IBO-作为存储器正常读写操作所需的时钟信号，有利于改善存储器的读写操作性能。且时钟产生电路22可产生差分的第一振荡信号OSC+和第二振荡信号OSC-，该第一振荡信号OSC+和第二振荡信号OSC-可作为存储器进行测试的测试时钟信号，因此无需外部测试机提供测试时钟信号。同时，校准电路21还可对调节第一振荡信号OSC+和/或第二振荡信号OSC-的占空比，并使得第一振荡信号OSC+和/或第二振荡信号OSC-的占空比在第四预设范围内，有利于提高测试存储器的测试结果的准确性。
本实施例提供的存储器中，对于校正校准电路而言，通过差分输入电路201、比较单元202以及逻辑单元203，能够在存储器内部产生稳定的第一内部信号IBO+和第二内部信号IBO-，该第一内部信号IBO+和第二内部信号IBO-满足存储器高频工作信号的需求，因此能够作为测试存储器的测试输入信号，使得存储器能够实现内置自测功能，无需利用额外的测试机提供测试输入信号，同时解决了测试机难以提供高频的测试输入信号的问题。
同时，该校准电路还能够对差分输入电路201进行校正，可以减小由差分输入电路201本身所引起的占空比偏差，从而提高了存储器的读写操作性能，例如提高了噪声容限且改善了信号完整性。
此外，本实施例中，比较单元202对差分输入电路201的输出进行检测，且逻辑单元203基于比较单元202的输出结果对差分输入电路201进行控制，从而保证第一内部信号IBO+和第二内部信号IBO-的占空比能够稳定在第二预设范围内，从而避免了占空比偏差对测试准确度带来的不良影响，提高利用第一内部信号IBO+和第二内部信号IBO-对存储器进行测试的测试准确度。例如，第一内部信号IBO+和第二内部信号IBO-的占空比可精确控制在50％。
同时，本实施例提供的存储器，还具有占空比监测功能以及占空比校准功能。
本发明再一实施例还提供一种存储器，图10为本发明再一实施例提供的存储器的功能框图，图11为本发明再一实施例提供的存储器的结构示意图。
参考图10及图11，本实施例中，存储器包括：时钟产生电路32，用于产生第一振荡信号OSC+和第二振荡信号OSC-，第一振荡信号OSC+与第二振荡信号OSC-的频率相同、相位相反，且其占空比均在第五范围内；第一外部信号PAD+和第二外部信号PAD-，来自存储器外部，且其占空比均在第六范围内；差分输入电路301，在测试模式时，接收第一振荡信号OSC+和第二振荡信号OSC-，并输出第一内部信号IBO+和第二内部信号IBO-；在正常工作模式时，接收第一外部信号PAD+和第二外部信号PAD-，并输出第一内部信号IBO+和第二内部信号IBO-；其中，差分输入电路301与时钟产生电路32有数据交互，使得在测试模式时或在正常工作模式时，第一内部信号IBO+和/或第二内部信号IBO-的占空比在第七范围内。
以下将结合附图对本实施例提供的存储器进行详细说明。
本实施例中，时钟产生电路32包括：振荡电路321，用于产生第一振荡信号OSC+和第二振荡信号OSC-；比较单元302，接收第一振荡信号OSC+和第二振荡信号OSC-，用于对第一振荡信号OSC+的占空比和/或第二振荡信号OSC-的占空比进行比较；逻辑单元303，连接比较单元302和振荡电路321，用于根据比较单元302的输出结果对振荡电路321进行控制，使得第一振荡信号OSC+和/或第二振荡信号OSC-占空比在第五范围内。
具体地，振荡电路321包括：振荡器3211、路径模拟电路3212、第四寄存器组3213以及第六寄存器组3214。有关振荡电路321的具体结构说明，可参考前述实施例，以下将不做赘述。
相应地，数据交互包括：在测试模式或者正常工作模式时，比较单元302接收第一内部信号IBO+和所述第二内部信号IBO-，且用于对第一内部信号IBO+和/或第二内部信号IBO-的占空比进行比较；逻辑单元303还连接差分输入电路301，用于根据比较单元302的输出结果对差分输入电路301进行控制，使得第一内部信号IBO+和第二内部信号IBO-的占空比在第七范围内。
测试模式指的是，对存储器进行测试时的工作模式，其目的是测试存储器的性能。正常工作模式指的是，存储器进行正常读写操作时的工作模式。
相应的，比较单元302包括：积分单元312，其具有第一输入端3和第二输入端4；比较器322，连接积分单元312的输出端。
在测试模式时，第一输入端3接收第一振荡信号OSC+或第二振荡信号OSC-中的一者，第二输入端4接收第二振荡信号OSC-或第一振荡信号OSC+中的另一者，或者，第一输入端3接收第一内部信号IBO+或第二内部信号IBO-中的一者，第二输入端4接收第二内部信号IBO-或第一内部信号IBO+中的另一者；在正常工作模式时，第一输入端3接收第一内部信号IBO+或第二内部信号IBO-中的一者，第二输入端4接收第二内部信号IBO-或第一内部信号IBO+中的另一者，或者，第一输入端3接收第一外部信号PAD+或者第二外部信号PAD-中的一者，第二输入端4接收第一外部信号PAD+和第二外部信号PAD-中的另一者。
相应的，存储器还可以包括：第一选择器34，第一振荡信号OSC+、第二振荡信号OSC-、第一内部信号IBO+、第二内部信号IBO-、第一外部信号PAD+、第二外部信号PAD-均通过第一选择器连接至比较单元302，记第一振荡信号OSC+和第二振荡信号OSC-为第一差分对信号，记第一外部信号PAD+和第二外部信号PAD-为第二差分对信号，记第一内部信号IBO+和第二内部信号IBO-为第三差分对信号，第一选择器34用于选择第一差分对信号、第二差分对信号和三差分对信号中的一者输入比较单元302。
具体地，在测试模式时，第一选择器34选择第一差分对信号或者第三差分对信号输入比较单元302，以对第一振荡信号OSC+和第二振荡信号OSC-的占空比进行比较，或者，对第一内部信号IBO+和第二内部信号IBO-的占空比进行比较。需要说明的是，此处所指的第一内部信号IBO+和第二内部信号IBO-是差分放大电路301接收第一振荡信号OSC+和第二振荡信号OSC-输出的。
在正常工作模式时，第一选择器34选择第二差分对信号或者第三差分对信号输入比较单元302，以对第一外部信号PAD+和第二外部信号PAD-的占空比进行比较，或者，对第一内部信号IBO+和第二内部信号IBO-的占空比进行比较。需要说明的是，此处所指的第一内部信号IBO+和第二内部信号IBO-是差分放大电路301接收第一外部信号PAD+和第二外部信号PAD-输出的。
相应地，存储器还可以包括：第二选择器33，第一振荡信号OSC+、第二振荡信号OSC-、第一外部信号PAD+、第二外部信号PAD-均通过第二选择器连接至差分输入电路301，记第一振荡信号OSC+和第二振荡信号OSC-为第一差分对信号，记第一外部信号PAD+和第二外部信号PAD-为第二差分对信号，第二选择器33用于选择第一差分对信号和第二差分对信号之一输入差分输入电路301。
具体地，在测试模式时，第二选择器33选择第一差分对信号输入差分输入电路301，以使第一振荡信号OSC+和第二振荡信号OSC-作为测试存储器的测试信号。在正常工作模式时，第二选择器33选择第二差分对信号输入差分输入电路301，以使第一外部信号PAD+和第二外部信号PAD-作为存储器正常读写操作所需的时钟信号。
此外，在测试模式或正常工作模式时，积分单元312的第一输入端3在一翻转标识信号为低电平时接收第一内部信号IBO+，在翻转标识信号为高电平时接收第二内部信号IBO-；积分单元312的第二输入端4在翻转标识信号为低电平时接收第二内部信号IBO-，在翻转标识信号为高电平时接收第一内部信号IBO+。
在测试模式时，积分单元312的第一输入端3在一翻转标识信号为低电平时接收第一振荡信号OSC+，在翻转标识信号为高电平时接收第二振荡信号OSC-；积分单元312的第二输入端4在翻转标识信号为低电平时接收第二振荡信号OSC-，在翻转标识信号为高电平时接收第一振荡信号OSC+。
有关积分单元312的第一输入端3和第二输入端4互换的好处，可参考前述实施例的描述，在此不再赘述。
本实施例中，逻辑单元303包括：计数器313，用于调节第一内部信号IBO+的占空比和/或第二内部信号IBO-的占空比；第一寄存器组323，当翻转标识信号为低电平时，根据比较器322的输出存储计数器313的第一值；第二寄存器组333，当翻转标识信号为高电平时，根据比较器322的输出存储计数器313的第二值。
逻辑单元303还包括：运算组件343，连接第一寄存器组323和第二寄存器组333，用于对第一寄存器组323和第二寄存器组333的输出做加减乘除运算；第三寄存器组353，连接运算组件343，用于存储运算组件343的输出结果。
有关计数器313、第一寄存器组323、第二寄存器组333、运算组件343以及第三寄存器组353的具体说明，可参考前述实施例的相应描绘，以下将不做赘述。
本实施例提供的存储器能够实现如下功能：
在测试模式时，比较单元302先对第一振荡信号OSC+和第二振荡信号OSC-的占空比进行比较，逻辑单元303基于比较单元302输出的比较结果对振荡电路321进行控制，以使得第一振荡信号OSC+和第二振荡信号OSC-的占空比在第五范围内；在这一基础上，在测试模式时，具有稳定占空比的第一振荡信号OSC+和第二振荡信号OSC-输入至差分输入电路301，经差分输入电路301输出第一内部信号IBO+和第二内部信号IBO-；比较单元302先对第一内部信号IBO+和第二内部信号IBO-的占空比进行比较，逻辑单元303基于比较单元302输出的比较结果对差分输入电路301进行控制，以使得第一内部信号IBO+和第二内部信号IBO-的占空比在第七范围内。上述第五范围和第七范围例如可以是48％～52％，或者均为50％。
在正常工作模式时，占空比在第六范围内的第一外部信号PAD+和第二外部信号PAD-输入至差分输入电路301，经差分输入电路301输出第一内部信号IBO+和第二内部信号IBO-；比较单元302先对第一内部信号IBO+和第二内部信号IBO-的占空比进行比较，逻辑单元303基于比较单元302输出的比较结果对差分输入电路301进行控制，以使得第一内部信号IBO+和第二内部信号IBO-的占空比在第七范围内。上述第五范围和第七范围例如可以是48％～52％，或者均为50％。
也就是说，本实施例提供的存储器，不仅具有内置自测系统，且还能够实现占空比监测和校准功能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (44)

1.一种存储器，其特征在于，包括：
时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反，且其占空比均在第一预设范围内；
差分输入电路，用于接收第一外部信号和第二外部信号，并产生第一内部信号和第二内部信号；
其中，所述时钟产生电路还用于监测所述第一内部信号和/或所述第二内部信号的占空比，并使得所述第一内部信号和/或所述第二内部信号的占空比在第二预设范围内；
所述时钟产生电路包括：振荡电路，用于产生所述第一振荡信号和所述第二振荡信号；比较单元，接收所述第一振荡信号和所述第二振荡信号，并用于对所述第一振荡信号的占空比和/或所述第二振荡信号的占空比进行比较；逻辑单元，连接所述比较单元和所述振荡电路，用于根据所述比较单元的输出结果对所述振荡电路进行控制，使得所述第一振荡信号的占空比和所述第二振荡信号的占空比在所述第一预设范围内；
所述比较单元还连接所述差分输入电路的输出端，并对所述第一内部信号的占空比和/或所述第二内部信号的占空比进行比较；所述逻辑单元还连接所述差分输入电路，并用于根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号的占空比和/或所述第二内部信号的占空比在所述第二预设范围内。
2.根据权利要求1所述的存储器，其特征在于，所述比较单元包括：
积分单元，其具有第一输入端和第二输入端，所述第一输入端接收所述第一内部信号或所述第二内部信号中的一者，所述第二输入端接收所述第二内部信号或所述第一内部信号中的另一者；或者，所述第一输入端接收所述第一振荡信号或所述第二振荡信号中的一者，所述第二输入端接收所述第二振荡信号或所述第一振荡信号中的另一者；
比较器，连接所述积分单元的输出端。
3.根据权利要求2所述的存储器，其特征在于，所述积分单元被配置为：
所述第一输入端在一翻转标识信号为低电平时接收所述第一内部信号，在所述翻转标识信号为高电平时接收所述第二内部信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二内部信号，在所述翻转标识信号为高电平时接收所述第一内部信号；或者，
所述第一输入端在一翻转标识信号为低电平时接收所述第一振荡信号，在所述翻转标识信号为高电平时接收所述第二振荡信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二振荡信号，在所述翻转标识信号为高电平时接收所述第一振荡信号。
4.根据权利要求3所述的存储器，其特征在于，所述逻辑单元包括：
计数器，用于调节所述第一内部信号的占空比和/或所述第二内部信号的占空比，或者，用于调节所述第一振荡信号的占空比和/或所述第二振荡信号的占空比；
第一寄存器组，当所述翻转标识信号为低电平时，根据所述比较器的输出存储所述计数器的第一值；
第二寄存器组，当所述翻转标识信号为高电平时，根据所述比较器的输出存储所述计数器的第二值。
5.根据权利要求4所述的存储器，其特征在于，所述逻辑单元还包括：
运算组件，连接所述第一寄存器组和所述第二寄存器组，用于对所述第一寄存器组和所述第二寄存器组的输出做加减乘除运算；
第三寄存器组，连接所述运算组件，用于存储所述运算组件的输出结果。
6.根据权利要求5所述的存储器，其特征在于，所述比较单元由一采样时钟驱动，所述采样时钟的频率低于所述第一内部信号的频率和/或所述第二内部信号的频率，且所述采样时钟的频率低于所述第一振荡信号和/或所述第二振荡信号的频率。
7.根据权利要求6所述的存储器，其特征在于，所述计数器由一计算器时钟驱动，所述计算器时钟频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述计算器时钟的频率低于所述第一振荡信号的频率和/或第二振荡信号的频率。
8.根据权利要求7所述的存储器，其特征在于，所述采样时钟的频率和所述计算器时钟的频率相同。
9.根据权利要求8所述的存储器，其特征在于，还包括：分频器，接收一外部时钟信号，产生所述采样时钟和所述计算器时钟。
10.根据权利要求9所述的存储器，其特征在于，还包括：第五寄存器组，与所述分频器连接，用于配置所述采样时钟的频率和所述计算器时钟的频率。
11.根据权利要求1所述的存储器，其特征在于，所述振荡电路包括：振荡器，用于产生第一初始振荡信号和第二初始振荡信号，所述第一初始振荡信号与所述第二初始振荡信号的频率相同且相位相反；
路径模拟电路，介于所述振荡器和所述比较单元之间，一端连接所述振荡器的输出端，另一端连接所述比较单元的输入端，用于模拟第一路径的电路特性，接收所述第一初始振荡信号以产生所述第一振荡信号，接收所述第二初始振荡信号以产生所述第二振荡信号。
12.根据权利要求11所述的存储器，其特征在于，还包括：
第四寄存器组，与所述振荡器连接，用于配置所述第一振荡信号的频率和第二振荡信号的频率。
13.根据权利要求12所述的存储器，其特征在于，还包括：第六寄存器组，与所述路径模拟电路连接，用于配置所述路径模拟电路的电性参数。
14.根据权利要求1所述的存储器，其特征在于，还包括：第一选择器，所述第一振荡信号、所述第二振荡信号、所述第一内部信号、所述第二内部信号、所述第一外部信号、所述第二外部信号均通过所述第一选择器连接至所述比较单元，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，记所述第一内部信号和所述第二内部信号为第三差分对信号，所述第一选择器用于选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
15.根据权利要求14所述的存储器，其特征在于，所述第一选择器的控制端接收一选择使能信号，并基于所述选择使能信号选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
16.根据权利要求1所述的存储器，其特征在于，还包括：第二选择器，所述第一振荡信号、所述第二振荡信号、所述第一外部信号、所述第二外部信号均通过所述第二选择器连接至所述差分输入电路，记所述第一振荡信号和所述第二振荡信号为第一差分对信号，记所述第一外部信号和所述第二外部信号为第二差分对信号，所述第二选择器用于选择所述第一差分对信号和所述第二差分对信号之一输入所述差分输入电路。
17.根据权利要求16所述的存储器，其特征在于，所述第二选择器的控制端接收一校准使能信号，当所述校准使能信号为低电平时，所述第一外部信号和第二外部信号输入所述差分输入电路，当所述校准使能信号为高电平时，所述第一振荡信号和第二振荡信号输入所述差分输入电路。
18.一种存储器，其特征在于，包括：
校准电路，用于接收第一外部信号和第二外部信号，并产生第一内部信号和第二内部信号，所述第一内部信号和/或所述第二内部信号的占空比在第三预设范围内；
时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反；
其中，所述校准电路还用于调节所述第一振荡信号和/或所述第二振荡信号的占空比，并使得所述第一振荡信号和/或所述第二振荡信号的占空比在第四预设范围内；
所述校准电路包括：差分输入电路，用于接收所述第一外部信号和所述第二外部信号，并产生所述第一内部信号和所述第二内部信号；比较单元，连接所述差分输入电路的输出端，并对所述第一内部信号的占空比和/或所述第二内部信号的占空比进行比较；逻辑单元，连接所述比较单元和所述差分输入电路，用于根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号的占空比和/或所述第二内部信号的占空比到达所述第三预设范围内；
所述比较单元还连接所述时钟产生电路的输出端，接收所述第一振荡信号和所述第二振荡信号，用于对所述第一振荡信号的占空比和/或所述第二振荡信号的占空比进行比较；所述逻辑单元还连接所述时钟产生电路，且用于根据所述比较单元的输出结果对所述时钟产生电路进行控制，使得所述第一振荡信号和/或所述第二振荡信号的占空比在第四预设范围；
所述存储器包括：第一选择器，所述第一振荡信号、所述第二振荡信号、所述第一内部信号、所述第二内部信号、所述第一外部信号、所述第二外部信号均通过所述第一选择器连接至所述比较单元，记所述第一振荡信号和所述第二振荡信号为第一差分对信号，记所述第一外部信号和所述第二外部信号为第二差分对信号，记所述第一内部信号和所述第二内部信号为第三差分对信号，所述第一选择器用于选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
19.根据权利要求18所述的存储器，其特征在于，所述比较单元包括：积分单元，其具有第一输入端和第二输入端，所述第一输入端接收所述第一内部信号或所述第二内部信号中的一者，所述第二输入端接收所述第二内部信号或所述第一内部信号中的另一者；或者，所述第一输入端接收所述第一振荡信号或所述第二振荡信号中的一者，所述第二输入端接收所述第二振荡信号或所述第一振荡信号中的另一者；
比较器，连接所述积分单元的输出端。
20.根据权利要求19所述的存储器，其特征在于，所述积分单元被配置为：
所述第一输入端在一翻转标识信号为低电平时接收所述第一内部信号，在所述翻转标识信号为高电平时接收所述第二内部信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二内部信号，在所述翻转标识信号为高电平时接收所述第一内部信号；或者，
所述第一输入端在一翻转标识信号为低电平时接收所述第一振荡信号，在所述翻转标识信号为高电平时接收所述第二振荡信号；所述第二输入端在所述翻转标识信号为低电平时接收所述第二振荡信号，在所述翻转标识信号为高电平时接收所述第一振荡信号。
21.根据权利要求20所述的存储器，其特征在于，所述逻辑单元包括：
计数器，用于调节所述第一内部信号的占空比和/或所述第二内部信号的占空比，或者，用于调节所述第一振荡信号的占空比和/或所述第二振荡信号的占空比；
第一寄存器组，当所述翻转标识信号为低电平时，根据所述比较器的输出存储所述计数器的第一值；
第二寄存器组，当所述翻转标识信号为高电平时，根据所述比较器的输出存储所述计数器的第二值。
22.根据权利要求21所述的存储器，其特征在于，所述逻辑单元还包括：
运算组件，连接所述第一寄存器组和所述第二寄存器组，用于对所述第一寄存器组和所述第二寄存器组的输出做加减乘除运算；
第三寄存器组，连接所述运算组件，用于存储所述运算组件的输出结果。
23.根据权利要求22所述的存储器，其特征在于，所述比较单元由一采样时钟驱动，所述采样时钟的频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述采样时钟的频率低于所述第一振荡信号和/或第二振荡信号的频率。
24.根据权利要求23所述的存储器，其特征在于，所述计数器由一计算器时钟驱动，所述计算器时钟频率低于所述第一内部信号的频率和/或第二内部信号的频率，且所述计算器时钟的频率低于所述第一振荡信号的频率和/或第二振荡信号的频率。
25.根据权利要求24所述的存储器，其特征在于，所述采样时钟的频率和所述计算器时钟的频率相同。
26.根据权利要求25所述的存储器，其特征在于，还包括：分频器，接收一外部时钟信号，产生所述采样时钟和所述计算器时钟。
27.根据权利要求26所述的存储器，其特征在于，还包括：第五寄存器组，与所述分频器连接，用于配置所述采样时钟的频率和所述计算器时钟的频率。
28.根据权利要求18所述的存储器，其特征在于，所述时钟产生电路包括：振荡电路，用于产生所述第一振荡信号和所述第二振荡信号，且所述振荡电路的输出端连接所述比较单元。
29.根据权利要求28所述的存储器，其特征在于，所述振荡电路包括：
振荡器，用于产生第一初始振荡信号和第二初始振荡信号，所述第一初始振荡信号与所述第二初始振荡信号的频率相同且相位相反；
路径模拟电路，介于所述振荡器和所述比较单元之间，一端连接所述振荡器的输出端，另一端连接所述比较单元的输入端，用于模拟第一路径的电路特性，接收所述第一初始振荡信号以产生所述第一振荡信号，接收所述第二初始振荡信号以产生所述第二振荡信号。
30.根据权利要求29所述的存储器，其特征在于，还包括：第四寄存器组，与所述振荡器连接，用于配置所述第一振荡信号的频率和第二振荡信号的频率。
31.根据权利要求30所述的存储器，其特征在于，还包括：第六寄存器组，与所述路径模拟电路连接，用于配置所述路径模拟电路的电性参数。
32.根据权利要求18所述的存储器，其特征在于，所述第一选择器的控制端接收一选择使能信号，并基于所述选择使能信号选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
33.根据权利要求18所述的存储器，其特征在于，还包括：第二选择器，所述第一振荡信号、所述第二振荡信号、所述第一外部信号、所述第二外部信号均通过所述第二选择器连接至所述差分输入电路，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，所述第二选择器用于选择所述第一差分对信号和第二差分对信号之一输入所述差分输入电路。
34.根据权利要求33所述的存储器，其特征在于，所述第二选择器的控制端接收一校准使能信号，当所述校准使能信号为低电平时，所述第一外部信号和第二外部信号输入所述差分输入电路，当所述校准使能信号为高电平时，所述第一振荡信号和第二振荡信号输入所述差分输入电路。
35.一种存储器，其特征在于，包括：
时钟产生电路，用于产生第一振荡信号和第二振荡信号，所述第一振荡信号与所述第二振荡信号的频率相同、相位相反，且其占空比均在第五范围内；
第一外部信号和第二外部信号，来自所述存储器外部，且其占空比均在第六范围内；
差分输入电路，在测试模式时，接收所述第一振荡信号和第二振荡信号，并输出第一内部信号和第二内部信号；在正常工作模式时，接收所述第一外部信号和第二外部信号，并输出第一内部信号和第二内部信号；
其中，所述差分输入电路与所述时钟产生电路有数据交互，使得在所述测试模式时或在所述正常工作模式时，所述第一内部信号和/或所述第二内部信号的占空比在第七范围内；
所述时钟产生电路包括：振荡电路，用于产生所述第一振荡信号和所述第二振荡信号；比较单元，接收所述第一振荡信号和所述第二振荡信号，用于对所述第一振荡信号的占空比和/或所述第二振荡信号的占空比进行比较；逻辑单元，连接所述比较单元和所述振荡电路，用于根据所述比较单元的输出结果对所述振荡电路进行控制，使得所述第一振荡信号和/或所述第二振荡信号占空比在所述第五范围内；
所述数据交互包括：在所述测试模式或者所述正常工作模式时，所述比较单元接收所述第一内部信号和所述第二内部信号，且用于对所述第一内部信号和/或所述第二内部信号的占空比进行比较；所述逻辑单元还连接所述差分输入电路，用于根据所述比较单元的输出结果对所述差分输入电路进行控制，使得所述第一内部信号和所述第二内部信号的占空比在所述第七范围内。
36.根据权利要求35所述的存储器，其特征在于，所述比较单元包括：
积分单元，其具有第一输入端和第二输入端；在所述测试模式时，所述第一输入端接收所述第一振荡信号或所述第二振荡信号中的一者，所述第二输入端接收所述第二振荡信号或所述第一振荡信号中的另一者，或者，所述第一输入端接收所述第一内部信号或第二内部信号中的一者，所述第二输入端接收所述第二内部信号或第一内部信号中的另一者；在所述正常工作模式时，所述第一输入端接收所述第一内部信号或第二内部信号中的一者，所述第二输入端接收所述第二内部信号或第一内部信号中的另一者；
比较器，连接积分单元的输出端。
37.根据权利要求36所述的存储器，其特征在于，所述积分单元被配置为：
在所述测试模式或所述正常工作模式时，所述积分单元的第一输入端在一翻转标识信号为低电平时接收所述第一内部信号，在所述翻转标识信号为高电平时接收所述第二内部信号；所述积分单元的第二输入端在所述翻转标识信号为低电平时接收所述第二内部信号，在所述翻转标识信号为高电平时接收所述第一内部信号。
38.根据权利要求37所述的存储器，其特征在于，或者，所述积分单元被配置为，在所述测试模式时，所述积分单元的第一输入端在一翻转标识信号为低电平时接收所述第一振荡信号，在所述翻转标识信号为高电平时接收所述第二振荡信号；所述积分单元的第二输入端在所述翻转标识信号为低电平时接收所述第二振荡信号，在所述翻转标识信号为高电平时接收所述第一振荡信号。
39.根据权利要求38所述的存储器，其特征在于，所述逻辑单元包括：
计数器，用于调节所述第一内部信号的占空比和/或第二内部信号的占空比；第一寄存器组，当所述翻转标识信号为低电平时，根据所述比较器的输出存储所述计数器的第一值；
第二寄存器组，当所述翻转标识信号为高电平时，根据所述比较器的输出存储所述计数器的第二值。
40.根据权利要求39所述的存储器，其特征在于，所述逻辑单元还包括：
运算组件，连接所述第一寄存器组和所述第二寄存器组，用于对所述第一寄存器组和所述第二寄存器组的输出做加减乘除运算；
第三寄存器组，连接所述运算组件，用于存储所述运算组件的输出结果。
41.根据权利要求35所述的存储器，其特征在于，还包括：第一选择器，所述第一振荡信号、所述第二振荡信号、所述第一内部信号、所述第二内部信号、所述第一外部信号、所述第二外部信号均通过所述第一选择器连接至所述比较单元，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，记所述第一内部信号和所述第二内部信号为第三差分对信号，所述第一选择器用于选择所述第一差分对信号、所述第二差分对信号和所述第三差分对信号中的一者输入所述比较单元。
42.根据权利要求41所述的存储器，其特征在于，在所述测试模式时，所述第一选择器选择所述第一差分对信号或者所述第三差分对信号输入所述比较单元；在所述正常工作模式时，所述第一选择器选择所述第二差分对信号或者所述第三差分对信号输入所述比较单元。
43.根据权利要求35所述的存储器，其特征在于，还包括：第二选择器，所述第一振荡信号、所述第二振荡信号、所述第一外部信号、所述第二外部信号均通过所述第二选择器连接至所述差分输入电路，记所述第一振荡信号和第二振荡信号为第一差分对信号，记所述第一外部信号和第二外部信号为第二差分对信号，所述第二选择器用于选择所述第一差分对信号和第二差分对信号之一输入所述差分输入电路。
44.根据权利要求43所述的存储器，其特征在于，在所述测试模式时，所述第二选择器选择所述第一差分对信号输入所述差分输入电路；在所述正常工作模式时，所述第二选择器选择所述第二差分对信号输入所述差分输入电路。
CN202011173788.8A 2020-10-28 2020-10-28 存储器 Active CN114420191B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202011173788.8A CN114420191B (zh) 2020-10-28 2020-10-28 存储器
KR1020227026184A KR20220122717A (ko) 2020-10-28 2021-07-13 메모리
JP2022545877A JP7449395B2 (ja) 2020-10-28 2021-07-13 メモリ
PCT/CN2021/106019 WO2022088757A1 (zh) 2020-10-28 2021-07-13 存储器
EP21870566.3A EP4044187B1 (en) 2020-10-28 2021-07-13 Memory
US17/448,891 US11923043B2 (en) 2020-10-28 2021-09-26 Memory including clock generation circuit and duty cycle adjustment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011173788.8A CN114420191B (zh) 2020-10-28 2020-10-28 存储器

Publications (2)

Publication Number Publication Date
CN114420191A CN114420191A (zh) 2022-04-29
CN114420191B true CN114420191B (zh) 2023-09-08

Family

ID=81260525

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011173788.8A Active CN114420191B (zh) 2020-10-28 2020-10-28 存储器

Country Status (2)

Country Link
CN (1) CN114420191B (zh)
WO (1) WO2022088757A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001124813A (ja) * 1999-10-27 2001-05-11 Nec Ic Microcomput Syst Ltd クロックデューティ検査回路およびクロックデューティ検査が可能なマイクロコンピュータ
CN104734697A (zh) * 2013-11-19 2015-06-24 英特尔公司 使用异步数字采样的时钟校准
CN106291148A (zh) * 2015-05-20 2017-01-04 中芯国际集成电路制造(上海)有限公司 测试电路及其测试方法
CN111147055A (zh) * 2018-11-02 2020-05-12 美光科技公司 占空比检测器的偏移消除
CN111161771A (zh) * 2018-11-08 2020-05-15 长鑫存储技术有限公司 高频时钟占空比校准电路、校准方法和存储器
CN111181544A (zh) * 2018-11-13 2020-05-19 长鑫存储技术有限公司 输入接收器电路及智能优化的方法和半导体存储器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7330061B2 (en) * 2006-05-01 2008-02-12 International Business Machines Corporation Method and apparatus for correcting the duty cycle of a digital signal
KR100808591B1 (ko) * 2006-06-30 2008-02-29 주식회사 하이닉스반도체 클럭 트리 회로 및 그를 이용한 듀티 보정 테스트 방법과그를 포함하는 반도체 메모리 장치
KR101285218B1 (ko) * 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
KR100857855B1 (ko) * 2007-02-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100892635B1 (ko) * 2007-04-12 2009-04-09 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR100910862B1 (ko) * 2007-11-05 2009-08-06 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
KR100940836B1 (ko) * 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 메모리 장치의 듀티 싸이클 보정 회로
US7786782B2 (en) * 2008-09-29 2010-08-31 Xilinx, Inc. Method and apparatus for counter-based clock signal adaptation
CN101629978B (zh) * 2008-12-26 2012-10-03 四川和芯微电子股份有限公司 一种实现占空比实时监测的方法和电路
CN102201801B (zh) * 2010-03-23 2013-12-18 三星半导体(中国)研究开发有限公司 高精度振荡器及其自校准方法
KR20170046389A (ko) * 2015-10-21 2017-05-02 삼성전자주식회사 듀티 사이클 정정 회로, 이를 포함하는 반도체 장치 및 듀티 사이클 정정 회로의 동작방법
KR102379446B1 (ko) * 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법
US10241537B2 (en) * 2017-06-14 2019-03-26 Apple Inc. Digital on-chip duty cycle monitoring device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001124813A (ja) * 1999-10-27 2001-05-11 Nec Ic Microcomput Syst Ltd クロックデューティ検査回路およびクロックデューティ検査が可能なマイクロコンピュータ
CN104734697A (zh) * 2013-11-19 2015-06-24 英特尔公司 使用异步数字采样的时钟校准
CN106291148A (zh) * 2015-05-20 2017-01-04 中芯国际集成电路制造(上海)有限公司 测试电路及其测试方法
CN111147055A (zh) * 2018-11-02 2020-05-12 美光科技公司 占空比检测器的偏移消除
CN111161771A (zh) * 2018-11-08 2020-05-15 长鑫存储技术有限公司 高频时钟占空比校准电路、校准方法和存储器
CN111181544A (zh) * 2018-11-13 2020-05-19 长鑫存储技术有限公司 输入接收器电路及智能优化的方法和半导体存储器

Also Published As

Publication number Publication date
WO2022088757A1 (zh) 2022-05-05
CN114420191A (zh) 2022-04-29

Similar Documents

Publication Publication Date Title
US10234336B2 (en) Ring oscillators for temperature detection in wideband supply noise environments
CN114420187B (zh) 校准电路、存储器以及校准方法
US7831223B2 (en) Automatic adjustment circuit for amplitude of differential signal
JP7467655B2 (ja) 較正回路、メモリ及び較正方法
US6215345B1 (en) Semiconductor device for setting delay time
CN114420191B (zh) 存储器
CN111341376B (zh) Sram时序测试电路及测试方法
US11923043B2 (en) Memory including clock generation circuit and duty cycle adjustment
WO2022088748A1 (zh) 时钟产生电路、存储器以及时钟占空比校准方法
KR102666336B1 (ko) 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법
US11881858B2 (en) Clock generation circuit, memory and method for calibrating clock duty cycle
CN111312323B (zh) Sram时序测试电路、方法和存储器
US7545691B2 (en) Measuring circuit for qualifying a memory located on a semiconductor device
RU2800031C1 (ru) Схема калибровки, запоминающее устройство и способ калибровки
JP2006323949A (ja) 半導体記憶装置及びそのテスト方法
CN117198379B (zh) 时序测试电路
US11977116B2 (en) Current test circuit, device and method, and storage medium
CN111383702B (zh) Sram时序测试电路、方法和存储器
US11657866B2 (en) QED shifter for a memory device
WO2017023418A1 (en) Ring oscillators for temperature detection in wideband supply noise environments
CN112349338A (zh) 存储器存储单元特性分析电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant