JP7467655B2 - 較正回路、メモリ及び較正方法 - Google Patents
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Description
本願は、2020年10月28日に中国特許局に提出された、出願番号が202011173755.3であり、発明の名称が「較正回路、メモリ及び較正方法」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照により本願に援用される。
Claims (8)
- 較正回路であって、
第1発振信号及び第2発振信号を受信し、第1内部信号及び第2内部信号を出力するように構成される差動入力回路であって、前記第1発振信号と前記第2発振信号は、同じ周波数で逆位相であり、前記第1発振信号のデューティサイクル及び前記第2発振信号のデューティサイクルは第1所定範囲内にある、差動入力回路と、
前記差動入力回路の出力端子に接続され、前記第1内部信号のデューティサイクル及び/又は前記第2内部信号のデューティサイクルを比較するように構成される、比較ユニットと、
前記比較ユニット及び前記差動入力回路に接続され、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第1内部信号のデューティサイクル及び/又は前記第2内部信号のデューティサイクルを第2所定範囲に達させるように構成される、ロジックユニットと、を備え、
前記ロジックユニットは、
前記第1内部信号のデューティサイクル及び/又は第2内部信号のデューティサイクルを調整するように構成されるカウンタを備え、
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第1内部信号の周波数及び/又は第2内部信号の周波数より低く、
前記カウンタは計算器クロックによって駆動され、前記計算器クロックの周波数は、前記第1内部信号の周波数及び/又は第2内部信号の周波数より低く、
前記サンプリングクロックの周波数は、前記計算器クロックの周波数と同じであり、
前記差動入力回路は、更に、第1外部信号及び第2外部信号を受信するように構成され、前記第1外部信号と前記第2外部信号は、同じ周波数で逆位相であり、
前記較正回路は、更に、分周器と、第5レジスタグループと、セレクタと、を備え、
前記分周器は、外部クロック信号を受信して、前記サンプリングクロック及び前記計算器クロックを生成するように構成され、
前記第5レジスタグループは、前記分周器に接続され、前記サンプリングクロックの周波数及び前記計算器クロックの周波数を設定するように構成され、
前記第1発振信号、前記第2発振信号、前記第1外部信号、及び前記第2外部信号はすべて前記セレクタを介して前記差動入力回路に接続され、前記第1発振信号と前記第2発振信号を第1差動対信号とし、前記第1外部信号と前記第2外部信号を第2差動対信号とし、前記セレクタは、前記第1差動対信号及び前記第2差動対信号のうちの1つを選択して前記差動入力回路に入力するように構成され、
前記セレクタの制御端子は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルのとき、前記第1外部信号及び第2外部信号を前記差動入力回路に入力し、前記較正イネーブル信号が高レベルのとき、前記第1発振信号及び第2発振信号を前記差動入力回路に入力するように構成され、
第1発振信号及び第2発振信号は、メモリに組み込まれた発振回路によって提供される、前記較正回路。 - 前記比較ユニットは、
第1入力端子及び第2入力端子を備える積分ユニットであって、前記第1入力端子は、前記第1内部信号又は前記第2内部信号のうちの一方を受信するように構成され、前記第2入力端子は、前記第2内部信号又は前記第1内部信号のうちの他方を受信するように構成される、積分ユニットと、
前記積分ユニットの出力端子に接続されるコンパレータと、を備える、
請求項1に記載の較正回路。 - 前記積分ユニットの第1入力端子は、反転識別信号が低レベルのときに前記第1内部信号を受信し、前記反転識別信号が高レベルのときに前記第2内部信号を受信するように構成され、
前記積分ユニットの第2入力端子は、前記反転識別信号が低レベルのときに前記第2内部信号を受信し、前記反転識別信号が高レベルのときに前記第1内部信号を受信するように構成される、
請求項2に記載の較正回路。 - 前記ロジックユニットは更に、
前記反転識別信号が低レベルのとき、前記コンパレータの出力に従って前記カウンタの第1値を記憶するように構成される第1レジスタグループと、
前記反転識別信号が高レベルのとき、前記コンパレータの出力に従って前記カウンタの第2値を記憶するように構成される第2レジスタグループと、
前記第1レジスタグループ及び前記第2レジスタグループに接続され、前記第1レジスタグループ及び前記第2レジスタグループの出力に対して加減乗除演算を実行するように構成される演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶するように構成される第3レジスタグループと、を備える、
請求項3に記載の較正回路。 - 請求項1ないし4のいずれか一項に記載の較正回路を備える、メモリ。
- 較正方法であって、
差動入力回路が、第1発振信号及び第2発振信号を受信し、第1内部信号及び第2内部信号を出力することであって、前記第1発振信号と前記第2発振信号は、同じ周波数で逆位相であり、前記第1発振信号及び前記第2発振信号のデューティサイクルは第1所定範囲内にある、ことと、
比較ユニットが、前記第1内部信号及び前記第2内部信号を受信し、前記第1内部信号のデューティサイクル又は前記第2内部信号のデューティサイクルを比較することと、
ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第1内部信号のデューティサイクル及び/又は前記第2内部信号のデューティサイクルを第2所定範囲に達させることと、を含み、
前記ロジックユニットが、カウンタを備え、前記ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することは、
カウンタにより差動入力回路を制御することにより、第1内部信号のデューティサイクル及び第2内部信号のデューティサイクルを調整することを含み、
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第1内部信号の周波数及び/又は第2内部信号の周波数より低く、
前記カウンタは計算器クロックによって駆動され、前記計算器クロックの周波数は、前記第1内部信号の周波数及び/又は第2内部信号の周波数より低く、
前記サンプリングクロックの周波数は、前記計算器クロックの周波数と同じであり、
前記差動入力回路は、更に、第1外部信号及び第2外部信号を受信し、前記第1外部信号と前記第2外部信号は、同じ周波数で逆位相であり、
前記較正方法は、
分周器が、外部クロック信号を受信して、前記サンプリングクロック及び前記計算器クロックを生成することと、
第5レジスタグループが、前記サンプリングクロックの周波数及び前記計算器クロックの周波数を設定することと、
前記第1発振信号と前記第2発振信号を第1差動対信号とし、前記第1外部信号と前記第2外部信号を第2差動対信号とし、セレクタが、前記第1差動対信号及び前記第2差動対信号のうちの1つを選択して前記差動入力回路に入力することと、を更に含み、
前記セレクタの制御端子は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルのとき、前記第1外部信号及び第2外部信号を前記差動入力回路に入力し、前記較正イネーブル信号が高レベルのとき、前記第1発振信号及び第2発振信号を前記差動入力回路に入力し、
第1発振信号及び第2発振信号は、メモリに組み込まれた発振回路によって提供される、前記較正方法。 - 前記比較ユニットが、前記第1内部信号及び第2内部信号を受信することは、
入力された反転識別信号が低レベルのとき、前記比較ユニットは第1内部信号のデューティサイクルを比較することと、
入力された反転識別信号が高レベルのとき、前記比較ユニットは第2内部信号のデューティサイクルを比較することと、を含み、
前記ロジックユニットが更に、第1レジスタグループと、第2レジスタグループとを備え、前記ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することは、
反転識別信号が低レベルのとき、前記カウンタはUからVまでカウントし、カウンタの値がUである場合、前記第1内部信号のデューティサイクルはX%であり、カウンタの値がVである場合、前記第1内部信号のデューティサイクルはY%であり、前記比較ユニットの出力結果が低レベルから高レベルに変更されるとき、このときの前記カウンタに対応するカウンタ値を前記第1レジスタグループに記憶することと、
前記反転識別信号が高レベルのとき、カウンタはUからVまでカウントし、カウンタの値がUである場合、前記第2内部信号のデューティサイクルはY%であり、カウンタの値がVである場合、前記第2発振信号のデューティサイクルはX%であり、前記比較ユニットの出力結果が高レベルから低レベルに変更されるとき、このときの前記カウンタに対応するカウンタ値を前記第2レジスタグループに記憶することと、を更に含み、
前記U及び前記Vは両方とも整数であり、前記Uは前記Vより小さく、前記X及び前記Yは両方とも正整数であり、前記Xは50より小さく、前記Yは50より大きい、
請求項6に記載の較正方法。 - 前記ロジックユニットは更に、演算コンポーネントと、第3レジスタグループとを備え、前記ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することは、
前記演算コンポーネントが、前記第1レジスタグループ及び前記第2レジスタグループの出力に対して加減乗除演算を実行し、得られた数値Hを前記第3レジスタグループに記憶することを更に含み、
前記Hは整数であり、前記Hは前記U以上で前記V以下であり、前記Hに対応する前記第1内部信号のデューティサイクルは、前記第2所定範囲内にある、
請求項7に記載の較正方法。
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