CN104734697A - 使用异步数字采样的时钟校准 - Google Patents

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Abstract

本申请描述使用异步数字采样的时钟校准。所描述的一种装置，包括：异步时钟生成器，生成异步时钟信号；数字采样器，用于使用所述异步时钟信号对信号进行采样；占空比校正器(DCC)，接收差分输入时钟以及生成差分输出时钟，其中所述数字采样器对来自所述差分输出时钟中的至少一个输出时钟进行采样；以及计数器，对所述数字采样器的输出进行计数，并向所述DCC提供控制以调节所述差分输出时钟的占空比。

Description

使用异步数字采样的时钟校准
背景技术
精确时钟校准用于优化高速I/O(输入-输出)性能。例如，时钟校准可以被用于校准时钟信号的占空比，I/O正交调节和时钟相位校准。当前的时钟质量传感器主要基于模拟比较器和/或无源器件(例如，电容器、电阻器等)。这些无源器件占据相当大的面积并且不可以在处理节点上很好地定标。模拟电路(例如，模拟比较器)和/或无源器件的面积开销也限制了传感器的数量和位置，这限制了校准范围。
附图说明
根据下面给出的详细描述和本公开的各种实施例的附图，将更加全面地理解本公开的实施例。然而，这些仅仅为了解释和理解，而不应该被认为是将本公开限于具体实施例。
图1示出了根据本公开的一个实施例的使用异步时钟校准时钟信号的占空比的电路。
图2示出了根据本公开的一个实施例的使用异步时钟校准正交时钟信号的电路。
图3示出了根据本公开的一个实施例的校准时钟度量的电路模型。
图4示出了根据本公开的一个实施例的异步时钟生成器。
图5示出了根据本公开的一个实施例的由异步时钟生成器使用的环形振荡器的延时单元。
图6示出了根据本公开的一个实施例的具有校正发射机时钟的占空比的电路的系统。
图7示出了根据本公开的一个实施例的具有校准由接收机使用的时钟信号相位的电路的系统。
图8示出了根据本公开的一个实施例的用于校准相位内插器的电路。
图9示出了根据本公开的一个实施例的用于校正图8的相位内插器的电路。
图10是根据本公开的一个实施例的具有校准装置的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
所述实施例介绍了可使用标准单元合成的全数字时钟校准装置和方法。在一个实施例中，“随机等效时间采样”规则用于校准信号度量(例如，信号占空比)。在一个实施例中，使用异步周期信号对时钟信号进行重复采样。在一个实施例中，采样信号被后处理以导出待校准的时钟信号的平均性能。在该实施例中，采样密度函数(即，采样时钟边沿分布覆盖时钟周期)接近均匀分布。
所述实施例具有多种技术效果。一些非限制性技术效果包括：通过消除无源和模拟比较器而减少电路面积；校准电路的更好的处理可扩展性以及用于该电路的更短的设计时间(例如，可以被合成)；通过允许在时钟路径上集成大量用于校准的传感器而不降低时钟质量带来的更好的测试设计(DFT)能力；更好的校准精度等。根据所描述的各种实施例，其他技术效果将是明显的。
在下述描述中，讨论大量细节以提供对本公开的实施例的更全面的解释。然而，本领域技术人员显然知道，在没有这些具体细节的情况下也可以实施本公开的实施例。在其他情况下，为了避免模糊本公开的实施例，以框图形式而不是细节来显示公知的结构和设备。
注意，在实施例的相应附图中，以线表示信号。一些线较粗，用于指示更多组成信号路径，和/或一端或多端具有箭头，用于指示主要信息流方向。这些指示不用于限制。而是，与一个或多个示例性实施例结合来使用所述线以便于更容易理解电路或逻辑单元。由于设计需要或偏好，任何代表信号可以实际包括一个或多个信号，其可以在任一个方向传输并可以采用任何适合类型的信号方案来实现。
整个说明书和权利要求书中，术语“连接”表示所连接的事物之间的直接电气连接，而无任何中间设备。术语“耦合”表示所连接的事物之间的直接电气连接，或通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示一个或多个无源或有源组件，它们被布置为彼此协作以提供期望的功能。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一(a)”，“一(an)”和“所述”的含义包括复数的引用。“在……中”的含义包括“在……中”和“在……上”。
术语“定标”通常指将设计(原理图和布局图)从一种处理技术转换为另一种处理技术。术语“定标”通常也指在相同技术节点内缩小布局图和设备。术语“定标”也可指相对于另一参数(例如电源电平)来调节(例如，减慢)信号频率。术语“实质上”、“靠近”、“近似”、“接近”和“大约”通常指在目标值的+/-20％之内。
除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述通用对象，仅仅指示涉及类似对象的不同实例，并不意味着这样描述的对象必须是在时间、空间、排序或任何其他方式中的给定顺序。
出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和基极(bulk)端子。晶体管还包括三栅极和鳍式场效应晶体管，圆柱体全包围栅场效应晶体管或其他实现晶体管功能的设备，像碳纳米管或自旋电子设备。源极和漏极端子可以是相同的端子并在本文中可交换使用。本领域技术人员能够意识到，在不脱离本公开的范围的情况下，可使用其他晶体管，例如双极型晶体管-BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”指示n型晶体管(例如，NMOS、NPN BJT等)以及术语“MP”指示p型晶体管(例如，PMOS、NPN BJT等)。
图1示出了根据本公开的一个实施例的使用异步时钟校准时钟信号的占空比的电路100。在一个实施例中，电路100包括占空比校正器(DCC)101、多路复用器(Mux)102、数字采样器103、计数器104、断路器(chopper)105和异步时钟生成器106。
在一个实施例中，DCC 101接收差分时钟Clk_p和Clk_n作为输入，其中Clk_p相对于Clk_n有180度异相。在此，信号和携带那些信号的节点的标记可互换使用。例如，取决于句子的上下文，Clk_p用于指示节点Clk_p或信号Clk_p。在一个实施例中，DCC 101从计数器104接收DCC编码，以调节Clk_p_DCC和Clk_n_DCC的占空比，从而这些信号的占空比实质上为50％。术语“占空比”指信号周期的逻辑高周期和逻辑低周期的持续时间的比值。该比值表示为百分比。例如，信号的占空比为50％是指信号的逻辑低周期和逻辑高周期的持续时间相同。
在一个实施例中，Mux 102接收Clk_p_DCC和Clk_n_DCC信号，并根据断路器105提供的选择信号输出时钟信号。在一个实施例中，采样器103对时钟信号进行采样。在一个实施例中，采样器103包括D触发器，其使用异步时钟生成器106生成的异步时钟(Async_Clock)来定时。在其他实施例中，可对采样器103使用其他边沿触发序列单元。参考图4-5，描述了异步时钟生成器106的实施例。再回到图1，在一个实施例中，Async_Clock与输入时钟信号Clk_p和Clk_n无关，即Async_Clock信号的上升沿和下降沿以及频率与输入时钟信号Clk_p和Clk_n不同步。在一个实施例中，Async_Clock用于时钟信号的随机采样，以确定用于调节Clk_p_DCC和Clk_n_DCC的占空比的DCC_code。
在一个实施例中，断路器105首先促使Mux 102选择作为时钟信号传输到采样器103的Clk_p_DCC。在一个实施例中，使用工作在异步时钟的分频器(未示出)来实现断路器105。在这样的实施例中，分频器的输出以每“N”个周期进行切换，其中“N”是分频器分频比，即，切换Mux 102接收到的选择信号。在一个实施例中，在Async_Clock的上升(或下降)沿，采样器103采样Clk_p_DCC并为计数器104输出采样信号。在一个实施例中，计数器104是1型计数器(ones counter)，并且当采样信号(即Clk_p_DCC的采样版本)的逻辑电平为高时递增计数(即，其对逻辑高计数)。在一个实施例中，断路器105随后(例如，在几个周期后)促使Mux102选择作为时钟信号传输到采样器103的Clk_n_DCC。Clk_p_DCC是Clk_n_DCC的反相(inverse)
在采样值和用于Mux 102的选择信号之间没有依赖性。在一个实施例中，不管采样值如何，断路器105以每“N”个周期自主地切换用于Mux 102的选择信号。在该实施例中，当采样信号(即Clk_n_DCC的采样版本)的逻辑电平为高时，计数器104递减计数。在该实施例中，计数器104生成DCC_code，其指示使用Clk_p_DCC对多少个进行采样以及使用Clk_n_DCC对多少个进行采样。
在一个实施例中，Clk_p_DCC和Clk_n_DCC的采样版本的计数比值之间的差提供了关于信号Clk_p_DCC和Clk_n_DCC的占空比离50％有多远的指示，在该实施例中50％是目标占空比。该信息以DCC_code的形式被传递给DCC 101，从而其可以调节信号Clk_p_DCC和Clk_n_DCC的占空比。在一个实施例中，DCC 101接收DCC_code，并且根据DCC_code调节DCC 101中的晶体管(未示出)强度，以及生成Clk_p_DCC和Clk_n_DCC信号以使其具有基本相同的占空比，例如50％占空比。
在一个实施例中，由于仅使用一个采样器103以差分方式测量信号Clk_p_DCC和Clk_n_DCC的占空比，所以采样器103中的非理想性(例如，有限孔径，对于上升/下降转变的不对称反应等)不影响占空比测量。在该实施例中，通过使用异步时钟来采样信号Clk_p_DCC和Clk_n_DCC，采样密度函数(即，采样时钟边沿的分布覆盖至信号Clk_p或Clk_n的时钟周期)接近均匀分布。
在一个实施例中，Mux 102和采样器103的位置接近DCC 101，从而它们可以从尽可能接近其从DCC 101输出的点来采样Clk_p_DCC和Clk_n_DCC。在一个实施例中，其他逻辑单元，即计数器104、断路器105和异步时钟生成器106可以位于不同位置。例如，计数器104、断路器105和异步时钟生成器106可以位于远离DCC 101处。在该实施例中，由于大部分电路可以移动以远离关键路径(例如，时钟分布)，所以降低了对用于正确校准占空比的布局图制约。
图2示出了根据本公开的一个实施例的使用异步时钟校准正交时钟信号的电路200。应当指出，图2中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在一个实施例中，电路200包括：正交(Quad)时钟生成器201，Mux202a，Mux 202b，采样器203a，采样器203b，可配置逻辑204，断路器205，计数器206和异步时钟生成器106。在一个实施例中，正交时钟生成器201生成正交时钟QClk，其具有四个时钟信号(即，ph1_p，ph2_p，ph3_p和ph4_p，以及ph1_n，ph2_n，ph3_n和ph4_n)，其中每一个间隔45度。这里，ph1_p是ph1_n的反相，ph2_p是ph2_n的反相，ph3_p是ph3_n的反相，ph4_p是ph4_n的反相。在一个实施例中，Mux 202a和Mux 202b为4：1(4-1)多路复用器，其每一个接收所述四个时钟信号并选择其中一个作为输出，由采样器203a和203b用于采样。
在一个实施例中，断路器205生成分别用于Mux 202a和Mux 202b的select1和select2信号。在一个实施例中，断路器205根据Async_Clock在QClk的所有时钟输入中循环，从而四个时钟信号的所有相位被采样器203a和203b超时采样。例如，断路器205首先选择QClk的ph1用于Mux 202a，QClk的ph_2用于Mux 202b。分别来自Mux 202a和Mux 202b的输出QClk1和QClk2被采样器203a和采样器203b分别采样。
在一个实施例中，采样器203a和采样器203b是D触发器，其在Async_Clock信号的上升(或下降)沿采样以分别生成采样输出QClk1_s和QClk2_s。在其他实施例中，其他类型的边沿触发连续单元可以用于采样器203a和采样器203b。在该实施例中，两个采样器的存在(采样器203a和采样器203b)取消两个采样器之间的任何失配，可有助于正交误差测量。在其他实施例中，可以使用其他类型的采样器来代替D触发器。
在一个实施例中，可配置逻辑204接收采样信号QClk1_s和QClk2_s，并在它们之间执行逻辑功能以生成数字信号输出，所述输出随后被计数器206接收。在一个实施例中，可配置逻辑204包括在采样信号QClk1_s和QClk2_s之间和/或对其执行与、或、与非、或非、异或、倒置、缓冲等功能的逻辑，以生成输出信号。
图2的实施例可用于占空比检测(和校正)，正交相位误差检测(和校正)，正交相位测量等。表1示出了由电路200执行的各种校准功能。校准功能的例子包括：占空比失真(DCD)、正交误差(QE)和时钟到时钟相位测量。
表1：电路200执行的时钟校准功能
表1示出了五列。最左列是校准阶段遵循的校准功能，Mux 202a和202b的输出，即QClk1和QClk2，以及可配置逻辑204执行的逻辑。这里，校准阶段“Stg#1”是指两阶段校准过程中的第一阶段，而校准阶段“Stg#2”是指两阶段校准过程中的第二阶段；‘X’指示“无关”；‘A’指示QClk1_s；以及‘B’指示QClk2_s。
在一个实施例中，为了测量ph1的DCD，断路器205在Stg#1期间为QClk1选择ph1_p并生成采样输出‘A’。然后，断路器205在Stg#2期间为QClk1选择ph1_n并再次生成采样输出‘A’。该实施例类似于图1的实施例。在该实施例中，校准逻辑204是缓冲逻辑，其传递QClk1_s作为Out。在一个实施例中，计数器206是1型计数器，并且对于每个Async_Clock边沿(上升或下降)对信号“Out”中1(即逻辑高)的数量计数。通过对采样ph1_p和ph1_n比较1的数量，确定关于ph1的占空比。在一个实施例中，计数器206生成用于调节ph1(即ph1_p和ph1_n)的占空比的编码信号，从而其具有50％占空比，这在该实施例中为目标占空比。在一个实施例中，由正交时钟生成器201调节ph1的占空比。
在一个实施例中，为了测量ph2的DCD，断路器205在Stg#1期间为QClk2选择ph2_p并生成采样输出‘B’。然后，断路器205在Stg#2期间为QClk2选择ph2_n并再次生成采样输出‘B’。该实施例类似于图1的实施例。在该实施例中，校准逻辑204是缓冲逻辑，其传递QClk2_s作为Out。在一个实施例中，计数器206是1型计数器，并且对于每个Async_Clock边沿(上升或下降)对信号Out中的1(即逻辑高)的数量计数。通过对采样ph2_p和ph2_n比较1的数量，确定关于ph2的占空比。在一个实施例中，计数器206生成用于调节ph2(即ph2_p和ph2_n)的占空比的编码信号，从而其具有50％占空比，这在该实施例中为目标占空比。在一个实施例中，由正交时钟生成器201调节ph2的占空比。
在一个实施例中，为了测量ph1和ph2之间的QE，在Stg#1，断路器205为QClk1选择ph1_p以及为QClk2选择ph2_p。在该实施例中，采样输出‘A’和‘B’被输入到可配置逻辑204，并且逻辑功能被执行(例如A.(非B))。在一个实施例中，逻辑功能的输出是“Out”信号，其被计数器206接收。在一个实施例中，计数器206对于每个Async_Clock边沿(上升或下降)对“Out”信号中1的数量计数。在一个实施例中，然后在Stg#2，断路器205为QClk1选择ph2_p以及为QClk2选择ph1_n。在该实施例中，采样输出‘A’和‘B’被输入到可配置逻辑204，并且逻辑功能被执行(例如A.(非B))。
在一个实施例中，逻辑功能的输出是“Out”信号，其被计数器206接收。在一个实施例中，计数器206对于每个Async_Clock边沿(上升或下降)对“Out”信号中1的数量计数。在一个实施例中，通过比较Stg#1和Stg#2中测量的1的比值来测量正交误差。在一个实施例中，计数器206生成编码信号，其被用于调节ph1(即ph1_p和ph1_n)相对于ph2的相位误差，从而ph1和ph2间隔45度。在一个实施例中，通过正交时钟生成器201中的相位调节电路(未示出)来调节ph1和ph2的相位误差。
在一个实施例中，执行ph1和ph2之间的相位测量。在该实施例中，断路器205为QClk1选择ph1_p然后选择ph1_n。在该实施例中，断路器205为QClk2选择ph2_p然后选择ph2_n。在一个实施例中，可配置逻辑204接收采样输出A和B，并执行A异或B的逻辑功能以生成“Out”。在一个实施例中，计数器206对信号“Out”中1的数量计数。在一个实施例中，计数的比值指示Clk1和Clk2之间的相位差。
在图2的实施例中，通过配置多路复用器202a和202b以及随后的逻辑采样器203a和203b，可使用单个电路200完成各种时钟校准功能。
图3示出了根据本公开的一个实施例的用于校准时钟度量的电路300。应当指出，图3中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在一个实施例中，电路300是用于校准时钟度量的多功能电路。在一个实施例中，电路300包括路由器302、采样器303、可配置逻辑304、定序器305、1型计数器306、循环计数器307和异步时钟生成器106。为了不模糊本实施例，与上述讨论的逻辑单元具有类似功能的逻辑单元不再详细讨论。
在一个实施例中，路由器302接收多个时钟信号Clk1-ClkN，其中‘N’是大于1的整数。在一个实施例中，路由器302从输入Clk1-ClkN循环以提供输出Clk_d1-Clk_dN，其中‘N’是大于1的整数。这里，路由器302执行类似于图1中Mux 102和图2中Mux 202a和Mux 202b的功能。在一个实施例中，路由器302从输入Clk1-ClkN循环或使用定序器305提供的路由信号来选择输入Clk1-ClkN的各种组合。这里，定序器305执行类似于图1的断路器105和图2的断路器205的功能。在一个实施例中，定序器305是使用Async_Clock操作的有限状态机(FSM)。
在一个实施例中，采样器303是多个采样器以对输入Clk_d1-Clk_dN进行采样，以及生成采样输出Clk_s1-Clk_sN。在一个实施例中，采样器303包括使用Async_Clock定时的多个D触发器。在一个实施例中，可配置逻辑304接收采样输出Clk_s1-Clk_sN。在一个实施例中，可配置逻辑304执行多种逻辑功能。
例如，可配置逻辑304可执行图2的可配置逻辑204的功能。在一个实施例中，电路300包括1型计数器306，用于对信号“Out”中1的数量计数。在一个实施例中，电路300包括循环计数器307。在一个实施例中，循环计数器307对执行测量的时钟周期数量计数(即循环计数)。在一个实施例中，然后通过用1型计数器306的值除以循环计数的值以获得1的计数比值。
在一个实施例中，使用Async Clock对采样器303、定序器305、1型计数器306和循环计数器307定时。在一个实施例中，1型计数器306的输出是指示Clk1-ClkN的属性的时钟度量(例如，编码)。在一个实施例中，逻辑单元(未示出)接收时钟度量以调节Clk1-ClkN的一个或多个属性。例如，逻辑单元可以是DCC(例如，DCC 101)，并且待调节的属性是Clk1-ClkN的占空比，以便对于时钟信号Clk_d1-Clk_dN达到50％占空比。
图4示出了根据本公开的一个实施例的异步时钟生成器400。应当指出，图4中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在一个实施例中，异步时钟生成器400包括环形振荡器401，第一分频器402，具有第二分频器403的数字FSM(有限状态机)以及线性反馈移位寄存器(LFSR)404。在一个实施例中，环形振荡器401包括耦合成一个环的多个数字单元1-N，其中‘N’是大于1的整数。在一个实施例中，数字FSM提供digital_ctrl(即数字控制)信号以调节延迟单元1-N中每一个的延迟。在一个实施例中，延迟单元1-N中每一个是复合门(complex gate)。
图5示出了根据本公开的一个实施例的异步时钟生成器使用的环形振荡器401的延迟单元500(例如，延迟单元1-N中的一个)。应当指出，图5中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在一个实施例中，延迟单元500包括逻辑门501和反相器502。在一个实施例中，逻辑门501包括耦合到或门的与非门以形成复合门。在该实施例中，逻辑门501接收输入(其是延迟单元500的输入)和digital_ctrl以生成用于反相器502的输出“n1”。在一个实施例中，反相器502提供延迟单元500的输出。在一个实施例中，逻辑门501是支持延迟调制的复合门，而无需修改输入-输出逻辑功能。
再回到图4，在一个实施例中，环形振荡器401的输出RingClk由第一分频器402接收(例如，除以20-6)，第一分频器402划分RingClk的频率以生成Async_Clock。在一个实施例中，Async_Clock被数字FSM的第二分频器403接收(例如，除以64)以生成Div2信号。在一个实施例中，第一分频器402和第二分频器403中的一个或两个都是可编程分频器。在一个实施例中，Div2信号随后被输入到LFSR以生成digital_ctrl信号。在一个实施例中，为了减少Async_Clock与校准时钟信号同步的概率，通过LFSR生成的伪随机比特序列(PRBS)对Async_Clock进行数字调制。在一个实施例中，由几个校准电路(例如，电路100、200和300等)共享异步时钟生成器400以减少总面积。
图6示出了根据本公开的一个实施例的具有校正发射机时钟的占空比的电路的系统600。应当指出，图6中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
已知的时钟校准技术在收发机信号路径上不能完全校准时钟信号。已知时钟校准技术的上述限制的一些原因是难以在数据路径上集成传感器而不降低信号质量；以及具有专用于校准的复制电路增加了功率和面积。所述实施例将参考图1-5讨论的异步数字采样概念扩展到系统600。
在一个实施例中，系统600包括经由传输线路(TL)耦合的发射机(Tx)和接收机(Rx)。在一个实施例中，发射机包括Mux 601、断路器602、驱动器603和DCC 604。在一个实施例中，接收机包括采样器605a和605b、相关器(即异或)606、计数器706和Mux 607。在一个实施例中，驱动器603通过TL1耦合至接收机。在一个实施例中，DCC_code从接收机的计数器607经由反向信道TL2提供给发射机的DCC 604。
在一个实施例中，使用Mux 607覆盖接收机中的RX_Clk以提供Async_Clock作为用于接收机采样器(例如采样器605a和605b)的ClockR。在该实施例中，现有的接收机采样器被重新用于采样由发射机的驱动器603驱动的数据。在该实施例中，通过Async_Clock执行用于校准的采样。例如，当时钟信号Clk_Dcc的占空比被校正时，于是接收机中的Calib信号促使Mux 607选择Async_Clock作为用于占空比校准的ClockR。在一个实施例中，当Clk_Dcc被校准以具有50％占空比时，于是Calib信号促使Mux 607将Rx_Clk用作用于接收机的常规操作的ClockR。
在一个实施例中，Mux 601将‘A’或‘B’信号中的一个提供给驱动器603以作为Clk_Dcc驱动。在一个实施例中，断路器602生成selectT信号以在‘A’和‘B’信号之间往复从而校准Clk_Dcc。这里，信号‘B’是信号‘A’的反相。占空比校正的过程类似于图1的实施例。在一个实施例中，DCC 604将发射机时钟ClockT提供给驱动器603。在该实施例中，与接近DCC 604相比，采样器处在远端(即在接收机中)。如此设置的一个理由是合并整个传输路径以校正Clk_Dcc的占空比。
在一个实施例中，驱动器603在TL1上驱送Tx_Out到接收机。在接收机端Tx_Out是Clk_Dcc_R，其具有由于传输路径上的非理想性导致的失真的占空比。在一个实施例中，DCC 604校正由非理想性引起的占空比误差。在一个实施例中，采样器605a和605b采样Clk_Dcc_R，其使用Async_Clock对到来的数据(即Clk_Dcc_R)进行采样。然后相关器606接收采样数据Rx_Out(相位是0-N)。在一个实施例中，当到来的边沿在其输入采样器的采样相位之间下降时，相关器(异或)606输出逻辑高。在一个实施例中，通过比较在‘N’个相关器606的排(bank)输出的1的计数，在各种采样相位之间的失配(当无失配时可被估计，即，当所有‘N’个相位均匀地分布时，‘N’个计数器607(即1型计数器)的值)几乎相同。
在一个实施例中，计数器607对采样输出中1的数目计数。对于DCC测量，在一个实施例中，相关器606被旁路，从而采样器输出Rx_Out直接馈送到计数器607。在一个实施例中，相关器606仅用于采样时钟相位测量。当‘A’被选择以及当‘B’被选择时，使用计数的数据，计数器607生成DCC_code。在一个实施例中，经由反向信道TL2将DCC_code发送到DCC604。由于DCC_code是数字编码，所以TL2引起的非理想性不影响Clk_Dcc的占空比。在发射机端的DCC_code是DCC_code_R。在一个实施例中，发射机可使用图1的电路100代替使用反向信道TL2，来在本地校正Clk_Dcc的占空比。
图7示出了根据本公开的一个实施例的具有用于校准由接收机使用的时钟信号的相位的电路的系统700。应当指出，图7中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在一个实施例中，系统700包括通过传输线路TL1耦合的发射机和接收机。在一个实施例中，发射机包括驱动器701和Mux 702。在一个实施例中，接收机包括采样器(或多个)703、成对的异或逻辑门704、计数器705、比较(CMP)逻辑706、相位调节器707以及多相位时钟生成器708。
在该实施例中，代替覆盖图6所示的接收时钟，覆盖发射机时钟TX_Xlk。再回到图7，在一个实施例中，在校准模式期间，发射机中的Calib信号促使Mux 702选择Async_Clock作为用于驱动器701的ClockT。在一个实施例中，在校准模式结束后，Calib信号促使Mux 702选择TX_Clk作为用于驱动器701的正常操作的ClockT。在一个实施例中，驱动器701接收输入数据“in”，并生成在TL1上传输给接收机的“Clk_Dcc”。这里，“in”是待传输的数据。出于校准目的，“in”是交替模式的数据。例如，0101……等。
在接收机处，Tx_Out作为Clk_Dcc_R信号被接收，其由采样器703a和采样器703b采样。在一个实施例中，采样器703a和采样器703b是时间交织的，即，每个接收机以较低速率对到来的Clk_Dcc_R进行子采样。在一个实施例中，对于两路交织系统，采样器703a使用ClockR的上升沿用于采样Clk_Dcc_R信号，而采样器703b使用ClockR的下降沿用于采样Clk_Dcc_R。在另一个实施例中，多相位ClockR信号被用于采样Clk_Dcc_R，从而采样器703a使用ClockR的一个相位来采样Clk_Dcc_R，而采样器703b使用ClockR的另一个相位来采样Clk_Dcc_R。
在一个实施例中，通过使来自连续的采样器(即703a和703b)的采样Rx_Out(即相位0-N)相关，接收机中成对的异或逻辑门704被用于校准接收机时钟ClockR的采样相位。在这样的实施例中，存在(N+1)个采样器一每个采样器对应于每个相位0-N。在一个实施例中，计数器705对采样信号中1的数量计数。在一个实施例中，计数器705是1型计数器。在一个实施例中，不同的异或输出中1的密度之间的差可被用来调节ClockR(即RX采样相位)。
在一个实施例中，多相位时钟生成器708生成Clockl的多个相位(例如，相位1-4)。在一个实施例中，相位调节器707从CMP 706接收输入来调节Clock1的相位，以生成由采样器703使用的ClockR。在该实施例中，不采用复制电路来校准Rx采样相位。在一个实施例中，存在多个成对的异或单元和耦合到多个成对的异或单元中每一个的输出的相应的计数器。例如，对于‘N’个相位，有‘N’个计数器。在一个实施例中，CMP 706比较相应计数器输出之间1的计数，以及驱动相位调节器707来均衡所有这些值。这里，当提及采样相位为0-N时，存在(N-1)个采样器和(N+1)个计数器。
图8示出了根据本公开的一个实施例的用于校准相位内插器的电路800。应当指出，图8中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在一个实施例中，电路800包括相位内插器(PI)801、采样器802a和802b、异或(XOR)逻辑803、计数器804、比较器805、目标计数器或寄存器806、相位调节器(或加法器)807、滤波器808、查找表(LUT)809、循环计数器810和异步时钟生成器106。在该实施例中，PI 801输出的PI_OUT被校准并且电路框图中的其余部分被用于校准。
在一个实施例中，PI 801接收输入相位Φ1和Φ2，并根据N比特PI编码生成内插的输出“PI_OUT”。在一个实施例中，PI 801也可被用作时钟相位旋转器，以在两个输入时钟相位之间进行内插，并且生成在两个时钟相位之间的输出相位“PI_OUT”。例如，通过控制在N比特PI中两个输入时钟(Φ1和Φ2)的强度来旋转输出相位。
在一个实施例中，Filter_Out信号是用于校准PI_OUT的PI校正编码。该PI_OUT也被其他电路(未示出)使用。在一个实施例中，采样器802a通过Async_clock对参考时钟(Ref)进行采样以生成采样输出“s1”。在一个实施例中，采样器802b利用Async_Clock对PI_OUT进行采样以生成采样输出“s2”。在一个实施例中，XOR 803比较采样输出“s1”和“s2”并生成输出x1。在一个实施例中，计数器804接收输入“x1”并对信号“x1”中1的数量计数。在这样的实施例中，计数器804是如各种其他实施例讨论的1型计数器。
在一个实施例中，计数器804的输出是“Count”，其通过来自循环计数器810的“freeze”信号被冻住(或保持恒定)。在一个实施例中，循环计数器810使用Async_Clock进行操作。在一个实施例中，比较来自计数器804输出的“Count”和目标计数“tg_count”。在一个实施例中，在比较器805将“Tg_count”与“Count”比较之前，加法器807将“Count_offset”加到“Tg_count”上。在一个实施例中，目标计数器806包括多个寄存器，其存储对应于‘N’个目标PI输出相位的‘N’个目标计数。在一个实施例中，过滤器808过滤比较器806的输出“cmp”以生成PI校正编码(即“Filter_out”)。在一个实施例中，该校正编码被提供给PI 901以调节“PI_OUT”(即校准“PI_OUT”)。
在一个实施例中，相对于Ref信号，测量PI_OUT的相位。在一个实施例中，Ref信号与PI输入时钟信号(Φ1和Φ2)具有相同的频率。在一个实施例中，相位Φ1的输入时钟被用作Ref时钟。在其他实施例中，可使用其他参考时钟信号。在一个实施例中，在任何PI编码中，一旦循环计数器810达到目标循环计数，则循环计数器810和“1型”计数器804都被冻住，即它们的输出保持恒定。
在一个实施例中，通过比较“1型”计数器804的输出计数和目标值tg_count，生成误差信号cmp。在一个实施例中，然后通过滤波器808低通滤波误差信号cmp。在一个实施例中，滤波器808是数字升/降计数器，其控制PI校正编码，即Filter_out。在一个实施例中，一旦误差比特切换(即，cmp信号切换)，对于给定的N比特PI编码，就获得了最优PI校准编码并且将其存储在LUT 809中。在一个实施例中，通过在N比特PI编码间扫描而继续校准过程。
在一个实施例中，在任何PI编码中，可在寄存器中(例如在寄存器806中)，计算和存储对于给定循环计数器的“1”的目标计数。由于目标“1”的MSB(最高有效位)等于N比特PI编码，所以在一个实施例中，寄存器806可被移除且将“1型”计数器804的MSB(即Count的MSB)与N比特PI编码进行比较。在这样的实施例中，由于目标计数器806被移除，所以可减少校准电路的面积和功率。在一个实施例中，为了对Ref和PI_OUT信号之间的非零相位进行计数，当PI编码被设置为0时，测量的“1”被加到目标“1”值(示为Count_offset)之上。在这样的实施例中，使用(n+1)比特加法器807。图8的实施例允许使用全数字校准环进行PI 801的原位校准。
图9示出了根据本公开的一个实施例的用于校正图8的相位内插器的电路900。应当指出，图9中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
在该实施例中，示出的多路复用器901将来自LUT 809的存储的编码LCode或PI_Correction_Code(即Filter_out)提供给PI 801。例如，如果校准模式为开启(即，当Calibration_ON信号为高时)，则PI_Correction_Code被提供给PI 801，否则LCode被提供给PI 801。
在一个实施例中，PI 801是M比特PI(例如，9比特PI)，多路复用器901是M比特(例如，9比特)输入多路复用器，并且LUT 809是L×M比特(例如，128×9比特)存储器。在一个实施例中，当PI校准被开启时，使用数字校准环来控制M比特(例如，9比特)PI，所述数字校准环从512个可能的输入相位中选择最佳等距相位。一旦PI校准完成，则将最优M比特(例如，9比特)控制编码写入LUT 809。这导致形成N比特(例如，7比特)校准的PI。在PI正常操作期间，N比特(例如，7比特)相位编码从LUT 809中选择相应的M比特(例如，9比特)来设置PI输出相位PI_OUT。
图10是根据本公开的一个实施例的带有校准装置的智能设备或计算机系统或SoC(片上系统)1600。应当指出，图10中与任意其他图的元件具有相同附图标记(或名称)的那些元件可以任何类似于那些描述的方式来操作或运行，但不限于此。
图10示出了移动设备的实施例框图，所述移动设备中可使用平面接口连接器。在一个实施例中，计算设备1600代表移动计算设备，例如计算平板、移动电话或智能电话、支持无线功能的电子阅读器，或其他无线移动设备。应当理解，一般性地示出了某些组件，但并非这样的设备中所有组件都在计算设备1600中示出。
在一个实施例中，计算设备1600包括第一处理器1610，其具有参照讨论的实施例描述的校准装置。计算设备1600的其他框也可包括参照实施例描述的校准装置。本公开的各种实施例也可包括1670内的网络接口，例如无线接口，从而系统实施例可被合并到无线设备中，例如，蜂窝电话或个人数字助理或可穿戴设备。
在一个实施例中，处理器1610(和/或处理器1690)可包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备、或其他处理器件。处理器1690是可选的。当所述实施例示出两个处理器时，可使用单个或多于两个处理器。处理器1610执行的处理操作包括执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括关于个人用户或其他设备的I/O(输入/输出)相关的操作，与功率管理相关的操作，和/或与将计算设备1600连接到另一个设备有关的操作。处理操作也可包括与音频I/O和/或显示I/O相关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，其表示与为计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序，编解码器)组件。音频功能可包括扬声器和/或耳机输出，以及麦克风输入。用于这些功能的设备可被集成到计算设备1600中，或连接到计算设备1600。在一个实施例中，通过提供被处理器1610接收和处理的音频命令，用户与计算设备1600交互。
显示子系统1630表示硬件(例如，显示设备)和软件(例如，驱动程序)组件，其为用户提供视觉和/或触觉显示以与计算设备1600交互。显示子系统1630包括显示接口1632，所述显示接口包括用于为用户提供显示的特定的屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑，以执行至少某些与显示相关的处理。在一个实施例中，显示子系统1630包括为用户提供输出和输入的触摸屏(或触控板)设备。
I/O控制器1640表示与用户交互相关的硬件设备和软件组件。I/O控制器1640可操作以管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。另外，I/O控制器1640示出了用于连接到计算设备1600的附加设备的连接点，用户可以通过其与系统交互。例如，可附接到计算设备1600上的设备可包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或键区设备、或其他用于特定应用的I/O设备，例如读卡器或其他设备。
如上所述，I/O控制器1640可与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其他音频设备的输入可提供用于计算设备1600的一个或多个应用或功能的输入或命令。另外，可代替或附加于显示输出而提供音频输出。在另一个实施例中，如果显示子系统1630包括触摸屏，则显示设备也可作为输入设备，其可至少部分地被I/O控制器1640管理。计算设备1600上还可有附加按钮或开关，以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理设备，诸如加速计、照相机、光传感器或其他环境传感器、或其他可被包含在计算设备1600中的硬件。输入可以是直接用户交互的一部分，也可对系统提供环境输入以影响其操作(例如对噪声滤波，调节亮度检测的显示，相机使用闪光，或其他功能)。
在一个实施例中，计算设备1600包括功率管理1650，其管理电池电源使用、对电池充电和与功率节约操作相关的功能。存储器子系统1660包括用于将信息存储在计算设备1600中的存储器设备。存储器可包括非易失性(当存储器设备的电源中断时状态不改变)和/或易失性(当存储器设备的电源中断时状态不确定)存储器设备。存储器子系统1660可存储应用数据、用户数据、音乐、照片、文档、或其他数据，以及与计算设备1600的应用和功能的执行相关的系统数据(无论长期的或临时的)。
实施例的元件还被提供为机器可读介质(例如，存储器1660)，用于存储计算机可执行指令(例如，用于实现这里讨论的任何其他方法的指令)。所述机器可读介质(例如，存储器1660)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁或光卡、相变存储器(PCM)、或其他类型的适于存储电子或计算机可执行指令的机器可读介质。例如，本公开的实施例可作为计算机程序(例如，BIOS)被下载，其可通过数据信号的方式经由通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)。
连接1670包括硬件设备(例如，无线和/或有线连接器以及通信硬件)和软件组件(例如，驱动程序，协议栈)，以使计算设备1600能够与外部设备通信。计算设备1600可以是单独的设备，例如其他计算设备、无线接入点或基站，以及诸如耳机、打印机或其他设备的外围设备。
连接1670可包括多种不同类型的连接。为了一般化说明，以蜂窝连接1672和无线连接1674来说明计算设备1600。蜂窝连接1672一般涉及无线载波提供的蜂窝网络连接，例如经由GSM(全球移动通信系统)或其变形或衍生、CDMA(码分多址)或其变形或衍生、TDM(时分复用)或其变形或衍生、或其他蜂窝服务标准。无线连接(或无线接口)1674涉及非蜂窝的无线连接，并且可包括个域网(例如蓝牙、近场等)、局域网(例如Wi-Fi)、和/或广域网(例如WiMax)，或其他无线通信。
外围连接1680包括硬件接口和连接器，以及软件组件(例如，驱动程序，协议栈)，以进行外围连接。应当理解，计算设备1600既可以是对其他计算设备的外围设备(“到”1682)，也可以使得外围设备(“从”1684)与其连接。出于例如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容的目的，计算设备1600通常具有“对接”连接器以连接到其他计算设备。此外，对接连接器可允许计算设备1600连接到某些外围设备，所述外围设备允许计算设备1600控制内容输出到例如视听设备或其他系统。
在专有的对接连接器或其他专有的连接硬件之外，计算设备1600可经由一般的或基于标准的连接器进行外围连接1680。一般类型可包括：通用串行总线(USB)连接器(其可包括多个不同的硬件接口中的任一个)，包括MiniDisplayPort(MDP)的DisplayPort，高清多媒体接口(HDMI)，火线或其他类型。
说明书中提及的“一实施例”、“一个实施例”、“某些实施例”或“其他实施例”是指结合实施例描述的特定特征、结构或特性包含在至少某些实施例中，但并非所有实施例。“一实施例”、“一个实施例”或“某些实施例”的各种出现并非必须全部涉及相同实施例。如果说明书声明“可”、“可以”或“能够”包含组件、特征、结构或特性，那么特定的组件、特征、结构或特性并非必需包括。如果说明书或权利要求涉及“一(a)”或“一(an)”元件，并不意味着仅有一个元件。如果说明书或权利要求书涉及“一附加”元件，并不排除具有多于一个的附加元件。
此外，特定特征、结构、功能或特性可以适合的方式结合在一个或多个实施例中。例如，在与两个实施例相关联的特定特征、结构、功能或特性并不互斥时，可将第一实施例与第二实施例结合。
当结合特定实施例描述本公开时，本领域普通技术人员在前述描述的指引下，将显而易见地得出所述实施例的许多替代、修改或变形。例如，其他存储器架构，如动态RAM(DRAM)，可使用讨论的实施例。本公开的实施例意图包含所有这些替代、修改和变形以落入随附的权利要求书的广义范围之内。
此外，为了简化说明和讨论，到集成电路(IC)芯片和其他组件的公知的电力/接地连接可以或可以不显示在介绍的图之内，从而不模糊本公开。另外，可以框图的形式显示布置，以避免模糊本公开，并且也由于这样的框图布置的实施相关的细节高度依赖于实施本公开的平台(即，所述细节应当在本领域技术人员的范围之内)这样的事实。为了描述本公开的示例性实施例，阐明了具体细节(例如，电路)，无需那些具体细节或通过其各种变型可实施本公开，这对本领域技术人员而言是显而易见的。从而描述被认为是例证性的而非限制性的。
下面的实例属于进一步的实施例。所述实例的细节可被用在一个或多个实施例中的任意处。这里描述的装置的所有可选特征也可实施为方法或过程。
例如，在一个实施例中提供的装置包括：异步时钟生成器，用于生成异步时钟信号；数字采样器，用于使用异步时钟信号对信号进行采样；占空比校正器(DCC)，用于接收差分输入时钟以及用于生成差分输出时钟，其中数字采样器对来自差分输出时钟的至少一个输出时钟进行采样；以及计数器，用于对数字采样器的输出计数并向DCC提供控制以调节差分输出时钟的占空比。
在一个实施例中，所述装置进一步包括：多路复用器，用于接收差分输出时钟作为输入并且为数字采样器提供选择的输出。在一个实施例中，所述装置进一步包括：断路器，用于根据来自异步时钟生成器的时钟信号，为多路复用器生成选择信号。在一个实施例中，所述断路器可操作以从差分输出时钟中选择一个输出时钟。在一个实施例中，数字采样器包括D触发器。在一个实施例中，计数器是1型计数器，用于对来自数字采样器的采样信号中的逻辑1的数量计数。在一个实施例中，异步时钟生成器包括：具有多个延迟单元的环形振荡器，每个延迟单元为复合门；分频器，其耦合到所述环形振荡器；以及线性移位寄存器，其耦合到所述环形振荡器。
在另一个实例中，提供的装置包括：经由互连耦合到接收机的发射机，所述发射机包括：驱动器，用于将信号驱送到接收机；占空比校正器(DCC)，其耦合到所述驱动器，所述DCC用于校正由驱动器驱送的信号的占空比；第一采样器，用于对驱动器的输出进行采样；第一计数器，用于对来自第一采样器的采样进行计数，以及控制DCC以调节驱送到接收机的信号的占空比。
在一个实施例中，所述装置进一步包括：异步时钟生成器，用于为第一采样器生成异步时钟信号。在一个实施例中，进一步包括：多路复用器，用于为驱动器提供选择的输入；以及断路器，用于根据所述异步时钟信号，为多路复用器生成选择信号。在一个实施例中，第一采样器包括D触发器。在一个实施例中，接收机包括：第二采样器，用于对由发射机的驱动器驱送的信号进行采样；以及第二计数器，用于对采样的驱送信号中1的数量进行计数。在一个实施例中，接收机进一步包括：多路复用器，用于将异步时钟提供给第二采样器。在一个实施例中，接收机进一步包括异步时钟生成器，以生成异步时钟。
在另一个实例中，提供的装置包括：异步时钟生成器，用于生成异步时钟信号；逻辑单元，用于接收至少两个时钟信号，并且顺序路由所述至少两个时钟信号作为输出；数字采样器，用于接收来自第一逻辑单元的输出，所述数字采样器使用所述异步时钟信号对所述输出进行采样；以及计数器，用于对采样输出或采样输出的版本中逻辑1或0的数量进行计数，其中计数器使用异步时钟信号进行计数。
在一个实施例中，逻辑单元包括多路复用器。在一个实施例中，所述装置进一步包括定序器，用于使用异步时钟信号对所述至少两个时钟信号进行定序。在一个实施例中，数字采样器包括D触发器。在一个实施例中，所述装置进一步包括可配置逻辑，用于接收采样输出并将采样输出的版本提供给所述计数器。
在另一个实施例中，提供一种系统，包括：存储器单元；处理器，其耦合到所述存储器单元，所述处理器具有根据所述实施例的装置的装置；以及无线接口，用于允许所述处理器与另一个设备通信。在一个实施例中，所述系统进一步包括显示单元，用于显示由处理器处理过的内容。在一个实施例中，所述显示单元是触摸屏。
提供的摘要将允许读者确定本技术公开的本质和要点。应当理解，提交的所述摘要不用于限制权利要求书的范围或含义。因此，下面的权利要求书被并入所述详细描述，每个权利要求作为一个单独的实施例。

Claims (25)

1.一种用于校准信号的装置，所述装置包括：
异步时钟生成器，用于生成异步时钟信号；
数字采样器，用于使用所述异步时钟信号对信号进行采样；
占空比校正器(DCC)，用于接收差分输入时钟并用于生成差分输出时钟，其中所述数字采样器对所述差分输出时钟中的至少一个输出时钟进行采样；以及
计数器，用于对所述数字采样器的输出进行计数，并向所述DCC提供控制以调节所述差分输出时钟的占空比。
2.如权利要求1所述的装置，进一步包括：
多路复用器，用于接收所述差分输出时钟作为输入，并且为所述数字采样器提供所选择的输出。
3.如权利要求2所述的装置，进一步包括：
断路器，用于根据来自所述异步时钟生成器的时钟信号，为所述多路复用器生成选择信号。
4.如权利要求3所述的装置，其中，所述断路器能操作以从所述差分输出时钟选择一个输出时钟。
5.如权利要求1所述的装置，其中，所述数字采样器包括D触发器。
6.如权利要求1所述的装置，其中，所述计数器是1型计数器，用于对来自所述数字采样器的经采样的信号中的逻辑1的数量进行计数。
7.如权利要求1所述的装置，其中，所述异步时钟生成器包括：
具有多个延迟单元的环形振荡器，每个延迟单元是复合门；
分频器，耦合到所述环形振荡器；以及
线性移位寄存器，耦合到所述环形振荡器。
8.一种用于校准信号的装置，所述装置包括：
经由互连耦合到接收机的发射机，所述发射机包括：
驱动器，用于将信号驱送到所述接收机；
占空比校正器(DCC)，耦合到所述驱动器，所述DCC用于校正由所述驱动器驱送的信号的占空比；
第一采样器，用于对所述驱动器的输出进行采样；
第一计数器，用于对来自所述第一采样器的采样进行计数，并控制所述DCC以调节被驱送到所述接收机的所述信号的占空比。
9.如权利要求8所述的装置，进一步包括：
异步时钟生成器，用于为所述第一采样器生成异步时钟信号。
10.如权利要求9所述的装置，进一步包括：
多路复用器，用于为所述驱动器提供所选择的输入；以及
断路器，用于根据所述异步时钟信号，为所述多路复用器生成选择信号。
11.如权利要求8所述的装置，其中，所述第一采样器包括D触发器。
12.如权利要求8所述的装置，其中，所述接收机包括：
第二采样器，用于对由所述发射机的所述驱动器所驱送的信号进行采样；以及
第二计数器，用于对经采样的驱送信号中的1的数量进行计数。
13.如权利要求12所述的装置，其中，所述接收机进一步包括：
多路复用器，用于将异步时钟提供给所述第二采样器。
14.如权利要求13所述的装置，其中，所述接收机进一步包括异步时钟生成器，以生成所述异步时钟。
15.一种装置，包括：
异步时钟生成器，用于生成异步时钟信号；
逻辑单元，用于接收至少两个时钟信号，并顺序路由所述至少两个时钟信号作为输出；
数字采样器，用于接收来自第一逻辑单元的输出，所述数字采样器使用所述异步时钟信号对所述输出进行采样；以及
计数器，用于对经采样的输出中或所述经采样的输出的版本中的逻辑1或0的数量进行计数，其中所述计数器使用所述异步时钟信号进行计数。
16.如权利要求15所述的装置，其中，所述逻辑单元包括多路复用器。
17.如权利要求15所述的装置，进一步包括定序器，用于使用所述异步时钟信号对所述至少两个时钟信号进行定序。
18.如权利要求15所述的装置，其中，所述数字采样器包括D触发器。
19.如权利要求15所述的装置，进一步包括可配置逻辑，其用于接收所述经采样的输出并用于将经采样的输出的版本提供给所述计数器。
20.一种系统，包括：
存储器单元；
处理器，耦合到所述存储器单元，所述处理器具有根据装置权利要求1-7中任一项所述的装置；以及
无线接口，用于允许所述处理器与另一设备进行通信。
21.一种系统，包括：
存储器单元；
处理器，耦合到所述存储器单元，所述处理器具有根据装置权利要求8-14中任一项所述的装置；以及
无线接口，用于允许所述处理器与另一设备进行通信。
22.如权利要求21所述的系统，进一步包括显示单元，用于显示由所述处理器处理过的内容。
23.一种系统，包括：
存储器单元；
处理器，耦合到所述存储器单元，所述处理器具有根据装置权利要求15-19中任一项所述的装置；以及
无线接口，用于允许所述处理器与另一设备进行通信。
24.如权利要求23所述的系统，进一步包括显示单元，用于显示由所述处理器处理过的内容。
25.如权利要求24所述的系统，其中，所述显示单元是触摸屏。
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