CN107911117B - 一种高位建立时间动态校准电路 - Google Patents
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Abstract
一种高位建立时间动态校准电路，包括，异步时钟产生电路，其接收外部同相输入信号及反相输入信号，输出第一异步时钟信号和第二异步时钟信号；可编程逐次逼近逻辑电路，其分别接收外部同相输入信号、反相输入信号、时钟信号，以及所述第二异步时钟信号，输出同相输出信号、反相输出信号、延时控制信号和转换指示信号；高位建立时间延时控制电路，其接收所述延时控制信号和所述转换指示信号、所述第一异步时钟信号，以及外部时钟信号，输出第三异步时钟信号；异步控制逻辑电路，其接收所述第三异步时钟、转换指示信号和外部时钟信号，输出第四异步时钟信号。本发明的高位建立时间动态校准电路，提高了逐次逼近型模数转换器的速度和精度。
Description
技术领域
本发明涉及模数转换器技术领域，特别是涉及一种模数转换器的校准电路。
背景技术
随着现代通信技术的迅猛发展，数据传输速度不断提高，数据传输量大幅增大，模数转换器作为连接模拟系统和数字处理系统之间的桥梁，其高速高精度设计显得尤为重要。逐次逼近型模数转换器由于其结构简单、面积小、功耗利用率高而广泛应用于各种低功耗系统中。
对于传统的基于电容阵列的逐次逼近型模数转换器，N位逐次逼近型模数转换器中电容所包括的单位电容的个数比例为2N-1:2N-2:…4:2:1:1，由于高位电容相对较大的面积，导致了转换过程中，高位电容转换时建立时间不够，电压建立不完全，从而影响整个模数转换器的性能。如果用传统方式保证高位电容建立时间，则会导致模数转换器的速度下降。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种高位建立时间动态校准电路，避免了高位较大电容面积导致建立时间不够的问题，同时保证低位电容阵列的高速比较，从而实现了逐次逼近型模数转换器的高速高精度的设计要求。
为实现上述目的，本发明提供的高位建立时间动态校准电路，包括，高位建立时间延时控制电路、异步控制逻辑电路、可编程逐次逼近逻辑电路，以及异步时钟产生电路，其中，
所述异步时钟产生电路，其接收外部同相输入信号及反相输入信号，输出第一异步时钟信号和第二异步时钟信号；
所述可编程逐次逼近逻辑电路，其分别接收外部同相输入信号、反相输入信号、时钟信号，以及所述第二异步时钟信号，输出同相输出信号、反相输出信号、延时控制信号和转换指示信号；
所述高位建立时间延时控制电路，其接收所述延时控制信号和所述转换指示信号、所述第一异步时钟信号，以及外部时钟信号，输出第三异步时钟信号；
所述异步控制逻辑电路，其接收所述第三异步时钟、转换指示信号和外部时钟信号，输出第四异步时钟信号。
进一步地，所述异步时钟产生电路，包括，第三与非门、第八反相器、第九反相器和第十反相器，其中，
所述第三与非门、第八反相器、第九反相器和第十反相器依次串联连接；所述第三与非门的输入端分别接收外部同相输入信号和反相输入信号；所述第八反相器输出端输出第一时钟信号；所述第十反相器输出端输出第二时钟信号。
进一步地，所述可编程逐次逼近逻辑电路，N个子单元和第七反相器，其中，
第N-1子单元的D输入端接收外部时钟输入信号；
N个子单元的同相输入端、反相输入端，分别接收外部同相输入信号及反相输入信号，时钟输入端接收所述第二异步时钟信号；
所述第N-1子单元的Q输出端至第0子单元的D输入端，依次连接；
所述第0子单元的Q输出端输出信号给所述第七反相器输入端，所述第七反相器输出端输出转换指示信号。
进一步地，所述N个子单元，串联连接构成一个移位寄存器，当所述第二异步时钟触发每个子单元对同相输入信号及反相输入信号进行采样，产生同相输出信号及反相输出信号，由第七反相器输出转换指示信号。
进一步地，所述高位建立时间延时控制电路，包括，RTL数字控制电路、第一反相器组、第二反相器组、第三反相器、第四反相器、第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门，以及第一与非门，其中，
RTL数字控制电路，其接收外部时钟信号以及所述转换指示信号，输出端与所述第一反相器组输入端相连接；
所述第一反相器组的输出端与所述第二反相器组的输入端相连接；
所述第一传输门、第二传输门、第三传输门和第四传输门分别受控于所述第一反相器组和第二反相器组，并接收所述延时控制信号；所述第一传输门、第二传输门、第三传输门和第四传输门的输出端相连接，并与第一与非门的第二输入端相连接；
所述第一与非门的第一输入端接收所述延时控制信号；
所述第三反相器，其输入端与所述第一与非门的输出端相连接；
所述第四反相器，其输入端接收所述第一异步时钟信号；
所述第五反相器，其输入端与所述第四反相器的输出端相连接；
所述第五传输门，其输入端与所述第五反相器的输出端相连接；
所述第六传输门，其输入端接收第一异步时钟信号；
所述第五传输门及第六传输门，受控于所述第一与非门及所述第三反相器；
所述第五传输门，其输出端与第六传输门的输出端相连接，输出第三异步时钟信号。
更进一步地，所述异步控制逻辑电路，包括，第二与非门和第六反相器，其中，
所述第二与非门，其输出端与所述第六反相器的输入端相连接；
所述第二与非门为三输入与非门，其接收外部时钟信号、所述转换指示信号、所述第三异步时钟信号，输出第四异步时钟信号。
本发明的高位建立时间动态校准电路，采用高位建立时间的校准逻辑，能够在不同工艺偏差、工作电压和环境温度下自动调整高位的建立时间，避免了高位较大电容面积导致建立时间不够的问题，极大的提高了逐次逼近模数转换器的工作速度和性能。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1根据本发明的高位建立时间动态校准电路原理图；
图2为根据本发明的高位建立时间延时控制电路原理图；
图3为根据本发明的异步逻辑控制电路原理图；
图4为根据本发明的可编程逐次逼近逻辑电路原理图；
图5为根据本发明的异步时钟产生电路原理图；
图6为根据本发明的高位建立时间动态校准电路时序图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1根据本发明的高位建立时间动态校准电路原理图，如图1所示，本发明的高位建立时间动态校准电路，包括，高位建立时间延时控制电路101、异步控制逻辑电路102、可编程逐次逼近逻辑电路103、异步时钟产生电路104，其中，
异步时钟产生电路104，具有同相输入端41、反相输入端42、第一时钟输出端43，以及第二时钟输出端44；
高位建立时间延时控制电路101，具有异步时钟输入端11、延时控制信号输入端12、转换指示信号输入端13、异步时钟输出端14，以及同步时钟输入端15；
异步控制逻辑电路102，具有异步时钟输入端21、转换指示信号输入端22、异步时钟输出端23，以及同步时钟输入端24；
可编程逐次逼近逻辑电路103，具有异步时钟输入端31、同相输入端32、反相输入端33、同步时钟输入端34、延时控制信号输出端35、转换指示信号输出端36、反相输出端37，以及同相输出端38；
异步时钟产生电路104的同相输入端41，反相输入端42分别接收外部输入的同相输入信号VOP及反相输入信号VON；
异步时钟产生电路104的第一时钟输出端43提供第一异步时钟信号Valid给高位建立时间延时控制电路101的异步时钟输入端11；
异步时钟产生电路104的第二时钟输出端44提供第二异步时钟信号V_d给可编程逐次逼近逻辑电路103的异步时钟输入端31；
高位建立时间延时控制电路101的同步时钟输入端15接收外部输入的时钟信号CLK；
高位建立时间延时控制电路101的异步时钟输出端14提供第三异步时钟信号Valid_d给异步控制逻辑电路102的异步时钟输入端21；
高位建立时间延时控制电路101的延时控制信号输入端12接收可编程逐次逼近逻辑电路103的延时控制信号输出端35提供的延时控制信号CAL_D<4:0>；
高位建立时间延时控制电路101的转换指示信号输入端13接收可编程逐次逼近逻辑电路103的转换指示信号输出端36的转换指示信号RDY；
异步控制逻辑电路102的同步时钟输入端24接收外部输入的时钟信号CLK；
异步控制逻辑电路102的异步时钟输出端23输出第四异步时钟信号CLK_COMP；
可编程逐次逼近逻辑电路103的同相输入端32接收外部输入的同相输入信号VOP；
可编程逐次逼近逻辑电路103的反相输入端33接收外部输入的反相输入信号VON；
可编程逐次逼近逻辑电路103的同步时钟输入端34接收外部输入的时钟信号CLK；
可编程逐次逼近逻辑电路103的反相输出端37输出反相输出信号N<N-1:0>;
可编程逐次逼近逻辑电路103的同相输出端38输出同相输出信号P<N-1:0>;
当异步时钟产生电路104接收的同相输入端41的输入信号VOP及反相输入端的输入信号VON，一个为高电平，另一个变为低电平时，控制产生异步时钟信号，分别通过第一时钟输出端43和第二时钟输出端44输出第一异步时钟信号和第二异步时钟信号，其中，第二时钟输出端44输出的第二异步时钟信号要落后于第一时钟输出端43输出的第一异步时钟信号。
图2为根据本发明的高位建立时间延时控制电路原理图，如图2所示，本发明的高位建立时间延时控制电路101，包括，RTL数字控制电路、第一反相器组INV1、第二反相器组INV2、第三反相器INV3、第四反相器INV4、第一传输门T1、第二传输门T2、第三传输门T3、第四传输门T4、第五传输门T5、第六传输门T6，以及第一与非门NAND1，其中，
RTL数字控制电路的输出端与第一反相器组INV1的输入端相连接,QI 输入端分别连接外部时钟信号以及可编程逐次逼近逻辑电路103的转换指示信号输出端36的转换指示信号RDY；
RTL数字控制电路的输出端输出延迟选择信号SEL<3:0>，在不同情况下，实现自动调整输出，从而在保证整体转换能够完成的前提下，提高路径延迟，增加高位建立时间，提高系统性能。
第一反相器组INV1的输出端与第二反相器组INV2的输入端相连接；
第一传输门T1、第二传输门T2、第三传输门T3和第四传输门T4分别受控于第一反相器组INV1及第二反相器组INV2的输出端输出信号；
第一传输门T1、第二传输门T2、第三传输门T3和第四传输门T4的输入端接收可编程逐次逼近逻辑电路103的延时控制信号输出端35输出的延时控制信号；
第一传输门T1、第二传输门T2、第三传输门T3和第四传输门T4的输出端相连接，并与第一与非门NAND1的第二输入端相连接；
第一与非门NAND1的第一输入端接收可编程逐次逼近逻辑电路103的延时控制信号输出端35输出的延时控制信号；
第三反相器INV3的输入端与第一与非门NAND1的输出端相连接；
第四反相器INV4的输入端接收异步时钟产生电路104第一时钟输出端43的第一异步时钟信号Valid；
第五反相器INV5的输入端与第四反相器INV4的输出端相连接；
第五传输门T5的输入端与第五反相器INV5的输出端相连接；
第六传输门T6的输入端与第四反相器INV4的输入端相连接，接收第一异步时钟信号Valid；
第五传输门T5及第六传输门T6受控于第一与非门NAND1的输出信号及第三反相器的输出信号；
第五传输门T5的输出端与第六传输门T6的输出端相连接，输出第三异步时钟信号Valid_d；
图3为根据本发明的异步逻辑控制电路原理图，如图3所示，本发明的异步逻辑控制电路102，包括，第二与非门NAND2和第六反相器INV6，其中，
第二与非门NAND2的输出端与第六反相器INV6的输入的相连接；
第二与非门NAND2为三输入与非门，其输入端分别接收外部输入的时钟信号、接收可编程逐次逼近逻辑电路103的转换指示信号输出端36的输出信号RDY、高位建立时间延时控制电路101的异步时钟输出端14提供输出信号Valid_d，输出第四异步时钟信号CLK_COMP。
图4为根据本发明的可编程逐次逼近逻辑电路原理图，如图4所示，本发明的可编程逐次逼近逻辑电路103，包括， N个子单元、1个反相器，其中，
第N-1子单元的D输入端接收外部时钟输入信号；
第N-1子单元到第0子单元的时钟输入端接收所述异步时钟产生电路104第二时钟输出端44的输出的第二异步时钟信号；
第N-1子单元到第0子单元的同相输入端、反相输入端分别接收外部提供的同相输入信号VOP及反相输入信号VON；
所述第N-1子单元的Q输出端输出信号给所述第N-2子单元的D输入端，依次连接；
所述第0子单元的Q输出端输出信号给所述第一反相器输入端；
所述第一反相器输出端输出转换指示信号RDY。
本发明的N个子单元，串联连接实质上构成了一个移位寄存器。当可编程逐次逼近逻辑103接收异步时钟产生电路104第二时钟输出端44输出的第二异步时钟V_d，触发子单元电路对同相输入端输入的VOP及反相输入端输入的VON进行采样，并产生同相输出信号P及反相输出信号N。整个转换完成后由反相器输出一个转换指示信号RDY，标明一个周期的逐次逼近完成，同时触发输出锁存器对数据进行锁存。
图5为根据本发明的异步时钟产生电路原理图，如图5所示，本发明的异步时钟产生电路，包括，第三与非门NAND3、第八反相器INV8、第九反相器INV9和第十反相器INV10，其中，
第三与非门NAND3、第八反相器INV8、第九反相器INV9和第十反相器INV10依次串联连接；
第三与非门NAND3的输入端分别接收外部输入的同相输入信号VOP及反相输入信号VOP；第八反相器INV8输出端输出第一时钟信号Valid；第十反相器INV10输出端输出第二时钟信号V_d。
图6为根据本发明的高位建立时间动态校准电路时序图，如图6所示，高位建立时间延时控制电路101接收可编程逐次逼近逻辑电路103的转换指示信号输出端36输出的转换指示信号RDY，在外部输入的同步时钟CLK的控制下，RTL数字控制电路检测RDY的状态，分为三种情况：
情况1:当接收的同步时钟CLK上升沿到来时，检测到RDY=0，则RTL数字控制电路实现移位寄存器的功能，向右移动一位，输出信号SEL<3:0>=2b’1000变为SEL<3:0>=2b’0100，每当检测到RDY=0则向右移位一次，在SEL<3:0>=2b’0001之前检测到RDY=1时，进入锁存状态，锁存值为SEL最后一次移位前的值；
情况2：当接收的同步时钟CLK上升沿到来时，每当检测到RDY=0，则SEL<3:0>向右移位一次，当SEL<3:0>=2b’1000变为SEL<3:0>=2b’0001时，尚未检测到RDY=1，则进入锁存状态，锁存值为SEL<3:0>=2b’0001；
情况3：当接收的同步时钟CLK上升沿到来时，检测到RDY=1，则进入锁存状态，锁存值为SEL<3:0>=2b’1000；
SEL<3:0>信号经过第一反相器组INV1及第二反相器组INV2后控制第一传输门T1，第二传输门T2，第三传输门T3，第四传输门T4的开通与关断，选通后的CAL_D<3:0>信号与CAL_D<4>经过第一与非门NAND1后输入到第三反相器INV3，产生的信号Sel及Sel_b控制第五传输门T5、第六传输门T6的开通与关断，从而实现最高位或者高两位或者高三位或者高四位的延时校准。
异步控制逻辑电路102接收高位建立时间延时控制电路101输出的异步时钟信号Valid_d、外部输入时钟信号CLK，以及可编程逐次逼近逻辑103输出的转换指示信号RDY，经过第二与非门NAND2和第六反相器INV6，控制输出异步时钟，实现周期操作。
本发明的高位建立时间动态校准电路，用于逐次逼近型模数转换器中能够动态校准逐次逼近型模数转换器的高位电容建立时间，解决了高位电容建立时间不够的问题，有利于提高逐次逼近型模数转换器的速度和精度。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种高位建立时间动态校准电路，包括，高位建立时间延时控制电路、异步控制逻辑电路、可编程逐次逼近逻辑电路，以及异步时钟产生电路，其特征在于，
所述异步时钟产生电路，其接收外部同相输入信号及反相输入信号，输出第一异步时钟信号和第二异步时钟信号；
所述可编程逐次逼近逻辑电路，其分别接收外部同相输入信号、反相输入信号、时钟信号，以及所述第二异步时钟信号，输出同相输出信号、反相输出信号、延时控制信号和转换指示信号；
所述高位建立时间延时控制电路，其接收所述延时控制信号和所述转换指示信号、所述第一异步时钟信号，以及外部时钟信号，通过所述高位建立时间延时控制电路的异步时钟输出端输出第三异步时钟信号到所述异步控制逻辑电路；
所述异步控制逻辑电路，其接收所述第三异步时钟、转换指示信号和外部时钟信号，通过所述异步控制逻辑电路的异步时钟输出端输出第四异步时钟信号。
2.根据权利要求1所述的高位建立时间动态校准电路，其特征在于，所述异步时钟产生电路，包括，第三与非门、第八反相器、第九反相器和第十反相器，其中，
所述第三与非门、第八反相器、第九反相器和第十反相器依次串联连接；所述第三与非门的输入端分别接收外部同相输入信号和反相输入信号；所述第八反相器输出端输出第一时钟信号；所述第十反相器输出端输出第二时钟信号。
3.根据权利要求1所述的高位建立时间动态校准电路，其特征在于，所述可编程逐次逼近逻辑电路，N个子单元和第七反相器，其中，
第N-1子单元的D输入端接收外部时钟输入信号；
N个子单元的同相输入端、反相输入端，分别接收外部同相输入信号及反相输入信号，时钟输入端接收所述第二异步时钟信号；
所述第N-1子单元的Q输出端输出信号给第N-2子单元的D输入端，依次连接所述第N-1子单元至第0子单元之间每个子单元的Q输出端和D输入端；
所述第0子单元的Q输出端输出信号给所述第七反相器输入端，所述第七反相器输出端输出转换指示信号。
4.根据权利要求3所述的高位建立时间动态校准电路，其特征在于，所述N个子单元，串联连接构成一个移位寄存器，当所述第二异步时钟触发每个子单元对同相输入信号及反相输入信号进行采样，产生同相输出信号及反相输出信号，由第七反相器输出转换指示信号。
5.根据权利要求1所述的高位建立时间动态校准电路，其特征在于，所述高位建立时间延时控制电路，包括，RTL数字控制电路、第一反相器组、第二反相器组、第三反相器、第四反相器、第五反相器、第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门，以及第一与非门，其中，
RTL数字控制电路，其接收外部时钟信号以及所述转换指示信号，输出端与所述第一反相器组输入端相连接；
所述第一反相器组的输出端与所述第二反相器组的输入端相连接；
所述第一传输门、第二传输门、第三传输门和第四传输门分别受控于所述第一反相器组和第二反相器组的输出端输出信号；
所述第一传输门、第二传输门、第三传输门和第四传输门分别接收延时控制信号CAL_D<3>、CAL_D<2>、CAL_D<1>、CAL_D<0>；
所述第一传输门、第二传输门、第三传输门和第四传输门的输出端相连接，并与第一与非门的第二输入端相连接；
所述第一与非门的第一输入端接收延时控制信号CAL_D<4>；
所述第三反相器，其输入端与所述第一与非门的输出端相连接；
所述第四反相器，其输入端接收所述第一异步时钟信号；
所述第五反相器，其输入端与所述第四反相器的输出端相连接；
所述第五传输门，其输入端与所述第五反相器的输出端相连接；
所述第六传输门，其输入端接收第一异步时钟信号；
所述第五传输门及第六传输门，受控于所述第一与非门的输出信号及所述第三反相器的输出信号；
所述第五传输门，其输出端与第六传输门的输出端相连接，输出第三异步时钟信号。
6.根据权利要求1所述的高位建立时间动态校准电路，其特征在于，所述异步控制逻辑电路，包括，第二与非门和第六反相器，其中，
所述第二与非门，其输出端与所述第六反相器的输入端相连接；
所述第二与非门为三输入与非门，其接收外部时钟信号、所述转换指示信号、所述第三异步时钟信号，输出第四异步时钟信号。
7.一种逐次逼近型模数转换器，其特征在于，采用权利要求1-6任一项所述的高位建立时间动态校准电路，动态校准高位电容的建立时间。
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