CN107040260B - 异步逐次逼近型模数转换电路 - Google Patents

异步逐次逼近型模数转换电路 Download PDF

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Abstract

一种异步逐次逼近型模数转换电路，包括：采样保持电路、数模转换电路、第一电压比较电路、第一逻辑电路以及脉冲产生电路；响应于锁存信号的有效电平，所述第一电压比较电路对其输入信号进行比较，并输出第一逻辑电平和第二逻辑电平；响应于所述标识信号的有效电平，所述第一逻辑电路根据所述第一逻辑电平和第二逻辑电平识别所述第一电压比较电路的比较结果；所述脉冲产生电路产生所述锁存信号和标识信号；其中，所述锁存信号和标识信号的有效电平的生成时刻独立于所述第一逻辑电平和第二逻辑电平。本发明可消除由比较电路亚稳态问题带来的比较电路比较不完的问题，保证异步逐次逼近型模数转换电路的精度，且更易实施、成本较低。

Description

异步逐次逼近型模数转换电路
技术领域
本发明涉及电子技术领域，尤其是涉及一种异步逐次逼近型模数转换电路。
背景技术
在直接模数转换器(ADC，Analog-to-Digital Converter)中，逐次逼近型模数转换器(SAR ADC，Successive Approximation Register Analog-to-Digital Converter)是较为常用的一种。它的转换过程与用天平称物重相似，而SAR ADC是将输入模拟信号与不同的参考电压做多次比较，使转换所得的数字量在数值上逐次逼近输入模拟量，所述参考电压通常为数模转换器(DAC，Digital-to-Analog Converter)所产生。逐次逼近型模数转换器包括同步和异步两种，其中，同步逐次逼近型模数转换器(SSAR，SynchronousSuccessive Approximation Register Analog-to-Digital Converter)在每一个时钟周期对所述输入模拟信号与所述参考电压比较一次，相比较而言，异步逐次逼近型模数转换器(ASAR ADC，Asynchronous Successive Approximation Register Analog-to-DigitalConverter)却具有不同的控制逻辑，可以在一个时钟周期内完成所述输入模拟信号与所述参考电压的所有比较，因而具有更快的转换速度。
图1为一种现有的异步逐次逼近型模数转换电路10的电路图，主要包括以下部分：采样保持电路101、比较电路103、异或门电路104、异步逐次逼近逻辑电路105以及数模转换电路102。其中，输入信号Vin经由采样保持电路101连接至比较电路102的第一输入端，比较电路输出电压VComp连接至异或门电路104并连接至异步逐次逼近逻辑电路105，异或门电路104的输出端连接至异步逐次逼近逻辑电路105，异步逐次逼近逻辑电路105根据其输入信号进行逻辑运算，得到数字输出信号Vout作为输出，该输出直接作为控制信号再传输至数模转换电路102的输入端，数模转换电路102的输出信号传输至比较电路102的第二输入端；其中，所述比较电路103响应于锁存(Latch)信号，开始对其输入信号进行比较，当比较完成时，异或门电路104输出的标识(Flag)信号变为有效电平被异步逐次逼近逻辑电路105所识别，异步逐次逼近逻辑电路105控制所述比较电路103开始下一次的比较。
但比较电路的亚稳态问题会限制异步逐次逼近型ADC的应用，从而将影响其有效位数等性能。
发明内容
本发明解决的技术问题现有技术的异步逐次逼近型模数转换电路中存在的比较电路亚稳态的问题。
为解决上述技术问题，本发明实施例提供一种异步逐次逼近型模数转换电路，适于将第一模拟信号转换为第一数字信号，包括：采样保持电路、数模转换电路、第一电压比较电路、第一逻辑电路以及脉冲产生电路；其中，
所述采样保持电路的输入端作为所述异步逐次逼近型模数转换电路的输入端，并输入所述第一模拟信号，所述采样保持电路的输出端输出第二模拟信号；
所述数模转换电路的输入端输入所述第一数字信号，所述数模转换电路的输出端输出第三模拟信号；
所述第二模拟信号与所述第三模拟信号分别输入至所述第一电压比较电路的正输入端和负输入端，响应于锁存信号的有效电平，所述第一电压比较电路对所述第二模拟信号与第三模拟信号进行比较，并输出第一逻辑电平和第二逻辑电平；
所述第一逻辑电平和第二逻辑电平分别输入至所述第一逻辑电路，响应于标识信号的有效电平，所述第一逻辑电路根据所述第一逻辑电平和第二逻辑电平识别所述第一电压比较电路的比较结果，并输出所述第一数字信号；
所述脉冲产生电路产生所述锁存信号和标识信号；其中，所述锁存信号和标识信号的有效电平的生成时刻独立于所述第一逻辑电平和第二逻辑电平。
可选地，所述脉冲产生电路包括：第二电压比较电路和信号产生电路；其中，
所述第二电压比较电路的正输入端和负输入端分别输入第四模拟信号与第五模拟信号，响应于所述锁存信号，所述第二电压比较电路对所述第四模拟信号与所述第五模拟信号进行电压比较，并输出第三逻辑电平和第四逻辑电平；
所述信号产生电路适于产生所述锁存信号和标识信号；
所述信号产生电路识别所述第三逻辑电平和第四逻辑电平，根据识别结果判断所述第二电压比较电路是否完成比较，在完成比较时，所述标识信号变化为有效电平；所述信号产生电路在所述第二电压比较电路完成比较时，识别所述第二电压比较电路的比较结果；
所述信号产生电路识别所述第二电压比较电路是否完成比较花费的时间，与所述信号产生电路识别所述第二电压比较电路的比较结果花费的时间之和为第一延时；
所述锁存信号为脉冲信号，所述锁存信号的脉宽等于预设的第二延时与所述第一延时之和。
可选地，在相同输入信号的情况下，所述第二电压比较电路的比较延时在所述第一电压比较电路的比较延时的预设误差范围内。
可选地，所述第四模拟信号的幅度等于电源电压，所述第五模拟信号的幅度等于电源电压幅度的一半。
可选地，所述信号产生电路包括：比较电路状态检测电路、第二逻辑电路以及延迟电路；其中，
所述比较电路状态检测电路适于识别所述第三逻辑电平和第四逻辑电平，根据识别结果判断所述第二电压比较电路是否完成比较，在完成比较时，所述标识信号变化为有效电平；
所述第二逻辑电路在所述第二电压比较电路完成比较时，适于识别所述第二电压比较电路的比较结果，在完成识别时，所述第二逻辑电路输出第一脉冲信号；
所述延迟电路适于为所述第一脉冲信号提供所述第二延时，并输出所述锁存信号。
可选地，所述比较电路状态检测电路包括异或门电路，若所述第三逻辑电平和第四逻辑电平相反，所述异或门电路输出的标识信号为逻辑高电平。
可选地，所述延迟电路包括：至少一个级联的反相器。
可选地，所述第一电压比较电路包括：全差分输入全差分输出比较电路。
可选地，所述第二电压比较电路与所述第一电压比较电路的内部结构相同。
可选地，所述第二逻辑电路和第一逻辑电路的内部结构相同。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例提供一种异步逐次逼近型模数转换电路，包括：采样保持电路、数模转换电路、第一电压比较电路、第一逻辑电路以及脉冲产生电路；其中，响应于锁存信号的有效电平，所述第一电压比较电路对输入其输入端的信号进行电压比较，并输出第一逻辑电平和第二逻辑电平；响应于所述标识信号的有效电平，所述第一逻辑电路根据所述第一逻辑电平和第二逻辑电平识别所述第一电压比较电路的比较结果，并输出所述第一数字信号；所述脉冲产生电路产生所述锁存信号和标识信号；其中，所述锁存信号和标识信号的有效电平的生成时刻独立于所述第一逻辑电平和第二逻辑电平；如背景部分所述，在现有的异步逐次逼近型模数转换电路中，标识信号适于指示所述比较电路是否完成比较，所述锁存信号响应于所述标识信号，当所述标识信号指示所述比较电路完成比较式，所述锁存信号输出有效电平；而在本发明实施例中，所述标识信号和锁存信号的生成独立于所述第一电压比较电路的比较结果，不受到所述第一电压比较电路的影响，而通过增加的所述脉冲产生电路独立地产生所述锁存信号和标识信号，从而通过所述脉冲产生电路主动地控制所述第一电压比较电路的比较时间；当所述第一电压比较电路在比较的过程中遇到比较电路亚稳态的问题时，所述脉冲产生电路可以通过控制所述锁存信号和标识信号的生成时序，主动干预所述第一电压比较电路停止比较；而当所述第一电压比较电路处于亚稳态时，一般其输入端的电压差较小，所述第一电压比较电路停止比较并不会对本发明实施例的模数转换电路有显著影响，因此，本发明实施例可以消除由比较电路亚稳态问题所引入的比较电路不完的问题，从而保证了异步逐次逼近型模数转换电路的精度。
进一步而言，所述锁存信号的脉宽等于预设的第二延时与第一延时之和，其中第一延时为所述信号产生电路识别所述第二电压比较电路是否完成比较花费的时间与识别所述比较结果花费的时间之和；可以通过所述延迟电路设置所述第二延时，使本发明实施例可以较为灵活地控制所述锁存信号时序，从而主动干预所述第一电压比较电路的最长比较时间。
进一步而言，所述第二电压比较电路所输入的信号均为大信号，例如可以分别为电源电压和电源电压幅度的一半，从而使所述第二电压比较电路的比较始终处于稳态；本发明实施例还设置所述第二电压比较电路的比较延时在所述第一电压比较电路的比较延时的预设误差范围内，进一步地限制所述第一电压比较电路的最长比较时间为对大信号比较的延时(比较时处于稳态)的预设误差范围内，一方面可保证所述第一电压比较电路对所输入的大信号比较完毕，一方面不为所输入的小信号预留过多的比较时间，同时权衡了异步逐次逼近型模数转换电路输出精度和转换速度。
进一步而言，所述第二电压比较电路与所述第一电压比较电路的内部结构相同，所述第二逻辑电路和第一逻辑电路的内部结构相同，一方面使本实施例更易实施、成本较低，另一方面也从控制时序和延迟时间的角度，保证了本发明实施例异步逐次逼近型模数转换电路的同步性。
附图说明
图1是现有的一种异步逐次逼近型模数转换电路的电路图；
图2是比较电路比较所需时间与输入电压差关系的示意图；
图3是图1所示的异步逐次逼近型模数转换电路内部状态与外部时钟信号关系的示意图；
图4是现有的另一种异步逐次逼近型模数转换电路的电路图；
图5是本发明异步逐次逼近型模数转换电路实施例的示意性框图；
图6是本发明异步逐次逼近型模数转换电路实施例的另一示意性框图；
图7是现有的一种异步逐次逼近型模数转换电路中外部时钟信号、锁存信号以及比较电路输出信号的仿真图；
图8是本发明异步逐次逼近型模数转换电路实施例中外部时钟信号、锁存信号以及第一电压比较电路输出信号的仿真图。
具体实施方式
如背景技术部分所述，现有技术的异步逐次逼近型模数转换电路存在的比较电路的亚稳态问题。
本申请发明人对现有技术进行了分析。在现有技术中，比较电路一般都存在亚稳态的问题，如图2中比较电路比较所需时间与输入电压差关系的示意图所示，当比较电路的两个输入端的电压差非常小时(A点)，比较电路需要更多的时间才能比较出正确结果；当比较电路的输入端的电压差很大时(B点)，所需要的时间会稳定在一个最小的器件延迟时间。
图3是图1所示的5位异步逐次逼近型模数转换电路内部状态与外部时钟信号关系的示意图。如图3所示，同步SAR ADC在每个外部时钟信号的有效信号沿的作用下，比较电路比较一次，而异步SAR ADC通过内部检测电路，当检测到比较电路完成比较后立即进入下一位的比较，直到全部比较完成并给出并行输出结果。因此，对于一个5bit的SAR ADC来说，同步SAR ADC需要至少包括采样在内6个外部时钟信号周期才能输出比较结果，而异步SARADC需要在一个外部时钟信号周期内完成采样和所有位的比较，在下一个外部时钟信号周期到来前完成全部比较。
但是比较电路的亚稳态问题限制了异步SAR ADC的应用，因为在一个外部时钟信号周期内的所有比较当中，若比较电路的输入信号差很小，在某一位的比较花费了太多时间，则后续位的比较便可能无法在外部时钟信号周期内完成，会造成异步SAR ADC的输出有较大的误差，甚至影响ADC的有效位数等性能。
针对所述比较电路的亚稳态问题，现有的行业内的一般的解决方案被称为“Metastable-then-set”。如图4所示，在现有的异步逐次逼近型模数转换电路10的基础上，设置一个亚稳态检测电路206，在图4所示的异步逐次逼近型模数转换电路20中，采样保持电路201、比较电路203、异或门电路204、异步逐次逼近逻辑电路205以及数模转换电路202的电路连接关系与背景部分所述的异步逐次逼近型模数转换电路10相同，此处不再一一赘述。
需要指出的是，所述亚稳态检测电路206检测锁存(Latch)信号上升沿到标识(Flag)信号上升沿之间的时间(即比较电路203的比较时间)t，如果t大于某一预设值，就认定在本次比较中，比较电路203处于亚稳态，否则所述比较电路203在比较中处于稳态。
当检测到所述比较电路203处于亚稳态时，立即停止后续比较，同时，设置后续比较逻辑为10000(以5位ADC为例)，由于所述比较电路203处于亚稳态，因此，其输入信号差较小，将未进行比较的信号设置为10000并不会对ADC的输出精度造成显著影响，且保证了所述比较电路203不在亚稳态中耗费过多的时间。
尽管现有的异步逐次逼近型模数转换电路20可以解决比较电路的亚稳态问题，但是其逻辑较为复杂。
本发明实施例提出另一种更易实施且成本较低的异步逐次逼近型模数转换电路，在所述异步逐次逼近型模数转换电路的基础上设置一脉冲产生电路，所述脉冲产生电路适于产生所述Latch信号和标识Flag信号，且通过设置所述Latch信号和Flag信号的有效电平的生成时刻独立于所述第一电压比较电路的比较结果，从而当所述第一电压比较电路在比较的过程中遇到比较电路亚稳态的问题，使所述脉冲产生电路通过控制所述Latch信号和Flag信号的生成时序，主动干预所述第一电压比较电路停止比较，有效地解决由所述第一电压比较电路的亚稳态问题引起的异步逐次逼近型模数转换电路的精度问题。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图5所示，本发明实施例提供的异步逐次逼近型模数转换电路30，适于将第一模拟信号VA1转换并输出第一数字信号VD1；所述异步逐次逼近型模数转换电路3030可以包括：采样保持电路301、数模转换电路302、第一电压比较电路303、第一逻辑电路304以及脉冲产生电路305。
其中，所述采样保持电路301的输入端作为所述异步逐次逼近型模数转换电路30的输入端，并输入所述第一模拟信号VA1，所述采样保持电路301的输出端输出第二模拟信号VA2；所述数模转换电路302的输入端输入所述第一数字信号VD1，所述数模转换电路302的输出端输出第三模拟信号VA3。
所述第二模拟信号VA2与所述第三模拟信号VA3分别输入至所述第一电压比较电路303的正输入端和负输入端，响应于Latch信号的有效电平，所述第一电压比较电路303对所述第二模拟信号VA2与所述第三模拟信号VA3进行比较，并输出第一逻辑信号VL1和第二逻辑信号VL2；所述第一逻辑信号VL1和第二逻辑信号VL2分别输入至所述第一逻辑电路304，响应于所述Flag信号的有效电平，所述第一逻辑电路304根据所述第一逻辑信号VL1和第二逻辑信号VL2识别所述第一电压比较电路303的比较结果，并输出所述第一数字信号VD1。
所述脉冲产生电路305适于产生所述Latch信号和Flag信号；其中，所述Latch信号和Flag信号的有效电平的生成时刻独立于所述第一逻辑信号VL1和第二逻辑信号VL2，也就是与所述第一逻辑信号VL1和第二逻辑信号VL2无关联。
一般而言，所述第一电压比较电路303中具有开关电容，响应于所述Latch信号的上升沿，当所述Latch信号为低电平时，所述第一电压比较电路303处于复位状态，其输出的所述第二模拟信号VA2和第三模拟信号VA3均为逻辑高电平，当所述Latch信号为高电平时，所述第一电压比较电路303的复位状态被释放，所述第二模拟信号VA2和第三模拟信号VA3其中一个为逻辑高电平另一个为逻辑低电平，所述第一逻辑电路304根据“孰高孰低”进一步判断所述第一电压比较电路303的比较结果，并且当所述第二模拟信号VA2和第三模拟信号VA3其中一个为逻辑高电平另一个为逻辑低电平时，所述Flag信号输出为有效电平(一般为高电平)并输入至所述第一逻辑电路304。
在具体实施中，所述采样保持电路301可以包括：纯电阻型模数转换电路(图未示)、电阻电容混合型模数转换电路(图未示)或纯电容型模数转换电路(图未示)。所述第一电压比较电路303可以包括：全差分输入全差分输出比较电路(图未示)。所述第一逻辑电路304可以包括有：寄存器(图未示)、外部时钟产生单元(图未示)以及控制逻辑单元(图未示)；其中，所述外部时钟产生单元适于产生外部时钟信号。根据模数转换位数的不同，第一逻辑电路304内部控制逻辑单元的结构和寄存器的数量不同。所述第一逻辑电路304的工作原理如下：在模数转换开始前先将所有寄存器清零。开始转换以后，外部时钟信号首先将寄存器的最高位置1，使输出数字为100…0。这个数码被数模转换电路302转换成相应的模拟电压，送到第一电压比较电路303，作为所述第三模拟信号VA3，与所述第二模拟信号VA2进行比较。若数模转换电路302转换相应数码的模拟电压＞第一模拟信号VA1，说明数字过大，故将最高位的1清除；若数模转换电路302转换相应数码的模拟电压＜第一模拟信号VA1，说明数字还不够大，应将最高位的1保留。然后，再按同样的方式将次高位置成1，并且经过比较以后确定这个1是否应该保留。这样逐位比较下去，一直到最低位为止。比较完毕后，寄存器中的状态就是所要求的数字量输出。可见逐次逼近型模数转换电路的转换过程与用天平称量一个未知质量的物体时的操作过程一样，只不过使用的砝码质量一个比一个小一半。
如图6所示，在具体实施中，所述脉冲产生电路305可以包括：第二电压比较电路306和信号产生电路310；其中，所述信号产生电路310适于产生所述Latch信号和Flag信号。
其中，所述第二电压比较电路306的正输入端和负输入端分别输入第四模拟信号VA4与第五模拟信号VA5，响应于所述Latch信号，所述第二电压比较电路306对所述第四模拟信号VA4与第五模拟信号VA5进行电压比较，并输出第三逻辑电平VL3和第四逻辑电平VL4。
所述信号产生电路310识别所述第三逻辑电平VL3和第四逻辑电平VL4，根据识别结果判断所述第二电压比较电路306是否完成比较，在完成比较时，所述Flag信号变化为有效电平；所述信号产生电路310在所述第二电压比较电路306完成比较时，识别所述第二电压比较电路306的比较结果。
所述信号产生电路310识别所述第二电压比较电路306是否完成比较花费的时间，与所述信号产生电路310识别所述第二电压比较电路306的比较结果花费的时间之和为第一延时。
所述Latch信号为脉冲信号，所述Latch信号的脉宽等于预设的第二延时与所述第一延时之和。
在本发明实施例中，在稳态比较的情况下，所述第二电压比较电路306的比较延时在所述第一电压比较电路303的比较延时的预设误差范围内。在具体实施中，所述第四模拟信号VA4的幅度可以等于电源电压，所述第五模拟信号VA5的幅度可以等于电源电压幅度的一半。
需要指出的是，如以上分析可知，电压比较电路中存在亚稳态的问题。当电压比较电路处于相对于所述亚稳态的状态时，电压比较电路则处于稳态，电压比较电路是否处于稳态与其最小输入电压差以及电路工艺、电路结构都相关。而在本发明实施例中，为了使所述第二电压比较电路306在比较时处于稳态，可以对所述第二电压比较电路306的输入端输入“大信号”，一般而言，当电压比较电路所输入信号之差大于1mV时，电压比较电路就不会进入亚稳态。
在具体实施中，所述信号产生电路310可以包括：比较电路状态检测电路307、第二逻辑电路308以及延迟电路309。
所述比较电路状态检测电路307适于识别所述第三逻辑电平VL3和第四逻辑电平VL4，根据识别结果判断所述第二电压比较电路306是否完成比较，在完成比较时，所述Flag信号变化为有效电平。
所述第二逻辑电路308在所述第二电压比较电路306完成比较时，适于识别所述第二电压比较电路306的比较结果，在完成识别时，所述第二逻辑电路308输出第一脉冲信号Pulse1。
所述延迟电路309适于为所述第一脉冲信号Pulse1提供所述第二延时，并输出所述Latch信号。
所述比较电路状态检测电路307适于检测所述第二电压比较电路306完成比较，在具体实施中，所述第二电压比较电路306在完成比较时，将输出逻辑高电平和逻辑低电平，因此，在具体实施中，所述比较电路状态检测电路307可以为异或门电路；若所述第三逻辑电平和第四逻辑电平相反，所述Flag信号为逻辑高电平。但本实施例仅以所述异或门电路为例，并不以此为限，如本领域技术人员所知，数字逻辑电路可以有众多变换与组合形式，只要能完成对应的逻辑功能，并不应对所述比较电路状态检测电路307的具体实施方式进行特殊限制。
在本发明实施例中，所述第二电压比较电路306所输入的信号均为大信号，例如可以分别为电源电压和电源电压幅度的一半，从而使所述第二电压比较电路306的比较始终处于稳态；本发明实施例还设置所述第二电压比较电路306的比较延时在所述第一电压比较电路303的比较延时的预设误差范围内，进一步地限制所述第一电压比较电路303的最长比较时间为对大信号比较的延时(比较时处于稳态)的预设误差范围内，一方面可保证所述第一电压比较电路303对所输入的大信号比较完毕，一方面不为所输入的小信号预留过多的比较时间，同时权衡了异步逐次逼近型模数转换电路30的输出精度和转换速度。
在具体实施中，所述延迟电路309可以包括：至少一个级联的反相器(图中未示出)，并且，出于对电路逻辑的考虑，所述延迟电路309可以包括偶数个级联的反相器；此外，所述延迟电路309可以通过硬件电路实现，还可以通过设置软件定时的方式实现，如：在所述第二逻辑电路308中设置所述第二延时。
在本发明实施例中，所述Latch信号的脉宽等于预设的第二延时与所述信号产生电路310识别所述第二电压比较电路306的比较结果的时间之和为第一延时之和；可以通过所述延迟电路309设置所述第二延时，使本发明实施例可以较为灵活地控制所述Latch信号时序，从而主动干预所述第一电压比较电路303的最长比较时间。
在具体实施中，所述第二电压比较电路306可以与所述第一电压比较电路303的内部结构相同，可以为相同的生成工艺和生产批次。在具体实施中，所述第二逻辑电路308可以和第一逻辑电路304的内部结构相同。
一方面使本实施例更易实施、成本较低，另一方面也从控制时序和延迟时间的角度，保证了本发明实施例异步逐次逼近型模数转换电路30的同步性。
图7是现有的一种异步逐次逼近型模数转换电路3010(参见图1)中外部时钟信号、锁存信号以及比较电路103输出信号的仿真图；图8是本发明异步逐次逼近型模数转换电路3030(参见图5)实施例中外部时钟信号、锁存信号以及第一电压比较电路303输出信号的仿真图。
结合图7和图8所示，以5位ADC为例，在相同的外部时钟信号作用下，当被输入大信号时(对应于图7的第一区域和图8的第一区域)，现有的异步逐次逼近型模数转换电路3010中的比较电路103和本发明异步逐次逼近型模数转换电路3030实施例中的第一电压比较电路303均可以完成比较，且比较时均处于稳态；但当被输入小信号时(对应于图7的第二区域和图8的第二区域)，现有的异步逐次逼近型模数转换电路3010中的比较电路103进入了亚稳态，出现了所述比较电路103比较不完的现象，而对比地，本发明异步逐次逼近型模数转换电路3030实施例中的第一电压比较电路303基本比较完成，且没有出现比较不完的现象。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种异步逐次逼近型模数转换电路，适于将第一模拟信号转换为第一数字信号，其特征在于，包括：采样保持电路、数模转换电路、第一电压比较电路、第一逻辑电路以及脉冲产生电路；其中，
所述采样保持电路的输入端作为所述异步逐次逼近型模数转换电路的输入端，并输入所述第一模拟信号，所述采样保持电路的输出端输出第二模拟信号；
所述数模转换电路的输入端输入所述第一数字信号，所述数模转换电路的输出端输出第三模拟信号；
所述第二模拟信号与所述第三模拟信号分别输入至所述第一电压比较电路的正输入端和负输入端，响应于锁存信号的有效电平，所述第一电压比较电路对所述第二模拟信号与第三模拟信号进行比较，并输出第一逻辑电平和第二逻辑电平；
所述第一逻辑电平和第二逻辑电平分别输入至所述第一逻辑电路，响应于标识信号的有效电平，所述第一逻辑电路根据所述第一逻辑电平和第二逻辑电平识别所述第一电压比较电路的比较结果，并输出所述第一数字信号；
所述脉冲产生电路产生所述锁存信号和标识信号；其中，所述锁存信号和标识信号的有效电平的生成时刻独立于所述第一逻辑电平和第二逻辑电平；所述脉冲产生电路包括：第二电压比较电路和信号产生电路；其中，
所述第二电压比较电路的正输入端和负输入端分别输入第四模拟信号与第五模拟信号，响应于所述锁存信号，所述第二电压比较电路对所述第四模拟信号与所述第五模拟信号进行电压比较，并输出第三逻辑电平和第四逻辑电平；
所述信号产生电路适于产生所述锁存信号和标识信号；
所述信号产生电路识别所述第三逻辑电平和第四逻辑电平，根据识别结果判断所述第二电压比较电路是否完成比较，在完成比较时，所述标识信号变化为有效电平；所述信号产生电路在所述第二电压比较电路完成比较时，识别所述第二电压比较电路的比较结果；
所述信号产生电路识别所述第二电压比较电路是否完成比较花费的时间，与所述信号产生电路识别所述第二电压比较电路的比较结果花费的时间之和为第一延时；
所述锁存信号为脉冲信号，所述锁存信号的脉宽等于预设的第二延时与所述第一延时之和。
2.如权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，在相同输入信号的情况下，所述第二电压比较电路的比较延时在所述第一电压比较电路的比较延时的预设误差范围内。
3.如权利要求2所述的异步逐次逼近型模数转换电路，其特征在于，所述第四模拟信号的幅度等于电源电压，所述第五模拟信号的幅度等于电源电压幅度的一半。
4.如权利要求1所述的异步逐次逼近型模数转换电路，其特征在于，所述信号产生电路包括：比较电路状态检测电路、第二逻辑电路以及延迟电路；其中，
所述比较电路状态检测电路适于识别所述第三逻辑电平和第四逻辑电平，根据识别结果判断所述第二电压比较电路是否完成比较，在完成比较时，所述标识信号变化为有效电平；
所述第二逻辑电路在所述第二电压比较电路完成比较时，适于识别所述第二电压比较电路的比较结果，在完成识别时，所述第二逻辑电路输出第一脉冲信号；
所述延迟电路适于为所述第一脉冲信号提供所述第二延时，并输出所述锁存信号。
5.如权利要求4所述的异步逐次逼近型模数转换电路，其特征在于，所述比较电路状态检测电路包括异或门电路，若所述第三逻辑电平和第四逻辑电平相反，所述异或门电路输出的标识信号为逻辑高电平。
6.如权利要求4所述的异步逐次逼近型模数转换电路，其特征在于，所述延迟电路包括：至少一个级联的反相器。
7.如权利要求2所述的异步逐次逼近型模数转换电路，其特征在于，所述第一电压比较电路包括：全差分输入全差分输出比较电路。
8.如权利要求7所述的异步逐次逼近型模数转换电路，其特征在于，所述第二电压比较电路与所述第一电压比较电路的内部结构相同。
9.如权利要求4所述的异步逐次逼近型模数转换电路，其特征在于，所述第二逻辑电路和第一逻辑电路的内部结构相同。
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