CN110401443B - 同步时钟adc电路的亚稳态的检测消除电路 - Google Patents

Abstract

本发明涉及一种同步时钟ADC电路的亚稳态的检测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，所述同步时钟信号为低电平。

Description

同步时钟ADC电路的亚稳态的检测消除电路

技术领域

本发明涉及ADC电路领域，具体涉及一种同步时钟ADC电路的亚稳态 的检测消除电路。

背景技术

ADC(analog-to-digital Converter)是一种将模拟信号转换为数字信号的电路，作为模拟信号和数字信号之间的桥梁，ADC被广泛的应用在多种电路中。 例如：音频设备，通信、卫星，精密仪器等等。近年来，随着工艺的发展，SAR ADC依靠其低功耗的优势越来越受重视。

图1是常见的SARADC的系统框图，可以看到SARADC主要包括采样 电路、DAC电容阵列、比较器、逻辑电路四部分，其中逻辑电路部分的详细电 路见图2，它主要包括了移位寄存器、数据寄存器和输出寄存器。

下面以8位ADC为例对SAR ADC的工作过程进行详细讲解，如图1所 示，SARADC在工作时首先由采样电路对输入信号进行采样，采样的结果保存 在电容阵列上面，图1所给出的例子为顶级板采样，采样完成后，直接进行第一 次比较，第二次比较要在第一次比较完成后，根据比较器的比较结果对最高位电 容进行置位。如果V_ip＞V_in，那么比较器输出结果为1，此时，逻辑控制电路会将 比较器正输入端电容阵列的最高位电容的底板接地，而比较器负输入端电容阵 列的最高位电容底板接Vref，这样电容顶板的电压会发生改变，正输入端电压变 为：

负输入端的电压会变为：

然后进行第二次比较，比较的值是比较器的输入Vp和Vn。第一次比较 的时候Vp＝Vip，Vn＝Vin，之后的比较这两个电压值会发生变化。根据第二次比 较的值对电容阵列的次高位进行置位，置位的原则是使电压大的一端电压值变 小，电压小的一端电压值变大，这样在逐次的比较并置位的过程中，比较器输入 的差分电压差值会逐渐逼近，最终收敛到1个LSB(最低有效位)以内。判断 为差值小于1LSB时还要继续进行置位。

在比较的过程中比较器依次输出的码字就是ADC将模拟信号转换为的数 字信号。这一过程比较器两端电压变化的示意图如图4所示。

比较器开始工作时必须在完成采样后，此时采样时钟信号clks为0，第一 次比较时会使移位寄存器中第一个D触发器的输出变为1，该输出又会触发数 据寄存器中的第一个D触发器工作，从而捕捉到比较器的输出并进行锁存，锁 存在数据寄存器中的第一个D触发器中。第二次比较时则会触发移位寄存器中 第二个D触发器，并使数据寄存器捕捉并锁存比较器的第二位输出。依次进行 下去直到8位比较完成。这样一个周期的比较就完成了，8位比较结果被锁存在 数据寄存器中。下一周期的采样时钟信号clks到来时进行下一次采样。

采样信号clks的上升沿同时触发输出寄存器将8位结果从数据寄存器中 取出并进行输出，这样就将上一周期的比较结果同步的输出到了片外。注意，采 样完成时，采样信号的反向信号会将移位寄存器复位到0，数据寄存器复位到0 或者1。这样下一周期才可以正常的工作。

请参阅图5，是一种常见的比较器的结构。当同步时钟信号clkc为低电平 时，所述比较器处于复位状态，比较器的输出Vop、Von都为1，当同步时钟信 号clkc为高电平时，比较器开始比较，由于Vip和Vin的值不同，两边流过的 电流不同，这就导致Vop和Von的电压下降速度不一样，又由于此处是一对背 靠背的反相器，即图5中的M2、M3、M5、M6，形成正反馈，因此，最终电流 大的一边输出会为0，电流小的一边输出会为1。也就是说，当V_ip＞V_in时， Vop＝1，Von＝0；反之Vop＝0，Von＝1。

ADC的工作过程中比较器的差分输入信号差值可能会非常小，比较器中 两条支路的电流I1、I2差别很小，Vop、Von不能输出正确的结果，如图6(b)所 示，发生亚稳态问题。

同步时钟ADC电路中的同步时钟是指ADC时钟是外部输入的，因此每 一位的转换过程分配的时间是相同的。当亚稳态发生时会出现在给定的时间内 比较器的输出结果仍然是不定态的情况，这将导致后续的数据寄存器读取错误 以及下一位DAC电容建立错误，该情况可用图7说明。图中是比较器差分输入 的电压变化值。图7a是正常情况下Vip和Vin的变化曲线，图7b是发生亚稳态 时的变化曲线。可以看到在第二位发生亚稳态时第三位电容建立时将电容底板 都接地导致Vip和Vin都下降，在第三位进行比较时，由于Vip和Vin的差值依 然很小，有可能会继续发生亚稳态问题。这样后面的比较也都会出错，也就是说 这一周期量化的结果是错误的，发生亚稳态的位置越靠近高位，量化值与实际值 的偏离就越严重。

由上面的描述可以看出同步时钟的时钟生成电路和比较器的输出是相关 的，如果发生亚稳态，比较器的输出一直达不到稳定的0或者1，那么就不能产 生valid信号。如图6b所示，比较器当前位的比较时间会变得很长，最终导致 不能完成比较。

发明内容

本发明的目的在于提供一种同步时钟ADC电路的亚稳态的检测消除电 路，检测和消除所述同步时钟ADC电路的亚稳态。

为解决上述技术问题，以下提供了一种同步时钟ADC电路的亚稳态的检 测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC 电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信 号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所 述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号 生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步 时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较 器，且所述比较器处于亚稳态时，将所述同步时钟信号置为低电平，且将比较器 的输出复位。

可选的，所述同步时钟信号生成电路包括：第一与门，具有两个输入端， 且两个输入端分别连接一比较器控制时钟信号，以及所述亚稳态标志信号生成 电路的输出端，对两者进行与非运算。

可选的，所述亚稳态标志信号生成电路包括：第一同或门，具有两个输入 端，分别连接至所述比较器的输出和反向输出；第一延时器，连接至所述第一同 或门的输出端，用于对所述第一同或门的输出进行延时，获取第一延时信号；第 二延时器，连接至所述同步时钟信号生成电路的输出端，用于延迟所述同步时钟 信号生成电路输出的同步时钟信号，获取第二延时信号；第一D触发器，其中 D端连接所述第一延时信号，CP端连接第二延时信号，S端连接所述采样时钟 信号。

可选的，所述第一D触发器的输出端Q作为所述亚稳态标志信号生成电 路的输出端，连接至所述同步时钟信号生成电路，将亚稳态标志信号输出至所述 同步时钟信号生成电路。

可选的，所述第一延时器包括偶数级反相器，所述第二延时器也包括偶数 级反相器。

可选的，所述亚稳态标志信号生成电路的输出端通过非门连接至所述同 步时钟信号生成电路。

可选的，所述同步时钟ADC电路处于亚稳态时，对应至所述比较器的正 向输出和反向输出同时为高电平，或同时为低电平。

可选的，所述比较器的输出复位时，根据所述同步时钟ADC电路的数据 寄存器的复位状态进行复位，若所述数据寄存器的复位状态为0，则所述比较器 的输出被复位为1，若所述数据寄存器复位状态为1，则所述比较器的输出被复 位为0。

本发明的同步时钟ADC电路的亚稳态的检测消除电路具有亚稳态标志信 号生成电路和同步时钟信号生成电路，可分别实现对亚稳态的检测，以及对亚稳 态的矫正，简单方便，十分实用。

附图说明

图1为现有技术中的SARADC系统框图。

图2为现有技术中的SARADC逻辑电路图。

图3为现有技术中的SARADC工作时序图。

图4为现有技术中的SARADC的比较器输入差分电压的变化示意图。

图5为现有技术中的一种比较器结构示意图。

图6a为采用图5中的比较器时正常情况下比较器的输出和反向输出的电 压变化示意图。

图6b为采用图5中的比较器时亚稳态下比较器的输出和反向输出的电压 变化示意图。

图7a为正常情况下Vip、Vin变化曲线。

图7b发生亚稳态时Vip和Vin变化曲线。

图8为同步时钟ADC电路的亚稳态的检测消除电路的示意图。

具体实施方式

以下结合附图和具体实施方式对本发明提出的一种同步时钟ADC电路的 亚稳态的检测消除电路作进一步详细说明。

请参阅图8，为本发明的一种具体实施方式中同步时钟ADC电路的亚稳 态的检测消除电路的电路图。

在该具体实施方式中，提供了一种同步时钟ADC电路的亚稳态的检测消 除电路，包括：亚稳态标志信号生成电路1，用于连接至所述同步时钟ADC电 路的比较器CMP的输出端，根据所述比较器CMP的输出和反向输出生成亚稳 态标志信号MD，以控制同步时钟信号clkc的生成，所述同步时钟信号clkc用 于供给所述比较器CMP，给所述比较器CMP提供比较时钟；同步时钟信号生 成电路2，连接至所述亚稳态标志信号生成电路1的输出端，用于根据所述亚稳 态标志信号MD生成同步时钟信号clkc，所述同步时钟信号生成电路2还连接至所述比较器CMP，将生成的同步时钟信号clkc供给所述比较器CMP，且所述 比较器CMP处于亚稳态时，将所述同步时钟信号clkc置为低电平，且将比较器 CMP的输出复位。

在一种具体实施方式中，所述同步时钟信号生成电路包括：第一与门 AND1，具有两个输入端，且两个输入端分别连接一比较器CMP控制时钟信号 clk，以及所述亚稳态标志信号生成电路1的输出端，对两者进行与非运算。

在一种具体实施方式中，所述比较器CMP控制时钟信号clk由外部输入 信号clk_ex经时钟生成电路产生。所述外部输入信号clk_ex还经时钟生成电路 生成所述采样时钟信号clks。所述采样时钟信号clks的时序与所述比较器CMP 控制时钟信号clk的时序一致。

在一种具体实施方式中，所述亚稳态标志信号生成电路1包括：第一同 或门Xnorl，具有两个输入端，分别连接至所述比较器CMP的输出和反向输出； 第一延时器dly1，连接至所述第一同或门的输出端，用于对所述第一同或门 Xnorl的输出进行延时，获取第一延时信号；第二延时器dly2，连接至所述同步 时钟信号生成电路2的输出端，用于延迟所述同步时钟信号生成电路2输出的 同步时钟信号clkc，获取第二延时信号；第一D触发器DFF，其中D端连接所 述第一延时信号，CP端连接第二延时信号，S端连接所述采样时钟信号clks。

在一种具体实施方式中，所述第一D触发器DFF的延时时长与所述异步 时钟ADC电路的采样速率有关。具体设计时可以根据设计指标进行仿真确定。

在一种具体实施方式中，所述第一D触发器DFF的输出端Q作为所述亚 稳态标志信号生成电路1的输出端，连接至所述同步时钟信号生成电路2，将亚 稳态标志信号MD输出至所述同步时钟信号生成电路2。

在一种具体实施方式中，所述亚稳态标志信号生成电路1的输出端通过 非门NOT连接至所述同步时钟信号生成电路2。

在一种具体实施方式中，所述同步时钟ADC电路处于亚稳态时，对应至 所述比较器CMP的正向输出和反向输出同时为高电平，或同时为低电平。

在一种具体实施方式中，所述比较器CMP的输出复位时，根据所述同步 时钟ADC电路的数据寄存器的复位状态进行复位，若所述数据寄存器的复位状 态为0，则所述比较器CMP的输出被复位为1，若所述数据寄存器复位状态为 1，则所述比较器CMP的输出被复位为0。

在该具体实施方式中，当所述同步时钟ADC电路的采样电路完成采样后， 比较器CMP开始工作。在该具体实施方式中，在同步时钟信号clkc的延时信号 的下降沿对比较器CMP的输出进行检测，检测的方法是将比较器CMP的输出 和反向输出接到所述第一同或门Xnorl，如果比较器CMP的输出和反向输出同 时为1或者同时为0，则说明在本次比较发生了亚稳态问题，所述第一同或门 Xnor1输出高电平，这是因为正常比较的结果应该是一个为1，一个为0。此时 由同步时钟信号clkc的下降沿触发第一D触发器DFF，对检测结果，即所述第 一同或门Xnor1输出的高电平进行采样并锁存，得到产生亚稳态的标志信号MD， 即MD＝1所述比较器CMP发生了亚稳态。

所述亚稳态的标志信号MD为高电平时，经非门NOT后为低电平。此时， 由于采样电路的采样时钟信号clks在采样完成后都是低电平，因此此时所述同 步时钟信号clkc出现低电平，比较器CMP进入复位状态，具体的，在数据寄存 器复位状态为0时比较器CMP复位为1，数据寄存器复位状态为1时比较器 CMP复位为0。移位寄存器也停止工作，因此数据寄存器停止从比较器CMP的 输出端取数据，而是保持着复位状态下的数据。那么只要保证比较器CMP复位 状态下的输出和数据寄存器复位状态下的输出是相反的就能保证ADC的最终量化是正确的。

例如，如果一个同步时钟ADC电路的正常输出结果为11000，但此时第 二位发生亚稳态，则输出结果就会出错。在第二位发生亚稳态时，所述亚稳态标 志信号生成电路1输出的亚稳态标志信号MD为1，此时同步时钟信号生成电 路2输出的同步时钟信号clkc为0，比较器CMP进入复位状态。此时若数据寄 存器的复位状态为0，则令比较器CMP的复位状态为1，这样第二位输出位1， 整个周期的输出为11000，与正常输出结果完全一致；若数据寄存器的复位状态 为1，则令比较器CMP的复位状态为0，这样第二位输出位0，整个周期的输出为10111。与正常的输出结果有1个LSB的误差，这在长期的工作中是不会影 响同步时钟ADC电路的性能的。

当下一周期的采样时钟信号clks来到时检测电路中的第一触发器会重新 复位，比较器CMP又可以开始正常工作。

当所述亚稳态标志信号生成电路1的输出端输出低电平时，此时所述同 步时钟信号clkc出现高电平，比较器CMP开始工作。

在一种具体实施方式中，所述第一延时器dly1包括偶数级反相器，所述 第二延时器dly2也包括偶数级反相器。在一种具体实施方式中，所述第一延时 器dly1和第二延时器dly2均为可调延时器，设计时根据实际电路灵活调整具体 延时时长，并不要求所述第一延时器dly1和第二延时器dly2延时相等。

设置两个延时器是为了保证第一D触发器DFF的触发信号来到时，比较 器CMP输出后面的第一同或门Xnor1已经建立稳定，由于第一同或门Xnor1建 立会有一定的延时，所以添加两个延时器，他们之间的延时关系只要满足 τ_dly2＞τ_dly1+τ_XNOR即可，式中τ表示各个模块的延时，下标为dly2的，对应至第二 延时器dly2的延时，下标为dly1的，对应至第一延时器dly1的延时，下表为 XNOR的，对应至第一同或门Xnorl的延时。

请看以下实施例：

(1)对输入同步时钟ADC电路的信号进行采样，所述采样时钟信号clks 的下降沿表示采样完成，对移位寄存器和数据寄存器进行复位，移位寄存器复位 结果必须为0，数据寄存器复位结果为1或者0；采样装置为栅压自举开关；

(2)对采样结果进行比较，比较器CMP输出的结果输出至所述亚稳态 标志信号生成电路1，由所述亚稳态标志信号生成电路1检测所述同步时钟ADC 电路的比较器CMP是否发生亚稳态，若未发生亚稳态，则所述同步时钟ADC 电路正常工作，若发生亚稳态，则所述亚稳态标志信号MD变为1，同步时钟信 号clkc变为0，比较器CMP复位为0或1，且所述比较器CMP的复位状态与 所述数据寄存器的复位状态相反，以保证下一采样周期完成后，所述比较器CMP 能够正常工作；

(3)下一周期的采样时钟信号来到时对所述亚稳态标志信号生成电路1 中的第一D触发器DFF进行复位，使亚稳态标志信号MD变为0。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通 技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改 进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，包括：

亚稳态标志信号生成电路、同步时钟信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；

同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，将所述同步时钟信号置为低电平，且将比较器的输出复位；

其中，所述同步时钟信号生成电路包括：

第一与门，具有两个输入端，且两个输入端分别连接一比较器控制时钟信号，以及所述亚稳态标志信号生成电路的输出端，对两者进行与非运算；

所述亚稳态标志信号生成电路包括：

第一同或门，具有两个输入端，分别连接至所述比较器的输出和反向输出；

第一延时器，连接至所述第一同或门的输出端，用于对所述第一同或门的输出进行延时，获取第一延时信号；

第二延时器，连接至所述同步时钟信号生成电路的输出端，用于延迟所述同步时钟信号生成电路输出的同步时钟信号，获取第二延时信号；

第一D触发器，其中D端连接所述第一延时信号，CP端连接第二延时信号，S端连接采样时钟信号；

所述第一D触发器的输出端Q作为所述亚稳态标志信号生成电路的输出端，连接至所述同步时钟信号生成电路，将亚稳态标志信号输出至所述同步时钟信号生成电路。

2.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述第一延时器包括偶数级反相器，所述第二延时器也包括偶数级反相器。

3.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述亚稳态标志信号生成电路的输出端通过非门连接至所述同步时钟信号生成电路。

4.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述同步时钟ADC电路处于亚稳态时，对应至所述比较器的正向输出和反向输出同时为高电平，或同时为低电平。

5.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述比较器的输出复位时，根据所述同步时钟ADC电路的数据寄存器的复位状态进行复位，若所述数据寄存器的复位状态为0，则所述比较器的输出被复位为1，若所述数据寄存器复位状态为1，则所述比较器的输出被复位为0。

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