CN112311400A - 包括最大长度序列生成器的基于压控振荡器的模数转换器 - Google Patents

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Abstract

公开了一种包括最大长度序列生成器的基于压控振荡器的模数转换器。模数转换器包括：环形振荡器，具有用于接收模拟信号的输入；粗略计数器，包括最大长度序列生成器，最大长度序列生成器具有耦合到环形振荡器的输出的输入；精细计数器，包括约翰逊计数器，约翰逊计数器具有耦合到环形振荡器的输出的输入；以及差生成器，具有耦合到粗略计数器的输出的第一输入，耦合到精细计数器的输出的第二输入，以及用于提供与模拟信号对应的数字信号的输出。

Description

包括最大长度序列生成器的基于压控振荡器的模数转换器
技术领域
本发明总体上涉及包括最大长度序列(MLS)生成器的基于压控振荡器(VCO)的模数转换器(ADC)。
背景技术
低成本数字麦克风通常包括偏置电路和随后的模数转换器。麦克风在市场上的竞争力主要由其性能(功耗、动态范围、分辨率以及其他性能特征)和成本(硅面积、封装尺寸与灵敏度以及其他成本动因)给出。目前可用的Sigma-Delta ADC已经被推向了技术极限，并且市场趋势需要创新的解决方案。基于VCO的ADC是常规的基于电压编码的电路的有前途的备选方案。针对利用多相环形振荡器(RO)构建的VCO-ADC，可以用粗略-精细量化架构(其使用用于整数相位进展(2π的倍数)的计数器和用于相位进展的分数部分的精细量化)来减少量化电路的面积和功耗。然而，在粗略和精细相位估算之间的不同步引起的以及由相位的直接采样导致的误差可能会损害ADC的性能。
发明内容
根据一个实施例，一种模数转换器包括：环形振荡器，具有用于接收模拟信号的输入，以及输出；粗略计数器，其包括最大长度序列生成器，最大长度序列生成器具有耦合到环形振荡器的输出的输入，以及输出；精细计数器，其包括约翰逊(Jonson)计数器，约翰逊计数器具有耦合到环形振荡器的输出的输入，以及输出；以及，差生成器，具有耦合到粗略计数器输出的第一输入、耦合到精细计数器输出的第二输入和用于提供与模拟信号对应的数字信号的输出。
根据另一实施例，一种用于将模拟信号转换到数字输出的方法包括：将模拟信号转换为包括初级相位信号和次级相位信号的多个相位信号；使用最大长度序列代码计数来寄存初级相位信号的边沿；在采样周期期间计算初级相位信号的经寄存边沿的数目；基于在采样周期期间初级相位信号的经寄存边沿的经计算数目来估算粗略输出；使用约翰逊计数器寄存次级相位信号的边沿；在采样周期期间计算次级相位信号的经寄存边沿的数目；基于在采样周期期间的次级相位信号的经寄存边沿的经计算数目来生成校正输出；以及将粗略输出和校正输出加到一起以提供数字输出。
根据另一实施例，一种模数转换器包括：环形振荡器，具有用于接收模拟信号的输入，以及输出；最大长度序列生成器，具有耦合到环形振荡器输出的输入，以及输出；约翰逊计数器，具有耦合到环形振荡器输出的输入，以及输出；以及，加法器，具有耦合到最大长度序列生成器输出的第一输入、耦合到约翰逊计数器输出的第二输入和用于提供与模拟信号对应的数字信号的输出。
附图说明
为了更完整地理解本发明及其优点，现在将结合附图来在下文进行描述，其中：
图1A是根据一实施例的耦合到MEMS麦克风的ADC的框图；
图1B是根据一实施例的ADC的更详细框图；
图2是与图1B的ADC相关联的第一组内部信号的表格；
图3是与图1B的ADC相关联的MLS生成器的示意图；
图4是与图1B的ADC相关联的约翰逊计数器的示意图；
图5是与图1B的ADC相关联的第二组内部信号的表格；
图6是与图1B的ADC相关联的第三组内部信号的表格；
图7是与图1B的ADC相关联的经组合的MLS生成器和约翰逊计数器的示意图；
图8A、图8B、图8C和图8D是与图1B的ADC相关联的第一组时序图。
图9A、图9B、图9C、图9D、图9E、图9F、图9G和图9H是与图1B的ADC相关联的第二组时序图；以及
图10是根据另一实施例的ADC的框图。
除非另有指示，否则在不同附图中对应的数字和符号指对应的部分。附图被绘制以清楚地图示实施例的相关方面，并且附图未必按比例绘制。
具体实施方式
实施例电路和方法执行基于多相VCO的ADC的量化，相对于现有技术ADC解决方案，显著降低了功率需求并且显著降低了亚稳态和不同步误差。实施例ADC电路包括具有MLS生成器的粗略计数器和具有约翰逊计数器的精细计数器。MLS生成器被配置为执行相位累积，并且约翰逊计数器被配置为校正亚稳态问题。粗略计数器和精细计数器的输出被组合，以提供准确地表示呈现给ADC输入的模拟信号的复合数字输出信号。
ADC实现方式包括粗略计数器和精细计数器，粗略计数器和精细计数器的输出被相加到一起以提供模拟输入信号的数字输出信号表示，数字输出信号表示可以展示由在粗略计数器和精细计数器之间的异步或当对输入环形振荡器的相位采样时由亚稳态引起的误差。这些影响可以表现为ADC输出处的大误差(或峰值)，影响ADC的信噪比(SNR)。
实施例ADC实现方式通过引入用于多相环形振荡器的量化电路的经组合的MLS生成器和约翰逊计数器架构，有利地减少了功耗并且解决了亚稳态和同步问题。如在下文详细描述的，由于MLS生成器结构的简单性，与现有技术解决方案相比，这些ADC实施例允许减少功耗，并且还由于计数功能相对于由ADC部件提供的环形振荡器相位检测的有利对齐而允许减少异步和亚稳态误差。
图1A是根据一实施例的耦合到ADC的麦克风的高等级框图100A。麦克风142包括可变电容器，例如微电子机械系统(MEMS)固态可变电容器，可变电容器被耦合到偏置和增益(放大)电路144，用于接收音频信号140并且用于在ADC输入节点126处生成诸如模拟电压的模拟信号。ADC转换器包括环形振荡器102，具有用于接收模拟信号的输入和用于生成多个相位信号的多个输出，相位信号的频率随模拟信号的变化幅度而改变。包括MLS生成器的粗略计数器104具有用于接收第一组的多个相位信号的输入。包括约翰逊计数器的精细计数器106具有用于接收第二组的多个相位信号的输入，该第二组相位信号可以包括第一组的多个相位信号中的至少一些相位信号。粗略计数器104的输出和精细计数器106的输出在加法器116中被缩放和相加。根据一实施例，加法器116的输出是ADC的数字输出128，生成表示对应的模拟输入信号126的数字词语。控制框146可以包括一个或多个存储器、计算机或(一个或多个)微处理器、时钟(CLK)信号生成器以及通过数字总线148耦合到到图1A中示出的硬件框或部件的在软件中实现的其他功能框。在图1A中示出的一些或所有框或部件可以在一个或多个集成电路上被组装到一起。例如，环形振荡器102、粗略计数器104、精细计数器106和加法器116都可以作为独立ADC集成电路产品而在单个集成电路上被组装。在一实施例中，图1A的框图的一些或全部部件可以被复制用于单个MEMS麦克风以处理差分输入信号，以便改善线性度。与框图100A相关联的部件的附加电路和细节在图1B的详细ADC 100B框图中被示出，并且在下文中被进一步详细描述。
图1B示出了根据实施例的基于VCO的ADC 100B或ADC系统的更详细的框图。ADC100B包括模拟输入节点或端子126和数字输出节点或端子128。在输出节点128处的数字输出信号是表示在输入节点126处的模拟输入信号的数字代码。ADC 100B包括VCO 102、包括MLS生成器118的粗略计数器104、包括约翰逊计数器120的精细计数器106、约翰逊-至-温度计代码转换器108、亚稳态误差校正电路110、MLS解扰器112以及第一差和加法器框116。下面对在ADC 100B中的每个部件或框进行更详细的顺序描述。
VCO 102是环形振荡器，在单端实现方式的情况下，VCO 102包括奇数个、多个串行耦合的反相器，其中最后一个反相器的输出被耦合到第一个反相器的输入。VCO 102的输出被示出为信号Inv<0>、Inv<1>、Inv<2>、Inv<3>、到Inv<K>。大于一的任何奇数个反相器可以在VCO 102中被使用。因此，VCO 102是环形振荡器，该环形振荡器输出是一组“K+1个”有效数字信号，数字信号指定Inv<0>至Inv<K>作为在环形中连续反相器的输出，以输入信号的频率反映输入信号。当在数字电路的剩余部分中使用这些信号时，这些信号被重新排序为P<0>到P<K>以在如图1B和图2的表格中所示出的顺序出现。注意，在VCO 102的单端环形振荡器中的连续反相器包括在将反相器分配到输出P<0>至P<K>之前，通过首先选择偶数反相器，然后选择奇数反相器来反映在图1B中、以及在图2的表格中示出的信号布置的重新排序，以便具有连续上升沿。在利用K个偶数(奇数个反相器)的单端实现方式的情况下，在信号Inv和P之间的对应关系由以下等式描述：
P<i>＝Inv<2*i>i＝o...K/2 [1]
P<i>＝Inv<2*(i-K/2-1)+1>i＝K/2+1...K [2]
在差分环形振荡器的情况下，输出信号将在环中的每个反相器的两个可能输出之间被选择，以便具有连续的上升沿/下降沿。
在针对任何连续相位P<i>和P<i+1>的两个上升沿之间的最小时间被表式为TMIN，并且将对应于振荡器的最小周期除以k+1。例如，在图1B中“K”被分配为六；K＝6(对应于7个反相器)。
图2的表格示出了在VCO102输出信号Inv<0>至Inv<6>与时钟相位信号P<0>至P<6>之间的对应关系，该对应关系由上文阐述的等式[1]和等式[2]获得。
如下文进一步详细描述的，粗略计数器104包括最大长度序列(MLS)生成器118，最大长度序列(MLS)生成器118可以被定义为一种伪随机二进制序列。MLS生成器118是可以在软件中或利用数字逻辑电路实现的框，其中M+1个输入(M≤K)。MLS生成器118的操作方法被进一步定义为使用两个整数A和B，使得1≤A≤K-M+1并且B＝A+M。MLS生成器的输入被指定为CMLS<A>至CMLS<B>并且在连续上升(或下降)沿的序列中被连接到环形振荡器P<A>至P<B>的相位。例如，在图3和图1B中，M＝4、A＝1、B＝5引起在图2的表格中描述的CMLS和P信号之间的对应关系。
粗略计数器104还包括定时的寄存器150(其可以被称为RegisterSQ或寄存器库RGSQ)，该寄存器150被耦合到MLS生成器118的输出，并且在下文中被详细描述。
精细计数器106包括约翰逊计数器(JC)120。约翰逊计数器106是可以在软件中或利用数字逻辑电路实现的框，其中J+1输入被指定为CJC<0>至CJC<J>，其中J≥M并且J≥K。这些输入通过插入大约TD秒的数字延迟(例如用两个逻辑反相器实现或简单地通过适当的布局实现)从环形振荡器102的相位P导出，使得TD<TMIN。在图1B的示例中，在VCO 102相位和约翰逊计数器120输入之间的分配被显示在图2的表格中(假设J＝6)。有利地，在输入CJC和MLS之间观察到类似的边沿顺序，并且连接到CMLS输入的所有VCO相位都是连接到CJC输入以便正确操作的VCO相位的子集。在一实施例中，CJC<0>未被连接到任何CMLS输入。
精细计数器106还包括定时的寄存器160(其也可以被称为RegisterTH或寄存器库RGTH)，寄存器160被耦合到约翰逊计数器120的输出，并且在下文中被详细描述。
寄存器库RGSQ利用与VCO 102振荡异步的系统时钟(CLK)采样MLS生成器118，输出SQ<A>至SQ<B>。寄存器150的输出是RGSQ<A>至RGSQ<B>。假设在VCO边沿和CLK边沿之间不同步，因此设置和保持时间冲突可以在产生亚稳态误差的触发器中发生。实施例ADC系统将针对这些亚稳态误差有利地进行补偿。
寄存器库RGTH利用与VCO 102振荡异步的系统时钟采样约翰逊计数器120输出TH<0>至TH<J>。寄存器160的输出是RGTH<0>至RGTH<M>。假设在VCO边沿和CLK边沿之间不同步，因此设置和保持时间冲突可以在产生亚稳态误差的触发器中发生。实施例ADC系统将针对这些亚稳态误差有利地进行补偿。
图1B还示出了耦合到寄存器160的输出的约翰逊-至-温度计代码转换器108。约翰逊-至-温度计代码转换器108是组合电路框(可以在软件中或在数字逻辑电路中被实现)，约翰逊-至-温度计代码转换器108在采样寄存器中的参考相位之后将约翰逊计数器120(RGTH<0>至RGTH<J>)的寄存的状态转换为上升时钟沿的数目。J个输出信号(ME<1>至ME<J>)被连接到在亚稳态误差校正电路110中的数个复用器和温度计代码-至-二进制解码器114。
由约翰逊-至-温度计代码转换器108实现的逻辑功能以逐比特方式由以下伪码定义：
for i＝0:K-1
ME<i>＝XNOR(RGTH<0>,RGTH<i+1>)；
end
温度计代码-至-二进制转换器114被耦合到在图1B中的约翰逊-至-温度计代码转换器108的输出。温度计代码-至-二进制转换器114是组合电路框(可以在软件中或在数字逻辑电路中实现)，用于将由约翰逊-至-温度计转换器108生成的温度计代码转换为二进制代码字，该二进制代码字表示在采样寄存器中的参考相位之后的上升时钟沿的数目。转换器108实现“一计数(ones counting)”功能，使得其输出TB是表示为二进制数字的在输入M<1>至M<J>处的一的数目。
在图1B中示出的亚稳态误差校正电路110包括由其输出信号Mux<1>至Mux<B-1>标识的多个复用器(MUX)。在校正电路110中的复用器负责在采样之后校正误差，并且在存在亚稳态的情况下将经采样的MLS序列恢复到该经采样的MLS序列适当的值。误差校正电路110包括M个数字复用器，数字复用器具有耦合到寄存器150的对应输出的两个输入和由来自约翰逊-至-温度计代码转换器108的一比特信号ME<i>控制的选择输入。当ME<i>＝0时，MUX输入的第一个MUX输入被路由到MUX的输出，并且当ME<i>＝1时，MUX输入的第二个MUX输入被路由到MUX的输出。复用器的输入被连接到RGSQ<0>至RGSQ<J>的信号，以实现以下伪码：
Figure BDA0002607672220000081
图5的表格示出了在图1B中示出的亚稳态误差校正电路110、寄存器150和约翰逊-至-温度计代码转换器108的信号连接的示例，包括TH、ME、RGSQ和MUX信号。该对应关系由在先前段落中的伪码通过设置A＝1和B＝5来描述。
图1B还包括MLS解扰器112，被耦合到校正电路110的输出。MLS生成器118的经采样数据被MLS解扰器112解扰并且转换为二进制代码。解扰操作是在计算机或微处理器中的组合电路或软件指令，其实现在MLS序列上的连续代码和在0与2M-1之间的二进制数字之间的一对一关系。适用于图1B的示例的这样的关系的示例在针对M＝4的图6中的表格中示出。
最后，图1B还包括耦合到MLS解扰器112和温度计-至-二进制转换器114的输出的“第一差”电路116。电路116包括：定时的寄存器Register2、“第一差”加法器122和124、乘法器130和用于在节点128处生成复合数字输出信号的加法器132。Register2将来自MLS解扰器112和温度计-至-二进制转换器114的数据采样以计算其第一差(1-Z-1)。在由Register2处理之后，由乘法器130将MLS解扰器112的差分值乘以环形振荡器(K+1)的输出相位上升沿的总数。类似地，在加法器132中将约翰逊-至-温度计转换器114值的第一差相加，以获得在节点128处的最终数字输出数据。
图3示出了以图1B为示例的MLS生成器118的示意图。MLS生成器118包括由CMLS信号的上升(或下降)沿触发并且被连接为移位寄存器的一组M+1个D型触发器304、306、308、310和312。这些触发器的输出是信号SQ<A>至SQ<B>。第一触发器312的D输入(SQ<A>)被连接到提供所谓“最大长度序列”的生成的逻辑功能。最大长度序列(MLS)可以被定义为一种类型的伪随机二进制序列。MLS序列是使用最大线性反馈移位寄存器生成的比特序列，并且该比特序列之所以被称为MLS序列，是因为它们是周期性的，并且再现了可以由移位寄存器表示的每个二进制序列(除了“全为一的(all one)”向量)(即，针对长度-M寄存器，它们产生长度为2M-1的序列)。在图3的示例中，该逻辑功能是连接在SQ<5>和SQ<4>之间的XNOR栅极302。可以使用其他逻辑功能。MLS生成器118的输出序列被提供在输出SQ<A>至SQ<B-1>处，并且具有2M–1个不同代码的周期。
由于上文的定义，MLS序列生成器的输出SQ<A>至SQ<B-1>在序列中形成一个输出代码字，该代码字在CMLS<B>中的边沿之后，每个VCO 102周期就被更新为序列的新值。此外，输出SQ<A+1>至SQ<B>将包含MLS序列的先前代码字。注意，该操作不同于常规的MLS生成器，这是因为生成器的触发器不利用相同时钟同时地触发，而是以顺序的方式被触发。
在图4中示出了约翰逊计数器120的示例示意图。约翰逊计数器120的输出是信号TH<0>至TH<J>。图4示出了用于在图1B中示出的示例的约翰逊计数器120的示例实现方式。约翰逊计数器120的电路包括用边沿触发的D型触发器402、404、406、408、410、412和414实现的移位寄存器，其输出是信号TH<J>至TH<0>。约翰逊计数器120的时钟输入是CJC<0>至CJC<J>。第一触发器402的D输入通过反相器416的输出耦合到CJC<J>。在这种方式中，约翰逊计数器120的移位寄存器的状态反映由常规约翰逊计数器生成的代码字。然而，当VCO102的所有相位已经旋转了完整的VCO周期时，输出代码字在每个VCO 102时钟周期就地被更新到新值。注意，此操作不同于常规约翰逊计数器，这是因为计数器的触发器不利用相同时钟同时地触发，而是以顺序的方式被触发。
为了澄清在MLS生成器118和约翰逊计数器120之间的连接，图7是图示在图1B的示例中图示的两种电路在一起的示例示意图。因此，图7的示意图包括先前图示的约翰逊计数器示意部分120、先前图示的MLS生成器示意部分118以及先前未示出的延迟电路702的示例。延迟电路702可以包括多个并行的数字或模拟延迟单元或部件，或者延迟电路702可以由在计算机或微控制器中的软件指令实现。备选地，可以通过延迟采样寄存器RegisterSQ150相对于在图1B中的RegisterTH 160的时钟信号来实现延迟电路702。换言之，在实施例中，寄存器160首先被定时，然后寄存器150再被定时。图7的示意图澄清了(部分地)在信号P、CJC、TH、CMLS和SQ之间的关系。
根据一实施例，图8A、图8B、图8C和图8D的时序图再现了在图1B中的感兴趣的信号，以便示出ADC系统的操作示例。本文所述的ADC系统被配置为在不存在亚稳态条件时，以及在与采样电路中的一些触发器的设置时间冲突时，从粗略计数器输出和精细计数器输出二者计数在采样周期内上升(或下降)沿的VCO的总数，从而产生具有一个最低有效比特(LSB)的最大误差的亚稳态。应当注意的是，VCO信号和采样时钟是完全异步的，因此它们的相对时序是完全不可预测的。任何同步两个域的尝试都将引起信噪比(SNR)损坏。
因此，定义了两种不同操作条件或情景。一，当不存在设置时序冲突(在图8A中示出)时的条件或情景，以及二，当存在时序冲突(在图8B、图8C和图8D中示出)时的条件或情景。
图8A是时序图，其中“第i”和第(i+1)个CMLS信号(输入到MLS生成器118)、“第i”和第(i+1)个CJC信号(输入到约翰逊计数器120)和CLK时钟信号被示出为彼此相关。CMLS信号也是环形振荡器102的P输出信号。信号CMLS、CJC、P和CLK都在图1B中被清楚地示出。
在第一操作条件中，CLK边沿802在两个连续的VCO边沿P<i>和P<i+1>之间过渡，并且在采样寄存器RegisterSQ 150内和RegisterTH 160内的触发器中不产生时间冲突。因此，在图9A中，有源系统时钟CLK边沿被假设为上升。假设的是该上升沿发生在信号P<i>和P<i+1>的VCO上升(或下降)沿之间。系统时钟的上升沿从P<i+1>的上升沿延迟足够大的时间TP，以保证完成采样寄存器RegisterSQ 150和RegisterTH 160的触发器保持时间规范(TholdFF)。在这些条件下，约翰逊计数器输出(TH)将在温度计-至-二进制解码器114之后的采样瞬间中反映就在MLS计数值之后出现的VCO边沿的总数。此外，MLS序列将被更新到“第i”延迟单元，并且剩余阶段将被保持在该MLS序列先前的值。因此，此时MLS序列的新值和旧值都不正确。MLS序列的比特的逻辑状态如下：
SQ<B>至SQ<i+1>＝不正确值；以及
SQ<i>至SQ<A>＝正确值。
为了获得MLS序列的正确新值和旧值，复用器110将更新在比特SQ<B>至SQ<i+1>之间的代码字中丢失的移位，直到输出信号MUX<0>至MUX<M-1>反映如果MLS生成器104有机会更新MLS序列的总长度并且系统时钟出现在P<B>处的边沿之后将发生的为止。
图8B是其中信号P<i+1>、CMLS<i>、CJC<i>、和CLK被示出为彼此相关的时序图。在图1B中示出了这些信号的每个信号。
在第二操作条件的一个操作条件中，系统CLK边沿804过渡靠近VCO的上升(或下降)沿，并且存在设置时间冲突。在图8B中，CLK上升沿过渡靠近信号P<i+1>的边沿的过渡。CLK的上升沿从P<i+1>延迟小于TsetupFF(在采样寄存器RegisterSQ 150和RegisterTH 160中触发器的设置时间规范)的时间TP。在这些条件下，MLS生成器输出SQ<i+1>可能无法正确地更新，而SQ<i>正在被更新。此外，在这种情况下，约翰逊计数器120的输出TH<i+1>可能不被更新，这是因为约翰逊计数器120在对应的SQ<i+1>输出更新并且输出TH<i>更新之后触发TD秒。在这些条件下，约翰逊计数器120输出(TH)将在温度计-至-二进制解码器114转换之后的采样瞬间中反映在当前采样周期中发生的VCO边沿的总数，即“i”。此外，将根据过程、电压或温度(PVT)变化或TP有多小而将MLS序列更新到“第i”延迟单元或第(i+1)单元。剩余阶段将被保持在其先前的值：
SQ<B>至SQ<i+2>＝不正确值；
SQ<i+1>＝未定义状态；以及
SQ<i>至SQ<A>＝正确值。
关于约翰逊计数器120，如果在采样周期中仅发生了“i”边沿，则出现上述SQ值。复用器110将更新在比特SQ<i+1>到SQ<B>之间的代码字丢失移位，直到输出MUX<0>至MUX<M-1>反映如果MLS生成器104有机会更新MLS序列的总长度并且系统时钟在P<B>处的边沿之后出现时会发生的为止。
图8C是其中信号P<i+1>、CMLS<i>、CJC<i>、和CLK被示出为彼此相关的时序图。在图1B中示出了这些信号的每个信号。
在第二操作条件的另一个操作条件中，系统CLK边沿806在约翰逊计数器120和MLS生成器118的上升(或下降)边沿之间过渡，并且在采样寄存器RegisterSQ 150和RegisterTH160中不存在设置冲突。在图8C中，CLK信号的上升沿806发生在CMLS<i+1>和CJC<i+1>的上升沿之间，但是考虑了在RegisterSQ 150中用于信号SQ<i+1>的设置时间TsetupFF。这种情景相当于在图9B中的情景，这是因为TH<i+1>在CLK信号的上升沿806之前不会被更新。
图8D是其中信号P<i+1>、CMLS<i>、CJC<i>、和CLK被示出为彼此相关的时序图。在图1B中示出了这些信号的每个信号。
在第二操作条件的另一个操作条件中，系统时钟边沿808在约翰逊计数器120和MLS生成器118的上升(或下降)边沿之间过渡，并且在采样寄存器RegisterSQ 150和RegisterTH 160中存在设置冲突。在图8D中，CLK信号的上升沿808发生在CMLS<i+1>和CJC<i+1>的上升沿之间，但是不考虑在RegisterTH 160中用于信号TH<i+1>的设置时间TsetupFF。在这种情景中，每个可能的结果(TH<i+1>是否触发了对应的触发器)将引起估算边沿的数目为“i”或“i+1”，从而导致一个LSB的错误，但是MLS序列将被正确地更新。
图9A、图9B、图9C、图9D、图9E、图9F、图9G和图9H是根据一实施例的一系列对应的序列的时序图，其示出了与从模拟输入节点附近到ADC的数字输出节点附近的某些内部节点相关联的数字波形。例如，图9A示出了Inv信号，图9B示出了TH信号，图9C示出了SQ信号，图9D示出了CLK信号，图9E示出了RG1A信号，图9F示出了RG1B信号，图9G示出了ME信号，图9H示出了Mux信号，其中所有信号组已在前文描述过。因此，图9A到图9H的时序图有助于说明在相同的操作时间段期间，数字信号处理信号通过整个ADC系统的进展。其他操作时间段将具有其他对应的时序图。图9A至图9H的数字时序图将也会随着在模拟输入信号的变化而改变。
图10是根据另一实施例的ADC 1000的高等级框图。ADC 1000包括模拟输入1002，用于接收在数字输出1020处转换为数字输出信号的模拟输入信号。多相环形振荡器1004将模拟输入信号转换为如前文所述的多个相位信号，多个相位信号由指定RE数字逻辑电路的第一数字逻辑电路1006和指定FE数字逻辑电路的第二数字逻辑电路1008接收。第一数字逻辑电路1006包括MLS生成器1010和如上文所述的约翰逊计数器，它们与基本上如例如关于图1A和图1B所述的附加电路部件通信。亦如前文所述的，第一数字逻辑电路1006还接收CLK信号1022。第二数字逻辑电路1008包括反相的输入MLS生成器1014和反相的输入约翰逊计数器1016，它们与基本上如例如关于图1A和图1B所述的附加电路部件通信。亦如前文所述的，第二数字逻辑电路1008还接收CLK信号1022。如所示出的，通过加法器1018将第一数字逻辑电路1006的RD输出加到第二数字逻辑电路1008的FD输出，以在数字输出1020处提供复合数字输出信号。如下文进一步详细描述的，ADC 1000提供比前文关于图1A和图1B描述的ADC更大的分辨率和功耗节省。
在关于图1A和图1B描述的ADC实施例中，仅使用(计数)由VCO的不同相位(正或负)生成的脉冲的一个边沿极性。然而，脉冲的正极性和负极性二者都被计数，ADC的分辨率(诸如在图10中示出的实施例ADC 1000)可以被加倍。备选地，可以通过将VCO的振荡频率减半来减少ADC的功率，但是通过对脉冲的上升沿和下降沿计数来保持相同的计数的数目。将VCO的频率减半会减少功率，这是因为驱动VCO至一半频率所需的电流可能小于仅计数单边沿极性的情况的电流。
如前文所讨论的，图10示出了由ADC 1000实施的对多相环形振荡器1004的上升沿和下降边沿二者计数的系统的操作的示例。注意，MLS生成器1010和约翰逊计数器1012包括“正常”或非反相输入，而MLS生成器1014和约翰逊计数器1016包括反相输入。在这种架构中，数字计数框被加倍(一个在第一数字逻辑电路1006中，一个在第二数字逻辑电路1008中)。在图10中，第一数字电路1006(RE-Digital Logic)与关于图1B描述的系统相似，并且连接到VCO相位的所有触发器由上升沿触发。在图10中，第二数字电路1008(FE-数字逻辑)也类似于关于图7描述的系统，但是连接到VCO相位的所有触发器都是由下降沿触发的。第一逻辑电路1006(RE-数字逻辑)和第二逻辑电路1008(FE-数字逻辑)的数字输出分别在总线“RD”和“FD”中获得。最后，为了生成ADC数字输出，“RD”和“FD”的内容被相加在一起以在节点1020处形成复合输出数字信号。
本发明的示例实施例被概括如下。基于本文所提交的说明书和权利要求书的全部内容，其他示例实施例也可以被理解。
示例1。根据一种实施例，一种模数转换器包括：环形振荡器，具有用于接收模拟信号的输入，以及输出；粗略计数器，包括最大长度序列生成器，最大长度序列生成器具有耦合到环形振荡器的输出的输入，以及输出；精细计数器，包括约翰逊计数器，精细计数器具有耦合到环形振荡器的输出的输入，以及输出；以及，差生成器，具有耦合到粗略计数器的输出的第一输入、耦合到精细计数器输出的第二输入和用于提供与模拟信号对应的数字信号的输出。
示例2。根据示例1的模数转换器，其中最大长度序列生成器包括具有至少一个反馈路径的串行耦合的多个触发器。
示例3。根据前述示例的任一项所述的模数转换器，其中所述粗略计数器还包括耦合到最大长度序列生成器的第一定时的寄存器。
示例4。根据前述示例的任一项所述的模数转换器，其中约翰逊计数器包括具有至少一个反馈路径的多个串行耦合的触发器。
示例5。根据前述示例的任一项所述的模数转换器，其中精细计数器还包括耦合到约翰逊计数器的第二定时的寄存器。
示例6。根据前述示例的任一项所述的模数转换器，其中差生成器还包括第三定时的寄存器。
示例7。根据前述示例的任一项所述的模数转换器，还包括插入在粗略计数器的输出和差生成器的第一输入之间的亚稳态误差校正电路。
示例8。根据前述示例的任一项所述的模数转换器，其中亚稳态误差校正电路包括多个复用器。
示例9。根据前述示例的任一项所述的模数转换器，还包括插入在粗略计数器的输出和差生成器的第一输入之间的最大长度序列解扰器电路。
示例10。根据前述示例的任一项所述的模数转换器，还包括插入在精细计数器的输出和差生成器的第二输入之间的约翰逊计数-至-二进制计数转换器。
示例11。根据前述示例的任一项所述的模数转换器，其中约翰逊计数-至-二进制计数转换器包括耦合到温度计计数-至-二进制计数转换器的约翰逊计数-至-温度计计数转换器。
示例12。根据前述示例的任一项所述的模数转换器，还包括附加的粗略计数器和附加的精细计数器。
示例13。根据前述示例的任一项所述的模数转换器，其中附加的粗略计数器包括反相输入，以及其中附加的精细计数器包括反相输入。
示例14。根据另一实施例，一种用于将模拟信号转换为数字输出的方法包括：将模拟信号转换为包括初级相位信号和多个次级相位信号的多个相位信号；使用最大长度序列代码计数来寄存初级相位信号的边沿；在采样周期期间计算初级相位信号的经寄存边沿的数目；基于在采样周期期间初级相位信号的经寄存边沿的经计算数目来估算粗略输出；使用约翰逊计数寄存多个次级相位信号的边沿；在采样周期期间计算多个次级相位信号的经寄存边沿的数目；基于在采样周期期间的多个次级相位信号的经寄存的边沿的计算的数目来生成校正输出；以及将粗略输出和校正输出加到一起以提供数字输出。
示例15。根据示例14所述的方法，其中寄存多个次级相位信号的边沿基本上与寄存初级相位信号的边沿异步。
示例16。根据前述示例的任一项所述的方法，其中寄存多个次级相位信号的边沿包括相位采样多个次级相位信号以生成多个经采样的次级相位信号。
示例17。根据前述示例的任一项所述的方法，还包括校正在初级相位信号的经寄存边沿中的亚稳态误差。
示例18。根据前述示例的任一项所述的方法，还包括将多个次级相位信号的寄存的边沿从约翰逊计数转换至温度计计数。
示例19。根据前述示例的任一项所述的方法，还包括将温度计计数转换到二进制计数。
示例20。根据前述示例的任一项所述的方法，其中将粗略输出和校正输出相加还包括将粗略输出的第一差和校正输出的第一差相加。
示例21。根据前述示例的任一项所述的方法，其中使用最大长度序列代码计数寄存初级相位信号的边沿包括使用第一最大长度序列代码计数和第二最大长度序列代码计数寄存初级相位信号的边沿。
示例22。根据前述示例的任一项所述的方法，其中使用约翰逊计数寄存次级相位信号的边沿包括使用第一约翰逊计数和第二约翰逊计数来寄存次级相位信号的边沿。
示例23。根据另一实施例，一种模数转换器包括：环形振荡器，具有用于接收模拟信号的输入，以及输出；最大长度序列生成器，具有耦合到环形振荡器的输出的输入，以及输出；约翰逊计数器，具有耦合到环形振荡器的输出的输入，以及输出；以及加法器，具有耦合到最大长度序列生成器的输出的第一输入、耦合到约翰逊计数器的输出的第二输入和用于提供与模拟信号对应的数字信号的输出。
示例24。根据示例23所述的模数转换器，还包括：亚稳态误差校正电路和最大长度序列生成器，被插入在最大长度序列生成器和加法器之间；以及约翰逊计数-至-二进制计数转换器，被插入在约翰逊计数器和加法器之间。
示例25。根据前述示例的任一项所述的模数转换器，还包括附加的最大长度序列生成器和附加的约翰逊计数器。
示例26。根据前述示例的任一项所述的模数转换器，其中附加的最大长度序列生成器包括反相输入，以及其中附加的约翰逊计数器包括反相输入。
与现有技术的ADC解决方案相比，实施例构思、方法和ADC部件选择的实现方式的优点是，引起功率显著降低和/或分辨率显著增加，并且亚稳态和不同步误差显著降低。
虽然本发明已经参考说明性实施例进行了描述，但是本描述不旨在限制意义上进行解释。在参考本说明的基础上，本发明的说明性实施例以及本发明的其他实施例的各种修改和组合对于本领域技术人员来说是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改或实施例。

Claims (26)

1.一种模数转换器，包括：
环形振荡器，具有：用于接收模拟信号的输入，以及输出；
粗略计数器，包括最大长度序列生成器，所述粗略计数器具有：耦合到所述环形振荡器的所述输出的输入，以及输出；
精细计数器，包括约翰逊计数器，所述精细计数器具有：耦合到所述环形振荡器的所述输出的输入，以及输出；以及
差生成器，具有：耦合到所述粗略计数器的所述输出的第一输入，耦合到所述精细计数器的所述输出的第二输入，以及用于提供与所述模拟信号对应的数字信号的输出。
2.根据权利要求1所述的模数转换器，其中所述最大长度序列生成器包括具有至少一个反馈路径的多个串行耦合的触发器。
3.根据权利要求1所述的模数转换器，其中所述粗略计数器还包括耦合到所述最大长度序列生成器的第一定时的寄存器。
4.根据权利要求1所述的模数转换器，其中所述约翰逊计数器包括具有至少一个反馈路径的多个串行耦合的触发器。
5.根据权利要求1所述的模数转换器，其中所述精细计数器还包括耦合到所述约翰逊计数器的第二定时的寄存器。
6.根据权利要求1所述的模数转换器，其中所述差生成器还包括第三定时的寄存器。
7.根据权利要求1所述的模数转换器，还包括插入在所述粗略计数器的所述输出和所述差生成器的所述第一输入之间的亚稳态误差校正电路。
8.根据权利要求7所述的模数转换器，其中所述亚稳态误差校正电路包括多个复用器。
9.根据权利要求1所述的模数转换器，还包括插入在所述粗略计数器的所述输出和所述差生成器的所述第一输入之间的最大长度序列解扰器电路。
10.根据权利要求1所述的模数转换器，还包括插入在所述精细计数器的所述输出和所述差生成器的所述第二输入之间的约翰逊计数-至-二进制计数转换器。
11.根据权利要求10所述的模数转换器，其中所述约翰逊计数-至-二进制计数转换器包括：约翰逊计数-至-温度计计数转换器，耦合到温度计计数-至-二进制计数转换器。
12.根据权利要求1所述的模数转换器，还包括附加的粗略计数器和附加的精细计数器。
13.根据权利要求12所述的模数转换器，其中所述附加的粗略计数器包括反相输入，以及其中所述附加的精细计数器包括反相输入。
14.一种用于将模拟信号转换为数字信号输出的方法，包括：
将所述模拟信号转换为包括初级相位信号和次级相位信号的多个相位信号；
使用最大长度序列代码计数来寄存所述初级相位信号的边沿；
在采样周期期间计算所述初级相位信号的寄存的边沿的数目；
基于在所述采样周期期间所述初级相位信号的所述寄存的边沿的计算的数目来估算粗略输出；
使用约翰逊计数来寄存所述次级相位信号的边沿；
在所述采样周期期间计算所述次级相位信号的所述寄存的边沿的数目；
基于在所述采样周期期间的所述次级相位信号的所述寄存的边沿的所述计算的数目来生成校正输出；以及
将所述粗略输出和所述校正输出加到一起以提供所述数字输出。
15.根据权利要求14所述的方法，其中寄存所述次级相位信号的所述边沿基本上与寄存所述初级相位信号的所述边沿异步。
16.根据权利要求14所述的方法，其中寄存所述次级相位信号的所述边沿包括相位采样所述次级相位信号以生成采样的次级相位信号。
17.根据权利要求14所述的方法，还包括校正在所述初级相位信号的所述寄存的边沿中的亚稳态误差。
18.根据权利要求14所述的方法，还包括将所述次级相位信号的所述寄存的边沿从约翰逊计数转换至温度计计数。
19.根据权利要求18所述的方法，还包括将所述温度计计数转换至二进制计数。
20.根据权利要求14所述的方法，其中将所述粗略输出和所述校正输出相加还包括将所述粗略输出的第一差和所述校正输出的第一差相加。
21.根据权利要求14所述的方法，其中使用最大长度序列代码计数来寄存所述初级相位信号的所述边沿包括：使用第一最大长度序列代码计数和第二最大长度序列代码计数来寄存所述初级相位信号的所述边沿。
22.根据权利要求14所述的方法，其中使用约翰逊计数来寄存所述次级相位信号的所述边沿包括：使用第一约翰逊计数和第二约翰逊计数来寄存所述次级相位信号的所述边沿。
23.一种模数转换器，包括：
环形振荡器，具有：用于接收模拟信号的输入，以及输出；
最大长度序列生成器，具有：耦合到所述环形振荡器的所述输出的输入，以及输出；
约翰逊计数器，具有：耦合到所述环形振荡器的所述输出的输入，以及输出；以及
加法器，具有：耦合到所述最大长度序列生成器的所述输出的第一输入，耦合到所述约翰逊计数器的所述输出的第二输入，以及用于提供与所述模拟信号对应的数字信号的输出。
24.根据权利要求23所述的模数转换器，还包括：
亚稳态误差校正电路和最大长度序列生成器，被插入在所述最大长度序列生成器和所述加法器之间；以及
约翰逊计数-至-二进制计数转换器，被插入在所述约翰逊计数器和所述加法器之间。
25.根据权利要求23所述的模数转换器，还包括附加的最大长度序列生成器和附加的约翰逊计数器。
26.根据权利要求25所述的模数转换器，其中所述附加的最大长度序列生成器包括反相输入，并且其中所述附加的约翰逊计数器包括反相输入。
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