CN113841334A - 多相时钟占空比与时偏的测量和校正 - Google Patents

Abstract

在所描述的方法和系统中：由本地振荡器的多个延迟处理级生成本地振荡器信号的多个相位；通过将所述本地振荡器信号的一个或多个相位与所接收参考时钟的一个或多个相位相比较而生成环路误差信号；生成多个相位特定的正交误差信号，每一相位特定的正交误差信号与所述本地振荡器信号的多个相位当中的一个相应的相位相关联，每一相位特定的正交误差信号均基于所述相应的相位与所述本地振荡器信号的两个或更多个其他相位的比较结果；以及根据所述多个相位特定的正交误差信号当中相应的相位特定的正交误差信号和环路误差信号，调节每一个延迟处理级。

Description

多相时钟占空比与时偏的测量和校正

相关申请的交叉引用

本申请要求申请号为16/378,476，申请日为2019年4月8日，名称为“多相时钟占空比与时偏的测量和校正”，发明人为Milad Ataei Ashtiani的美国申请的优先权，并将其全部内容援引于此，以供所有目的之用。

参考文献

以下在先申请通过引用整体并入本文，以供所有目的之用：

申请号为15/791,373，申请日为2017年10月23日，公开号为2018/0115410A1，发明人为Armin Tajalli和Amin Shokrollahi，名称为“矩阵锁相环内的正交校正和占空比校正”的美国专利申请，下称【Tajalli I】。

技术领域

本发明总体涉及通信系统电路，尤其涉及从用于芯片间通信的高速多线路接口获得稳定且相位正确的接收器时钟信号。

背景技术

在当今数字系统中，数字信息必须得到高效可靠的处理。在这一背景下，须将数字信息理解为含于离散值(即非连续值)内的信息。数字信息不但可由比特和比特集合表示，而且还可由有限集合内的数字表示。

为了提高总带宽，大多数芯片间或装置间通信系统采用多条线路进行通信。这些线路当中的每一条或每一对均可称为信道或链路，而且多条信道组成电子器件之间的通信总线。在物理电路层级上，芯片间通信系统内的总线通常由芯片与主板之间的封装电导体、印刷电路板(PCB)上的封装电导体、或PCB间线缆和连接器内的封装电导体构成。此外，在高频应用中，还可采用微带或带状PCB迹线。

常用总线线路的信号传输方法包括单端信令法和差分信令法。在需要高速通信的应用中，这些方法还可以在功耗和引脚利用率方面(尤其高速通信中的这些方面)进一步优化。最近提出的向量信令法可在芯片间通信系统的功耗、引脚利用率及噪声稳健性方面实现更加优化的权衡取舍。此类向量信令系统将发送器的数字信息转换为向量码字这一不同表示空间，并且根据传输信道的特性和通信系统的设计约束选择不同的向量码字，以在功耗、引脚利用率及速度之间做出更优的权衡取舍。这一过程在本申请中称为“编码”。编码后的码字以一组信号的形式从发射器发送至一个或多个接收器。接收器将所接收的与码字对应的信号反转为最初的数字信息表示空间。这一过程在本申请中称为“解码”。

无论采取何种编码方法，均须对接收装置所接收的信号进行间隔采样(或者以其他方式记录其信号值)，而且无论传输信道的延迟、干扰及噪声条件如何，该采样间隔均须使得采样值能够以最佳方式表示最初的发送值。这一时钟和数据恢复(CDR)操作需要不但能够确定合适的采样时间，而且能够持续不断地确定合适的采样时间，才能实现对不断变化的信号传播条件的动态补偿。

许多已知的CDR系统利用锁相环(PLL)或延迟锁定环(DLL)合成具有适于进行精确接收数据采样的频率和相位的本地接收时钟。在更为高级的实施方式中，可以生成具有特定相位关系的多个本地时钟，以例如允许由接收器实施方式的多个实例对接收信息进行重叠或并行处理。

发明内容

数据接收器需要使用精确调节的本地时钟，才能实现精确的信号检测，更为高级的接收器设计可能要求生成多个时钟相位，这些时钟相位共同与接收数据信号具有特定关系，而且彼此之间具有固定相位关系。

常见接收器时钟子系统利用锁相环(PLL)生成与参考信号具有所需频率和相位关系的本地时钟，该本地时钟一般从接收数据中获得或者自其推导得出。在PLL内，基于连成环形的一系列处于工作状态下的元件的压控振荡器方便地生成具有固定关系的多个时钟相位。然而所述环内的处于工作状态下的元件之间的差异也可能会引起周期性的时钟波动，从而导致占空比波动及输出时钟相位之间的时偏问题。

本申请描述一种可配置的时钟缓冲器链，该缓冲器链通过对传播于缓冲处理级之间的信号的上升和下降时间进行内部调节，实现对时钟占空比和总延迟量的调节。这些缓冲器与能够直接测量时钟占空比和相位间时偏的测量子系统相结合，从而为数据接收器提供纯净且具有正确时间的多相时钟信号。

附图说明

图1为一种生成具有所需关系的多个输出时钟的时钟生成器实施方式。

图2A为对两个时钟信号的占空比和相位关系进行测量的实施方式框图。

图2B为根据一些实施方式的图2A控制逻辑框图。

图3为具有可配置延迟特性的时钟缓冲器链的示意图。

图4所示为根据一些实施方式的时钟信号占空比调节技术以及相应波形。

图5所示为根据一些实施方式用于调节两个时钟信号之间上升沿间延迟量的技术以及相应波形。

图6为根据一些实施方式单端差分分频器框图。

图7所示为根据一些实施方式在上升沿间延迟校正过程中生成的各种信号波形。

图8为根据一些实施方式的方法800的流程图。

图9为根据一些实施方式的控制信号发生器和同步器框图。

图10所示为根据一些实施方式在1微秒时间段内进行的渐进式校正波形。

图11为根据一些实施方式的接收信号路径框图。

具体实施方式

为了对经通信系统发送的数据值进行可靠检测，接收器需要在精心选择的时间点上精确测量接收信号值的幅度。目前，已有各种可促进此类接收测量的已知方法，包括：接收与发送数据流关联的一个或多个专用时钟信号；提取内嵌于发送数据流中的时钟信号；以及根据传输数据流的已知属性合成本地接收时钟。一般而言，此类定时方法的接收器实现方式称为时钟数据恢复(CDR)，或者称为执行“时钟数据对齐(CDA)”。此类定时方法往往基于锁相环(PLL)或延迟锁定环(DLL)合成的具有所需频率和相位特性的本地接收时钟。

在PLL和DLL两种实施方式中，均先通过以鉴相器比较接收参考信号与本地时钟信号的相对相位(在某些变型实施方式中，为相对频率)来生成误差信号，然后以该误差信号校正本地时钟源的相位和/或频率，从而最大程度地减小相应误差。由于这一反馈环路特性将使得给定PLL实施方式在参考信号与本地时钟之间产生固定相位关系(例如，存在0度或90度的相位偏移)，因此为了促进接收器数据检测，往往还进一步通过固定或可变相位调节操作使得所述相位偏移能够设置于所需的不同值(例如，45度相位偏移)。

高级的接收器实施方式可能会要求生成具有特定相位关系的两个或更多个本地时钟。例如，所谓的“四相”实施方式包括用于对接收信号前后相继的单位间隔施加操作的四个检测装置实例，这一并行处理方式实现了检测时间的延长。在此类系统中，可能要求本地时钟信号的四个相位不但具有固定的频率和与参考信号相位关系，而且彼此之间也具有固定关系。

锁相环概述

锁相环(PLL)已在文献中有了详尽的描述。典型的PLL由将外部参考信号与内部时钟信号相比较的鉴相器，通过将所得误差值平滑化而生成时钟控制信号的低通滤波器，以及由平滑后的误差值控制且生成提供于鉴相器的所述内部时钟信号的可变频率时钟源(一般为压控振荡器(VCO))组成。

在替代实施方式中，可变频率时钟源由可变延迟元件代替，从而使得其输出(可选为多个分接输出)表示原始输入信号的一个或多个相继的时间延迟形式，而非待与参考输入信号进行相位比较的相继振荡器周期。出于本文说明目的，在此类应用中，将延迟锁定环(DLL)视为与PLL具有同等功能，而且将DLL的分接可变延迟元件视为与PLL环形振荡器VCO中的延迟元件环具有同等功能。

在一种实施方式中，由形成闭环的一系列完全相同的逻辑门构成的环形振荡器用作PLL的内部压控振荡器(VCO)定时源。其中，可通过对该环形振荡器的逻辑门传播延迟、逻辑门间升降时间及逻辑门切换阈值当中的至少一者进行模拟式调节而改变VCO的频率。例如，可通过调节提供给环形振荡器元件的电源电压或电源电流而改变内部节点的切换时间，从而改变最终所得的振荡频率。通过沿组成环形振荡器的一系列逻辑门以相等间隔(即相隔相等数目的环形振荡器逻辑门)提取输出值，可以获得具有固定相位关系的多相时钟。此类环形振荡器已在本领域文献中有了详尽的描述，其一般由三个至八个或者更多个元件构成，所述元件一般实施为数字反相器，存在针对单端信号和差分信号的两种形式。

图1所示例示实施方式包括用于生成时钟信号VCO Phase 1和VCO Phase 2的环形振荡器110。在该例中，110使用连接成环的三个差分延迟元件(图中示为差分反相器)，两个VCO时钟输出相互间具有固定的180度相位关系。

接收器本地时钟信号边沿时间的周期波动已知可导致信号检测质量的下降，因此迫切需要最大程度地减小此类效应。在图1示例中，Clock Phase 1和Clock Phase 2为理想的恒定频率方波信号，具有确切的50％占空比以及零差分相位误差(即“时偏”)。然而，在实际使用中已经确认，环形振荡器元件之间不可避免地存在差异，此类差异可导致非对称的输出波形以及周期性的时间波动。

【Tajalli I】中描述了一种环形振荡器实施方式，其中，以矩阵鉴相器在多个环形振荡器输出相位之间进行相互比较。所得差分相位误差信息用于将每一环形振荡器元件的延迟量渐进式地调节至总频率之上，并且对由主PLL鉴相器施加至环形振荡器的总相位误差校正量进行渐进式调节。

图1所示系统的一种实施方式包括操作频率处于所使用集成电路工艺实际上下限附近的环形振荡器。相应地，该系统采用最小规模的三级环路设计，实现以极其窄缩的物理布局最大程度地减小寄生节点电容。在该设计中，需要额外的金属化线路分别实现各级的延迟控制，而且为了实现矩阵比较所需的各个环路相位，需要引入额外负载，从而导致在所需最大VCO操作频率方面施加的约束条件达到不可接受的程度。

图1系统不对环形振荡器元件进行直接操作，相反地，其对经使用可配置缓冲器链120和160的时钟选择电路115选择的被选时钟输出Clk₁和Clk₂进行处理，以将每一输出时钟Clock Phase 1和Clock Phase 2在供接收器系统使用之前调至所需的50％占空比和零差分相位。在一些实施方式中，用于生成Clk₁和Clk₂的定时源可经时钟选择电路115选择，该电路在图1中示为差分多路复用器。此类时钟选择电路可具有来自VCO 110的输入以及经可例如对VCO输出进行操作的相位插值器(PI)117提供的输入。如此，占空比和延迟校正电路可在“主”时钟和“PI”时钟之间共用。出于描述的简单性目的，假设Clk₁和Clk₂为具有180度相位偏移的全摆幅CMOS时钟信号，但这并不意味着限制。

测量子系统200对所得的输出Clock Phase 1和Clock Phase 2进行观测，以分别测量各时钟占空比Clk1_duty和Clk2_duty以及Clk₁与Clk₂之间的差分时钟偏移Clk_skew。在一些实施方式中，延迟校正量Clk_skew可包含上升沿间(RE-to-RE)分量和下降沿间(FE-to-FE)分量。控制逻辑240通过为可配置时钟缓冲器链120和160内的调节处理级121，122，123提供多比特控制信号而使其输出端保持所需的结果。图2B为根据一些实施方式的例示控制逻辑240的框图。

如图所示，控制逻辑240包括选择电路293，该电路在图2B示为多路复用器。该多路复用器可以为用于接收差分输入的差分多路复用器，所述差分输入对应于：(i)第一和第二时钟信号Clk1_duty和Clk2_duty各自的占空比校正量；以及边沿触发式半速时钟的相位间比较所生成的延迟校正量(示为FE-to-FE_delay和RE-to-RE_delay)。选择电路239可用于渐进式地选择输入，并将所选输入提供给共用的低通滤波器。滤波结果可用于控制信号发生器295，以使其生成多比特控制信号EnP<13:7>，EnN<13:7>，EnPb<6:0>以及EnNb<6:0>。控制信号发生器295可用于根据数字旗标syn_dig和双UI时钟Clk_2ui将各个多比特控制信号同步。图9为根据一些实施方式的例示控制信号发生器295的框图。图10为根据一些实施方式的渐进式更新过程波形图。

图2A所示为测量系统200的其他细节。当输入Clk₁和Clk₂为全摆幅的50％占空比CMOS信号时，其时域平均DC/共模电平为Vdd/2，或者为信号总偏移量的一半。对于第一时钟信号Clk₁，低通滤波器210执行时域平均操作，以使得模拟结果211表示第一时钟信号的平均DC电平。比较器220以Vdd/2这一固定DC参考电平为对象进行比较211，并以占空比校正量Clk1_duty表示第一时钟信号Clk₁的占空比大于还是小于该50％目标值。类似地，低通滤波器250生成表示第二时钟信号平均DC电平的模拟结果251，而且比较器260以参考电压Vdd/2为对象进行比较251，以生成占空比校正量Clk2_duty。50％占空比的方法不应视为限制，对于具有不同目标占空比或不同电压摆幅的输入，还可设置其他合适的固定DC参考量。

数字二分触发器230和270分别根据Clk₁和Clk₂的上升/下降沿生成上升沿(RE)和/或下降沿(FE)触发式半速方波信号231和271，这些信号随后由图示为简易式异或逻辑门的鉴相器280进行比较。在一些实施方式中，同时生成RE和FE触发式半速时钟，但是在替代实施方式中，仅使用单个边沿触发式半速时钟，以缩短占空比和时钟时偏的收敛时间。图7所示为根据一些实施方式针对Clk₁和Clk₂上升沿间占空比校正生成的各种波形。如图所示，Clk₁和Clk₂具有较大上升沿间延迟量和单个单位间隔(UI)。其中，先分别针对Clk₁和Clk₂生成边沿触发式半速时钟Clk₁/2和Clk₂/2，然后通过对这些边沿触发式半速时钟进行逻辑异或操作而形成相位间比较结果。如图7所示，该相位间比较结果具有>50％的占空比，表示Clk₁和Clk₂的上升沿之间存在大于1个UI的延迟量。随后，可将这一延迟校正量施加至对Clk₁和Clk₂的上升沿进行控制的元件，以下将对此进行进一步详细描述。在本例中，由于Clk₁和Clk₂具有180度的相位差，因此以两个时钟的相同边沿(如时钟上升沿)对二分触发器进行定时这一做法使得所得边沿触发式半速时钟信号具有90度相位差，而且不存在任何原始时钟信号的时偏。由此可见，在理想情况下，延迟校正量281为50％占空比的完美方波，而且输入时钟之间的任何时偏均表示为该延迟校正量的占空比误差，该占空比误差可按照上述方式以低通滤波器285和比较器290测量，以获得延迟校正量Clk_skew测量值。为了确保有效结果，分频器230和270可在启动时初始化至已知状态(例如，使得231的第一正向跃迁早于271的第一正向跃迁)，以确保其输出之间保持可供观测的所需相位关系。图7包括通过对Clk₁'/2和Clk₂'/2进行异或操作而获得的相位间比较结果，该结果可在启动时不初始化的情况下获得。如图所示，所得存在误差的波形具有<50％的占空比。同样地，这并不意味着限制，通过将分频器初始状态、跃迁边沿及/或DC比较值按照合适方式进行初始化，还可针对最终的低通滤波结果，设计不同的所需时钟相位关系。

测量系统200的一种实施方式通过使所有信号和信号处理元件均采用差分形式的方式最大程度减小测量误差，其中，每一差分对的两条信号路径的负载状况完全相同。相应地，举例而言，差分信号Clk1经差分RC低通滤波器210传输至差分比较器220。图6为根据一些实施方式对时钟信号Clk1进行操作的分频器230的一种具体实现方式的框图。如图所示，分频器230包括用于根据单端时钟信号Clk1生成单端半速时钟Clk₁/2的真单相时钟(TSPC)分频器610。分频器230还包括用于生成单端半速时钟信号Clk₁/2的反相形式Clk₁/2的反相器615。随后，由重新定时电路620根据输入时钟信号Clk1对两个单端半速时钟Clk₁/2和Clk₁/2'进行重新定时。对Clk2实施操作的分频器270可包括类似元件。在低通滤波器285和比较290之前，由差分相位比较器280对差分边沿触发式半速时钟231和271进行相位间比较。在至少一种实施方式中，为了实现所需的DC平均化处理量，每一低通滤波器的拐角频率设置为比时钟频率约低1000倍。在另一实施方式中，使用两级低通滤波器，其中，第一滤波器的拐角频率比时钟频率低10～100倍，其处理结果引至第二滤波器，以由该第二滤波器实现剩余的DC平均化处理量。在一些实施方式中，第二滤波器和测量比较器在多个第一滤波器和使用模拟复用器的测量点之间共用，从而避免需要设置多个大电容第二滤波器的实例。

图3为根据一些实施方式的可配置缓冲器链内部结构详示图。在该实施方式中，一系列数字反相器310，320，340对输入信号进行放大和缓冲，从而获得适于对更大负载和/或集成电路装置内更长的信号线路进行驱动的输出。在一些实施方式中，构成反相器处理级的晶体管尺寸沿整个缓冲器链逐步成比例放大，以在前一输出处理级上以更大的驱动能力平衡其更大的电容性负载。作为一种非限制性示例，320中的晶体管的尺寸和电流驱动能力为310中晶体管的两倍，而340中晶体管为320中晶体管的两倍。

如图3所示，上述缓冲器链的第二级由与可配置增进反相器330的七个实例并联的反相器320构成。如图所示，330的每一实例包含由与320相同的输入信号控制的上拉晶体管331和下拉晶体管334，并且能够对与320相同的输出信号进行驱动。控制信号EnP可对启用元件332(图示为开关)进行配置，以将上拉晶体管331连入处于工作状态下的信号路径，或者使其保持隔离。在一种代表性实施方式中，332和333为串联MOS晶体管。类似地，控制信号EnN通过对启用元件333进行控制而可将下拉晶体管334连入处于工作状态下的信号路径，或者使其保持隔离。启用上拉晶体管331和下拉晶体管334可对最终输出缓冲处理级350的最终输出信号Out的上升沿和下降沿进行调节。应该注意的是，由于图示缓冲器链310，320，330的每一级均存在信号反相，因此每一级中与本地信号“上升”沿和“下降”沿相关联的绝对时钟边沿均类似地为反相。例如，处理级320中的上拉晶体管331和处理级340中的下拉晶体管354可控制输出信号Out的上升沿(分别通过使能信号EnP<13:7>和EnPb<6:0>进行控制)，而处理级320中的下拉晶体管334和处理级340中的上拉晶体管351可控制输出信号Out的下降沿(分别通过使能信号EnN<13:7>和EnNb<6:0>进行控制)。或者取决于缓冲处理级的总数，可以采用与上述相反的结构。此外，处理级320中的上拉晶体管331和下拉晶体管334可包括相互并联的多个晶体管，从而相对于处理级340中的晶体管具有更大的有效尺寸。

图4和图5所示为实例330根据一些实施方式的例示特性。由于晶体管331通过EnP启用，晶体管334通过EnN禁用，因此如图4所示，输出信号Out的占空比因节点335处信号上升沿上升时间的缩短及下降时间的增长而增大。类似地，禁用晶体管331和启用晶体管334可减小输出信号Out的占空比。图5所示为Clk1和Clk2之间的上升沿间延迟校正机制。如图所示，缓冲器中生成Clk1的禁用晶体管331以及缓冲器中生成Clk2的启用晶体管331分别增长Clk1的上升时间以及缩短Clk2的上升时间。此类调节操作可实现时钟信号Clk1和Clk2上升沿之间的单个单元间隔的对准。

当EnP和EnN在给定并行处理级330内同时启用时，处理级330与320并行操作，以增大节点335处信号跃迁上升沿和下降沿的输出驱动电流，从而渐进式地减小310的有效总传播延迟量。当仅启用EnP时，将仅增大上升跃迁的驱动力(并因此加快相应跃迁时间)。当仅启用EnN时，将仅增大下降跃迁的驱动力(并因此加快相应跃迁时间)。在其他特性保持不变的情况下，上升跃迁时间的加快将渐进式地增长信号321高电平的有效时间长度，而下降跃迁时间的加快将渐进式地增长信号312低电平的有效时间长度。

由于图中示出330的七个并联实例，因此当控制信号EnP<13:7>和EnN<13:7>以温度计码编码时，可以为节点321的每一上升沿和下降沿速度配置七种不同的增进量。类似地，350的七个实例可用于以控制信号EnP<6:0>和EnN<6:0>进行增进340。

在一种实施方式中，330内的晶体管331和334的尺寸和电流驱动能力为处理级340内对应晶体管351和354的两倍。由于320内的晶体管本身已缩放至尺寸为340内晶体管的两倍，可以理解的是，330提供的每一增进步长可以为350所提供步长的四倍(假设每一处理级增大两倍)，因此EnP<13:7>和EnN<13:7>可视作对由相应处理级进行缓冲处理的信号上升沿和下降沿特性的“粗调”控制，而EnPb<6:0>和EnNb<6:0>可视作“精调”控制。

由于所述“精调”和“粗调”控制信号以温度计码编码，通过将其分别应用于不同的增进档，可以使控制信号在每一档内以无毛刺的方式渐进式变化。在一种具体实施方式中，通过以公共时钟对所有控制信号进行锁存，确保精调和粗调控制信号同时同步变化。在另一实施方式中，仅在当给定边沿跃迁的驱动器未处于工作状态下时，才允许该边沿的增进量发生变化。图9所示为一种此类确保无毛刺渐进式信号变化的机制，该机制在最高有效比特gray_msb<2:0>和最低有效比特gray_lsb<2:0>的输出转换成以温度计码编码的相应比特th<6:0>之前，以数字旗标syn_dig将其锁存。

在一种实施方式中，由测量子系统内的有限状态机启动占空比和时偏测量，完成结果解析，并且通过调节可配置时钟缓冲器链而最大程度地减小占空比和时偏误差。为了减少电流消耗，该测量子系统可周期操作，而非持续操作。所述有限状态机可依次进行Clk1的占空比校正，Clk2的占空比校正以及上升沿间和/或下降沿间延迟校正。图10所示为此类依次操作的各个步骤。如图所示，控制信号“0”，“1”，“2”，“3”可对应于选择电路的两比特输入，所述选择电路例如为控制逻辑240内的复用器。在图10实施方式中，选择输入“0”对应于时钟Clk1和Clk2之间的下降沿间(FE-to-FE)延迟校正，选择输入“1”对应于Clk1的占空比校正，选择输入“2”对应于Clk2的占空比校正，选择输入“3”对应于时钟Clk1和Clk2之间的上升沿间(RE-to-RE)延迟校正。如图所示，该系统大约在1微秒之内完成对Clk1和Clk2占空比的校正以及两者之间延迟的校正。在一些实施方式中，有限状态机可仅实施单组延迟校正。例如，在一种具体实施方式中，在Clk1和Clk2的占空比校正之外，可在Clk1和Clk2之间仅进行FE-to-FE延迟校正。相应地，在该实施方式中，可以假定RE-to-RE延迟校正会内在地随FE-to-FE延迟校正的实现而实现。相反地，在另一实施方式中，可仅进行RE-to-RE延迟校正。相应地，在该实施方式中，可以假定FE-to-FE延迟校正会内在地随RE-to-RE延迟校正的实现而实现。在此类实施方式中，可根据作为电路特定关键路径的操作对象的边沿的类型，选择FE-to-FE延迟或RE-to-RE延迟进行校正。

在图11所示接收器实施方式中，生成一个推测式DFE处理级，因此每一处理切片器1130和1140内提供两个数据检测采样器(如1131，1133)，每采样器均调节至包括用于在当前一数据判定结果为“1”时生成数据的正DFE校正阈值+vh1以及用于在当前一数据判定结果为“0”时生成数据的负DFE校正阈值+vh1在内的不同推测式DFE校正阈值。图11实施方式还包括两个基本并行的接收处理切片器1130，1140，此两切片器例如以可分别与上述Clk1和Clk2对应的采样时钟相位ph000和ph180对交替接收单位间隔内的接收信号1125进行处理。由于采样器1131，1133，1141，1143可以为接收信号处理路径内的关键路径，因此占空比校正电路可以以作为采样器数据采样操作对象的边沿类型的校正为优先。具体而言，如果采样器1131/1133和1141/1143分别以ph000和ph180的下降沿为操作对象，则上述有限状态机可执行FE-to-FE延迟校正。相反地，如果采样器1131/1133和1141/1143分别以ph000和ph180的上升沿为操作对象，则上述有限状态机可执行RE-to-RE延迟校正。

表示一个或多个先前发送单位间隔的一系列可能检测数据结果的一组推测式DFE补偿值表示跨越接收信号幅度范围某个部分的一组测量电平。例如，当先前相继连续发送“0”或“低电平”信号时，可能会使得针对后续采用推测式DFE补偿的接收器数据测量设置的预测阈值电平为低电平-vhl；而当先前相继连续发送“1”或“高电平”信号时，可能会使得针对同样数据测量设置的预测阈值电平为高电平+vh1。因此，对于用于检测实际数据值的任何数据测量而言，所述多采样器接收器可能会实施的测量操作中使用的阈值均有可能对于相应间隔的实际信号而言过高或过低。在一些实施方式中，执行上述推测操作的采样器或比较器的此类测量操作与实际数据检测无关。然而，虽然并不用于确定接收数据值，但是此类测量操作仍可用于获得与时钟恢复相关的新信息，从而缓解了因在接收器内添加此类器件而导致的接收器功耗和复杂度的增大。

考虑处理切片器1140对当前单位间隔内的接收信号进行处理的情形，在时钟Ph180的控制下，采样器1141和1143采集接收信号1125相对于推测式DFE阈值+vh1和-vh1的状态。在处理切片器1130已解析出前一单位间隔的校正数据判定结果后，该数据判定结果可提供给数字多路复用器1145，以作为用于对推测式采样器结果1142和1144当中的一者进行选择的选择输入。类似地，数字多路复用器1145输出端处的被选数据判定结果可作为选择输入，提供给数字多路复用器1135。

在第一启动模式下，在每次测量后，通过同时调节每一时钟的相应缓冲器链的上升时间和下降时间设置方式，快速实现每一时钟占空比的优化。此外，在每次测量后，通过调节第一和第二时钟的上升时间，实现两个时钟之间时偏的调节。

在第二操作模式下，在每次测量后，通过仅对时钟缓冲器的下降沿特性进行渐进式调节，实现每一时钟占空比的非干扰性调节。根据需要，通过渐进式地调节其中一个或另一个时钟的上升时间，实现两个时钟之间时偏的调节。

为了最大程度地减少需要发送的控制信号的数目，上述测量子系统输出二进制控制值。其中，通过使用格雷码，最大程度地减少渐进式增大或减小控制值时产生的毛刺。该控制值的高有效位部分和低有效位部分通过布尔逻辑从格雷码本地转化为温度计码，以分别控制350和330内驱动器元件的启用。此外，钟控锁存器在控制值的高有效位部分和低有效位部分之间同步变化，以最大程度地减少毛刺的发生。

图8为根据一些实施方式的方法800的一种实施方式的流程图。如图所示，方法800包括：由响应于第一和第二时钟信号的边沿而进行操作的分频器生成边沿触发式半速时钟。该方法还包括：生成808一组多比特控制信号，每一个多比特控制信号具有用于调节所述第一和第二时钟信号当中的相应时钟信号的上升沿和下降沿的粗调和精调分量，每一多比特控制信号响应于所述相应时钟信号的占空比校正量以及所述第一和第二时钟信号之间的延迟校正量的选择渐进式地更新，其中，所述占空比校正量是通过响应于与该相应时钟信号关联的共模信号与参考电压的比较结果而生成804的，所述延迟校正量是通过响应于所述边沿触发式半速时钟之间的相位间比较结果生而成806的。此外，一组时钟缓冲器的粗调和精调反相器处理级分别根据所述一组多比特控制信号的粗调和精调分量进行调节810，其中，所述一组时钟缓冲器生成所述第一和第二时钟信号。

在一些实施方式中，生成所述边沿触发式半速时钟包括：根据所述第一和第二时钟信号，生成半速单端时钟。在此类实施方式中，生成所述半速时钟信号包括：以反相器生成所述半速单端时钟的互补形式；以及根据所述第一和第二时钟信号，对所述互补形式和所述半速单端信号进行重新定时。

在一些实施方式中，所述边沿触发式半速时钟包括由响应于所述第一和第二时钟信号的上升沿和下降沿操作的分频器分别生成的RE触发式半速时钟和FE触发式半速时钟。在此类实施方式中，该方法包括：响应于所述RE触发式和FE触发式半速时钟之间的相位间比较结果，生成所述第一和第二时钟信号之间的延迟校正量。在一些实施方式中，生成所述边沿触发式半速时钟包括：按预设顺序启用所述分频器。该预设顺序可通过状态机或逻辑实施。

在一些实施方式中，该方法进一步包括：将所述多比特控制信号的粗调和精调分量同步。在部分此类实施方式中，所述同步包括：通过根据旗标信号锁存所述多比特控制信号的粗调和精调分量，渐进式地更新所述一组多比特控制信号。在一些实施方式中，所述一组多比特控制信号对应于温度计码比特。在部分此类实施方式中，该方法还包括：通过格雷码生成所述温度计码比特。

在一些实施方式中，所述占空比校正量和延迟校正量通过选择电路选择，以对所述多比特控制信号进行渐进式更新。在一些实施方式中，该方法还包括：响应于所述选择电路的选择，对每一占空比校正量和每一延迟校正量进行低通滤波。所述选择电路可包括用于实施所述低通滤波的共用低通滤波器。

在一些实施方式中，该方法包括：通过对所述相应时钟信号进行低通滤波，生成与该相应时钟信号关联的共模信号。

在一些实施方式中，生成所述相位间比较结果包括：对所述边沿触发半速时钟进行异或(XOR)操作。在部分此类实施方式中，该方法还包括：对所述边沿触发式半速时钟之间的相位间比较结果进行低通滤波。此类低通滤波器可以为直接对所述异或逻辑门的输出进行操作的本地低通滤波器。

在一些实施方式中，在所述一组时钟缓冲器中，粗调反相器处理级处于精调反相器处理级上游。在一些实施方式中，给定一组多比特控制信号的粗调分量的每一比特均提供给与所述粗调反相器处理级并联的多个反相器。在一些实施方式中，给定一组时钟缓冲器中的每一反相器处理级均包括用于控制给定时钟信号上升沿的至少一个晶体管以及用于控制所述给定时钟信号下降沿的至少一个晶体管。在一些实施方式中，在所述粗调和精调反相器处理级中，用于控制所述给定时钟信号上升沿的至少一个晶体管与用于控制所述给定时钟信号下降沿的至少一个晶体管彼此反相。

在一些实施方式中，调节所述一组时钟缓冲器中相应粗调和精调反相器处理级包括：在启动操作模式下，响应于相应占空比校正量，同时调节所述第一和第二参考信号的上升沿和下降沿。

在一些实施方式中，调节所述一组时钟缓冲器中相应粗调和精调反相器处理级包括：在任务操作模式下，响应于相应占空比校正量，调节所述第一和第二参考信号的下降沿。此外，调节所述一组时钟缓冲器中相应粗调和精调反相器处理级可包括：在任务操作模式下，取决于用于生成所述边沿触发式半速时钟的边沿为哪种边沿，响应于每一延迟校正量，同时调节所述第一和第二参考信号的上升沿或下降沿。

在一些实施方式中，包括：从主时钟路径或相位插值器时钟路径中选择所述第一和第二时钟信号。

Claims (20)

1.一种方法，其特征在于，包括：

由响应于第一时钟信号和第二时钟信号的边沿而进行操作的分频器生成边沿触发式半速时钟；

生成一组多比特控制信号，其中，每一个多比特控制信号均具有用于调节所述第一和第二时钟信号当中的相应的时钟信号的上升沿和下降沿的粗调和精调分量，其中，每一个多比特控制信号响应于以下选择而进行渐进式地更新：

相应的时钟信号的占空比校正量，其中，所述占空比校正量通过响应于与相应的该时钟信号相关联的共模信号与参考电压的比较结果而生成；以及

所述第一和第二时钟信号之间的延迟校正量，其中，所述延迟校正量通过响应于所述边沿触发式半速时钟之间的相位间比较结果而生成；以及

根据所述一组多比特控制信号的所述粗调和精调分量分别对一组时钟缓冲器中相应的粗调和精调反相器处理级进行调节，其中，所述一组时钟缓冲器生成所述第一和第二时钟信号。

2.如权利要求1所述的方法，其特征在于，生成所述边沿触发式半速时钟包括：

根据所述第一和第二时钟信号生成半速单端时钟；

以反相器生成所述半速单端时钟的互补形式；以及

根据相应的所述第一和第二时钟信号，对所述互补形式和所述半速单端信号进行重新定时。

3.如权利要求1所述的方法，其特征在于，所述边沿触发式半速时钟包括由分别响应于所述第一和第二时钟信号的所述上升沿和所述下降沿而进行操作的分频器所生成的上升沿触发式半速时钟和下降沿触发式半速时钟。

4.如权利要求3所述的方法，其特征在于，还包括：响应于所述上升沿触发式半速时钟和所述下降沿触发式半速时钟之间的相位间比较结果，生成所述第一和第二时钟信号之间的所述延迟校正量。

5.如权利要求1所述的方法，其特征在于，生成所述边沿触发式半速时钟包括：按预设顺序启用所述分频器。

6.如权利要求1所述的方法，其特征在于，还包括：通过根据旗标信号对所述多比特控制信号的所述粗调和精调分量进行锁存，以将所述多比特控制信号的所述粗调和精调分量同步。

7.如权利要求1所述的方法，其特征在于，通过选择电路选择所述占空比校正量和所述延迟校正量，其中，所述方法还包括：

响应于所述选择电路的选择，以共用低通滤波器对每一个占空比校正量和每一个延迟校正量进行低通滤波。

8.如权利要求1所述的方法，其特征在于，还包括：以本地低通滤波器对所述边沿触发式半速时钟之间的所述相位间比较结果进行低通滤波。

9.如权利要求1所述的方法，其特征在于，在给定的一组时钟缓冲器中，每一个反相器处理级包括：对给定时钟信号的上升沿进行控制的至少一个晶体管，以及对所述给定时钟信号的下降沿进行控制的至少一个晶体管。

10.如权利要求9所述的方法，其特征在于，在所述粗调和精调反相器处理级中，对所述给定时钟信号的所述上升沿进行控制的至少一个晶体管与对所述给定时钟信号的所述下降沿进行控制的至少一个晶体管彼此反相。

11.一种装置，其特征在于，包括：

用于生成第一和第二时钟信号的一组时钟缓冲器，其中，所述一组时钟缓冲器中的每一个时钟缓冲器包括粗调和精调反相器处理级，以响应于具有粗调和精调分量的相应的多比特控制信号对所述第一和第二时钟信号当中的相应的时钟信号的上升沿和下降沿进行调节；

用于响应于所述第一和第二时钟信号的所述上升沿生成上升沿触发式半速时钟的分频器电路；

用于生成相应的所述多比特控制信号的延迟与占空比检测电路，其中，每一个多比特控制信号响应于以下选择而渐进式地更新：

相应的时钟信号的占空比校正量，其中，所述占空比校正量是通过响应于与相应的时钟信号关联的共模信号与参考电压的比较结果而生成；以及

所述第一和第二时钟信号之间的延迟校正量，其中，所述延迟校正量是通过响应于上升沿触发式半速时钟之间的相位间比较结果而生成。

12.如要求11所述的装置，其特征在于，所述分频器包括：

用于根据所述第一和第二时钟信号生成半速单端时钟的真单相时钟分频器；

用于生成所述半速单端时钟的互补形式的反相器；以及

用于根据相应的所述第一和第二时钟信号对所述互补形式和所述半速单端信号进行重新定时的重新定时电路。

13.如权利要求11所述的装置，其特征在于，所述边沿触发式半速时钟包括由分别响应于所述第一和第二时钟信号的所述上升沿和所述下降沿而进行操作的所述分频器生成的上升沿触发式半速时钟和下降沿触发式半速时钟。

14.如权利要求13所述的装置，特征在于，所述延迟与占空比检测电路用于响应于所述上升沿触发式半速时钟和所述下降沿触发式半速时钟之间的相位间比较结果，生成所述第一和第二时钟信号之间的延迟校正量。

15.如权利要求11所述的装置，其特征在于，所述分频器按预设顺序启用，以生成所述边沿触发式半速时钟。

16.如权利要求11所述的装置，其特征在于，所述延迟与占空比检测电路用于通过根据旗标信号来锁存所述多比特控制信号的所述粗调和精调分量，以将所述多比特控制信号的所述粗调和精调分量同步。

17.如权利要求11所述的装置，其特征在于，还包括选择电路，其中，所述选择电路用于在所述占空比校正量与所述延迟校正量之间进行渐进式选择，以更新所述多比特控制电路，并且将每一个所选占空比校正量和每一个所选延迟校正量提供给共用低通滤波器。

18.如权利要求11所述的装置，其特征在于，还包括用于对所述边沿触发式半速时钟之间的所述相位间比较结果进行滤波的低通滤波器。

19.如权利要求11所述的装置，其特征在于，在给定的一组时钟缓冲器中，每一个反相器处理级包括：对给定时钟信号的所述上升沿进行控制的至少一个晶体管，以及对所述给定时钟信号的所述下降沿进行控制的至少一个晶体管。

20.如权利要求19所述的装置，其特征在于，在所述粗调和精调反相器处理级中，对所述给定时钟信号的所述上升沿进行控制的至少一个晶体管与对所述给定时钟信号的所述下降沿进行控制的至少一个晶体管彼此反相。

Images