JP6032081B2 - 受信回路、及び半導体集積回路 - Google Patents

受信回路、及び半導体集積回路 Download PDF

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Description

本発明は、受信回路、及び半導体集積回路に関する。
近年、情報処理装置の性能向上に伴い、装置内外で送受信されるデータ信号のデータレートが高速化されてきている。データ信号の受信回路ではサンプリングクロックに合わせたタイミングでデータ信号の振幅レベルを判定し、その判定結果に基づいてデータの再生が行われる。データレートが高速化すると、データ信号とサンプリングクロックとの間で生じた僅かな位相のずれがデータ検出精度に影響してしまう。そこで、こうした位相のずれを検出してデータ信号の位相にサンプリングクロックの位相を同期させるトラッキングＣＤＲ（Clock and Data Recovery）と呼ばれる技術が利用される。
トラッキングＣＤＲを実現する技術の１つとして、１ビットのデータに対して１回のサンプリングを行うタイプのボーレート（Baud rate）トラッキングＣＤＲと呼ばれる技術が知られている。その一例として、伝送ボーレートに等しいサンプリングレートでデータ信号をサンプリングして得られる信号系列の自己相関関数を計算し、その計算値が最大となるようにサンプリング位相を制御する技術が提案されている。
また、１ビットのデータに対して２回のサンプリングを行う２ｘトラッキングＣＤＲと呼ばれる技術もある。例えば、データ信号のエッジ部分（ゼロクロス点）を検出するためにデータ検出用のクロックとは別のクロックを用意し、その別のクロックで検出された振幅レベルに基づいてクロックとデータ信号との位相ずれを検出する技術が提案されている。データ信号のゼロクロス点における振幅レベルを基準に位相ずれを検出することで、伝送路損失やノイズなどの影響で生じるデータ信号の振幅変動が検出精度に与える影響を抑制でき、より高い精度で位相ずれを検出することが可能になる。
特開平２−１１１１３０号公報 特開２００２−３００１４２号公報
２ｘトラッキングＣＤＲを採用した受信回路には、データ検出用のクロックとは別のクロックでデータ信号のサンプリングを行うサンプリング回路が別途設けられる。そのため、データ信号のゼロクロス点における振幅レベルを検出するためのサンプリング回路を別途設ける分だけ回路サイズが大きくなってしまう。そこで、本発明のある観点によれば、本発明は、よりサイズの小さな回路でデータ信号のゼロクロス点における振幅レベルを基準とした位相ずれの検出を実現することが可能な受信回路、及び半導体集積回路を提供することを目的とする。
本発明のある観点によれば、次のような受信回路が提供される。当該受信回路は、サンプリングクロックが示すサンプリングタイミングで入力データ信号の振幅レベルを検出するサンプリング回路と、第１及び第２のサンプリングタイミングでサンプリング回路により検出された第１及び第２の振幅レベルを所定の閾値と比較する第１の比較回路と、第１及び第２の振幅レベルに基づく補間処理により、第１及び第２のサンプリングタイミングの中間点に対応する前記入力データ信号の振幅レベルを近似する中間レベルを算出する補間回路と、中間レベルと所定の閾値とを比較する第２の比較回路と、第１及び第２の比較回路による比較結果に基づいてサンプリングクロックと入力データ信号との間の位相ずれを検出する位相ずれ検出回路と、を有する。
本発明のある観点によれば、よりサイズの小さな回路でデータ信号のゼロクロス点における振幅レベルを基準とした位相ずれの検出を実現することが可能になる。
第１の実施の形態に係る受信回路の例を示した図である。 第２の実施の形態に係る位相ずれ検出方法を示した図である。 第２の実施の形態に係る受信回路の例を示した図である。 第２の実施の形態に係る比較回路が行う処理の例を示した図である。 第２の実施の形態に係る位相検出回路の例を示した図である。 第２の実施の形態に係る位相検出回路の入出力関係を示した図である。 第２の実施の形態に係る４ビット・パターンフィルタの例を示した図である。 第３の実施の形態に係る受信回路の例を示した図である。 第３の実施の形態に係る等化器の例（ｍ−ｔａｐ ＤＦＥ）を示した図である。 第３の実施の形態に係る等化器の例（１−ｔａｐ Ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥ）を示した図である。 第３の実施の形態に係るフィルタパターンの切り替え方法を示した図である。 第４の実施の形態に係る受信回路の例を示した第１の図である。 第４の実施の形態に係るサンプリング回路及びデータ補間回路の例を示した図である。 第４の実施の形態に係るサンプリング回路及びデータ補間回路に含まれるスイッチの動作タイミングを示した図である。 第４の実施の形態に係るサンプリング回路及びデータ補間回路におけるノード電位の変化及び出力される振幅レベルの変化を示した図である。 第４の実施の形態に係る受信回路の例を示した第２の図である。 振幅調整機能を搭載したＢＲ型位相検出器の例を示した図である。
以下、図面を参照しながら実施の形態について説明する。
＜第１の実施の形態＞
第１の実施の形態について説明する。
図１を参照しながら、第１の実施の形態に係る受信回路１０について説明する。図１は、第１の実施の形態に係る受信回路の例を示した図である。
図１に示すように、受信回路１０は、サンプリング回路１１、第１の比較回路１２、補間回路１３、第２の比較回路１４、及び位相ずれ検出回路１５を有する。さらに、受信回路１０は、フィルタ１６及び位相調整回路１７を有する。
サンプリング回路１１は、サンプリングクロックが示すサンプリングタイミングで入力データ信号Ｄinの振幅レベルを検出する。図１には、第１のサンプリングタイミング及び第２のサンプリングタイミングで入力データ信号Ｄinの振幅レベルをサンプリングする例が示されている。この例では、サンプリング回路１１により、第１のサンプリングタイミングで第１の振幅レベルＤsc［ｎ−１］が検出され、第２のサンプリングタイミングで第２の振幅レベルＤsc［ｎ］が検出されている。
サンプリング回路１１で検出された第１の振幅レベルＤsc［ｎ−１］及び第２の振幅レベルＤsc［ｎ］は、第１の比較回路１２及び補間回路１３に入力される。第１の比較回路１２は、第１のサンプリングタイミング及び第２のサンプリングタイミングでサンプリング回路１１により検出された第１の振幅レベルＤsc［ｎ−１］及び第２の振幅レベルＤsc［ｎ］を所定の閾値Ｔｈと比較する。所定の閾値Ｔｈは、入力データ信号Ｄinの振幅レベルの中間値に設定される。例えば、所定の閾値Ｔｈは、アイパターンの目の中心（或いはゼロクロス点）を通るレベルに設定すればよい。
図１には、入力データ信号Ｄinの立ち下がりエッジの部分で所定の閾値Ｔｈと第１の振幅レベルＤsc［ｎ−１］及び第２の振幅レベルＤsc［ｎ］とを比較する例が示されている。この例では第１の振幅レベルＤsc［ｎ−１］が所定の閾値を上回っているため、第１の比較回路１２は、第１の振幅レベルＤsc［ｎ−１］に対する比較結果である第１のビット値Ｄdc［ｎ−１］として１を出力する。一方、第２の振幅レベルＤsc［ｎ］が所定の閾値を下回っているため、第１の比較回路１２は、第２の振幅レベルＤsc［ｎ］に対する比較結果である第２のビット値Ｄdc［ｎ］として０を出力する。
第１の比較回路１２による比較結果である第１のビット値Ｄdc［ｎ−１］及び第２のビット値Ｄdc［ｎ］は、データＤoutとして順次外部に出力される。さらに、これら第１のビット値Ｄdc［ｎ−１］及び第２のビット値Ｄdc［ｎ］は、位相ずれ検出回路１５に順次入力される。
補間回路１３は、第１の振幅レベルＤsc［ｎ−１］と第２の振幅レベルＤsc［ｎ］に基づく補間処理により、第１及び第２のサンプリングタイミングの中間点に対応する入力データ信号Ｄinの振幅レベルを近似する中間レベルＤse［ｎ］を算出する。上記のように、第１の比較回路１２は、順次入力される第１の振幅レベルＤsc［ｎ−１］及び第２の振幅レベルＤsc［ｎ］に対して比較処理を実行する。一方、補間回路１３は、先に入力された第１の振幅レベルＤsc［ｎ−１］を保持しておき、後に第２の振幅レベルＤsc［ｎ］が入力されたタイミングで中間レベルＤse［ｎ］を算出する。そのため、補間回路１３は、第１の振幅レベルＤsc［ｎ−１］を保持する保持手段（非図示）を有する。
補間回路１３により算出された中間レベルＤse［ｎ］は、第２の比較回路１４に入力される。第２の比較回路１４は、中間レベルＤse［ｎ］と所定の閾値Ｔｈとを比較する。第２の比較回路１４が用いる所定の閾値Ｔｈは、第１の比較回路１２が用いる所定の閾値Ｔｈと同じ値である。
図１の例は、入力データ信号Ｄinの位相に対してサンプリングクロックの位相が遅れている場合を示している。この場合、第１のサンプリングタイミングと第２のサンプリングタイミングとの中間点において入力データ信号Ｄinの立ち下がりエッジ部分で検出される振幅レベル（ゼロクロス点での振幅レベル）は所定の閾値Ｔｈを下回る。同様に、この場合にはゼロクロス点での振幅レベルを近似する中間レベルＤse［ｎ］も所定の閾値Ｔｈを下回ることになる。従って、第２の比較回路１４は、中間レベルＤse［ｎ］に対する比較結果であるビット値Ｄde［ｎ］として０を出力する。
第２の比較回路１４による比較結果であるビット値Ｄde［ｎ］は、位相ずれ検出回路１５に入力される。位相ずれ検出回路１５は、第１のビット値Ｄdc［ｎ−１］、第２のビット値Ｄdc［ｎ］、及びビット値Ｄde［ｎ］に基づいてサンプリングクロックと入力データ信号Ｄinとの間の位相ずれを検出する。
図１の例では、第１のビット値Ｄdc［ｎ−１］が１、第２のビット値Ｄdc［ｎ］が０であるから入力データ信号Ｄinの立ち下がりエッジ部分であることが分かる。さらに、ビット値Ｄde［ｎ］が０であることから入力データ信号Ｄinの位相に対してサンプリングクロックの位相が遅れていると分かる。この場合、位相ずれ検出回路１５は、サンプリングクロックの位相を進めるように制御する信号（ＵＰ／ＤＮ信号＝＋１）を出力する。サンプリング回路１１で用いるサンプリングクロックの位相は、位相ずれ検出回路１５から出力されたＵＰ／ＤＮ信号に基づいて調整される。
これまでは説明の都合上、第１及び第２のサンプリングタイミングに注目して各回路の機能及び動作を説明したが、上記と同様にしてサンプリングタイミング毎に入力データ信号Ｄinからサンプリングされた振幅レベルに応じて順次位相ずれの検出及び調整が行われる。その際、位相ずれ検出回路１５から出力されるＵＰ／ＤＮ信号はフィルタ１６により高周波成分がカットされ、位相調整用信号Ｐｈcodeとして位相調整回路１７に入力される。位相調整回路１７は、外部から供給されるクロックＣＬＫinの位相を位相調整用信号Ｐｈcodeに応じて調整し、調整後のクロックであるサンプリングクロックＣＬＫsをサンプリング回路１１に供給する。
上記のような仕組みとすることで、受信回路１０は、入力データ信号Ｄinとサンプリングクロックとの間の位相ずれを修正する機能を実現できる。上述したように、受信回路１０は、補間回路１３によりゼロクロス点での振幅レベルを近似する中間レベルＤse［ｎ］を補間処理で求め、位相ずれ検出回路１５により中間レベルＤse［ｎ］を利用して位相ずれを検出している。そのため、ゼロクロス点での振幅レベルを検出するためのサンプリング回路を別途設けておらず、その分だけ回路規模の増大を抑制できている。さらに、中間レベルＤse［ｎ］により位相ずれを検出しているため、伝送路損失、製造時のプロセスばらつき、動作時の温度変動、ノイズなどの影響で入力データ信号Ｄinの振幅がばらついても、位相ずれの検出精度が劣化しにくい仕組みとなっている。
以上、第１の実施の形態について説明した。なお、図１に示すように、受信回路１０は、論理回路２０と接続して半導体集積回路５とすることも可能である。
＜第２の実施の形態＞
第２の実施の形態について説明する。
［位相ずれ検出方法の概要］
まず、図２を参照しながら、第２の実施の形態に係る位相ずれ検出方法の概要について説明する。図２は、第２の実施の形態に係る位相ずれ検出方法を示した図である。
図２には、入力データ信号Ｄinのアイパターンが模式的に示されている。通常、アイパターンの目の中心付近に位置するサンプリングタイミングで入力データ信号Ｄinのサンプリングが行われる。図２の例では、一定周期のサンプリングタイミングＴＤn-1及びＴＤnで入力データ信号Ｄinのサンプリングが行われている。なお、本稿においては、サンプリングタイミングＴＤn-1及びＴＤnの中間に位置するタイミングＴＣnをゼロクロス点と呼んでいる。
入力データ信号Ｄinの振幅レベルからデータを判定する際に用いる閾値Ｔｈは、図２に示すように、アイパターンの目の中心を通るレベル（以下、ゼロレベルと呼ぶ場合がある。）に設定される。なお、振幅レベルが閾値Ｔｈを上回る場合にはビット値１、振幅レベルが閾値Ｔｈを下回る場合にはビット値０と判定されるものとする。
図２には、入力データ信号Ｄinの位相に対してサンプリングクロックの位相が遅れている場合（Ａ）、及び入力データ信号Ｄinの位相に対してサンプリングクロックの位相が進んでいる場合（Ｂ）の信号波形が示されている。図２に示すように、入力データ信号Ｄinの立ち下がりエッジ部分において、（Ａ）のようにサンプリングクロックの位相が遅れている場合には、ゼロクロス点における入力データ信号Ｄinの振幅レベルが閾値Ｔｈを上回る。一方、（Ｂ）のようにサンプリングクロックの位相が進んでいる場合には、ゼロクロス点における入力データ信号Ｄinの振幅レベルが閾値Ｔｈを下回る。
つまり、入力データ信号Ｄinの立ち下がりエッジ部分であるか、立ち上がりエッジ部分であるかを判定し、ゼロクロス点における入力データ信号Ｄinの振幅レベルが閾値Ｔｈを上回るか否かを判定することでサンプリングクロックの位相ずれを検出できる。ゼロクロス点で検出される入力データ信号Ｄinの振幅レベルは、伝送路損失、製造時のプロセスばらつき、動作時の温度変動、或いは、ノイズなどの影響で入力データ信号Ｄinの振幅がばらついた場合でもあまり変化しない。そのため、ゼロクロス点における入力データ信号Ｄinの振幅レベルを利用して位相ずれを検出することで、こうした振幅のばらつきによる検出精度への影響を少なくすることができる。
第２の実施の形態においては、図２に示すように、ゼロクロス点における入力データ信号Ｄinの振幅レベルを基準とする位相ずれの検出方法を採用する。但し、ゼロクロス点で入力データ信号Ｄinのサンプリングを行うことはせず、サンプリングタイミングＴＤn-1及びＴＤnでサンプリングした入力データ信号Ｄinの振幅レベルを利用する。具体的には、サンプリングタイミングＴＤn-1及びＴＤnで検出された振幅レベルＤsc［ｎ−１］及びＤsc［ｎ］を用いて補間処理を行い、ゼロクロス点における入力データ信号Ｄinの振幅レベルを近似した中間レベルＤse［ｎ］を利用する。つまり、中間レベルＤse［ｎ］を閾値Ｔｈと比較してサンプリングクロックの位相ずれを検出する。
図２に示すように、入力データ信号Ｄinの立ち下がりエッジ部分において、振幅レベルＤsc［ｎ−１］は閾値Ｔｈを上回り、振幅レベルＤsc［ｎ］は閾値Ｔｈを下回る。この場合、振幅レベルＤsc［ｎ−１］の比較結果を示すビット値Ｄdc［ｎ−１］は１、振幅レベルＤsc［ｎ］の比較結果を示すビット値Ｄdc［ｎ］は０となる。（Ａ）のようにサンプリングクロックの位相が遅れている場合、中間レベルＤse［ｎ］は閾値Ｔｈを上回り、その比較結果を示すビット値Ｄde［ｎ］は１となる。逆に、（Ｂ）のようにサンプリングクロックの位相が進んでいる場合、中間レベルＤse［ｎ］は閾値Ｔｈを下回り、その比較結果を示すビット値Ｄde［ｎ］は０となる。
一方、入力データ信号Ｄinの立ち上がりエッジ部分において、振幅レベルＤsc［ｎ−１］は閾値Ｔｈを下回り、振幅レベルＤsc［ｎ］は閾値Ｔｈを上回る。この場合、振幅レベルＤsc［ｎ−１］の比較結果を示すビット値Ｄdc［ｎ−１］は０、振幅レベルＤsc［ｎ］の比較結果を示すビット値Ｄdc［ｎ］は１となる。さらに、サンプリングクロックの位相が遅れている場合、中間レベルＤse［ｎ］は閾値Ｔｈを下回り、その比較結果を示すビット値Ｄde［ｎ］は０となる。逆に、サンプリングクロックの位相が進んでいる場合、中間レベルＤse［ｎ］は閾値Ｔｈを上回り、その比較結果を示すビット値Ｄde［ｎ］は１となる。
このように、ビット値Ｄdc［ｎ−１］、Ｄde［ｎ］、Ｄdc［ｎ］の組み合わせによりサンプリングクロックの位相ずれを検出することができる。その組み合わせをまとめたテーブルを図２の最下段に示している。図２に示したテーブルにはＵＰ／ＤＮの欄が設けられている。ＵＰ／ＤＮの欄に記載の値（以下、ＵＰ／ＤＮ信号）は、サンプリングクロックの位相を調整する方向を示す。例えば、ＵＰ／ＤＮ信号が＋１の場合、サンプリングクロックの位相を遅らせる方向に調整する。一方、ＵＰ／ＤＮ信号が−１の場合、サンプリングクロックの位相を遅らせる方向に調整する。
ビット値Ｄdc［ｎ−１］が０、Ｄde［ｎ］が０、Ｄdc［ｎ］が１の組み合わせは、サンプリングクロックの位相が進んでいることを示す。そのため、サンプリングクロックの位相を遅らせるように調整すべくＵＰ／ＤＮ信号は−１となる。逆に、ビット値Ｄdc［ｎ−１］が０、Ｄde［ｎ］が１、Ｄdc［ｎ］が１の組み合わせは、サンプリングクロックの位相が遅れていることを示す。そのため、サンプリングクロックの位相を進ませるように調整すべくＵＰ／ＤＮ信号は＋１となる。
同様に、ビット値Ｄdc［ｎ−１］が１、Ｄde［ｎ］が０、Ｄdc［ｎ］が０の組み合わせは、サンプリングクロックの位相が遅れていることを示す。そのため、サンプリングクロックの位相を進めるように調整すべくＵＰ／ＤＮ信号は＋１となる。逆に、ビット値Ｄdc［ｎ−１］が１、Ｄde［ｎ］が１、Ｄdc［ｎ］が０の組み合わせは、サンプリングクロックの位相が進んでいることを示す。そのため、サンプリングクロックの位相を遅らせるように調整すべくＵＰ／ＤＮ信号は−１となる。
上記４つの組み合わせ以外の組み合わせは、入力データ信号Ｄinのエッジ部分でサンプリングが行われていないか、或いは、何らかのエラーにより正常な値が検出されなかった場合（Ｏｔｈｅｒ）であるため、ＵＰ／ＤＮ信号は０となる。つまり、このような場合にはサンプリングクロックの位相が調整されない。
以上、第２の実施の形態に係る位相ずれ検出方法の概要について説明した。以下では、当該位相ずれ検出方法を実現可能な受信回路の例及びその動作などについて説明する。さらに、図２の例では２ビットのビット値を組み合わせたパターンによりサンプリングクロックの位相ずれを検出しているが、４ビットのビット値を組み合わせたパターンを利用してサンプリングクロックの位相ずれを調整する方法などについても後述する。
［受信回路の例］
次に、図３を参照しながら、第２の実施の形態に係る受信回路１００の例について説明する。図３は、第２の実施の形態に係る受信回路の例を示した図である。
図３に示すように、受信回路１００は、データ入力端子１０１、サンプリング回路１０２、第１比較回路１０３、及びデータ出力端子１０４を有する。さらに、受信回路１００は、データ補間回路１０５、第２比較回路１０６、位相検出回路１０７、フィルタ１０８、位相調整回路１０９、及びクロック入力端子１１０を有する。
データ入力端子１０１には、入力データ信号Ｄinが入力される。この入力データ信号Ｄinは、サンプリング回路１０２に入力される。サンプリング回路１０２は、サンプリングクロックＣＬＫsが示すサンプリングタイミングで入力データ信号Ｄinの振幅レベルＤscを検出する。以下の説明において、サンプリングタイミングＴＤnでサンプリング回路１０２により検出された入力データ信号Ｄinの振幅レベルＤscをＤsc［ｎ］と表現する場合がある。サンプリング回路１０２により検出された振幅レベルＤscは、第１比較回路１０３及びデータ補間回路１０５に入力される。
第１比較回路１０３は、サンプリング回路１０２から入力された振幅レベルＤscと所定の閾値Ｔｈとを比較する。振幅レベルＤscが所定の閾値Ｔｈを上回る場合、第１比較回路１０３は、比較結果Ｄdcとしてビット値１を出力する。振幅レベルＤscが所定の閾値Ｔｈを下回る場合、第１比較回路１０３は、比較結果Ｄdcとしてビット値０を出力する。この比較結果を示すビット値Ｄdcは、受信データＤoutとしてデータ出力端子１０４から受信回路１００の外部へと出力される。また、ビット値Ｄdcは、位相検出回路１０７に入力される。
データ補間回路１０５は、サンプリング回路１０２から入力された振幅レベルＤscを保持手段（非図示）に保持する。データ補間回路１０５は、ある２つのサンプリングタイミングで検出された２つの振幅レベルＤscを用いて補間処理を行い、これら２つのサンプリングタイミングの中間点（ゼロクロス点）における入力データ信号Ｄinの振幅レベルを近似する中間レベルＤseを求める。例えば、データ補間回路１０５は、２つの振幅レベルＤscの中間値を求め、求めた中間値を中間レベルＤseとする。
なお、図２の例では２つの隣り合うサンプリングタイミングＴＤn-1及びＴＤnについて中間レベルＤse［ｎ］を求める方法を示したが、２つのサンプリングタイミングが隣り合っていなくてもよい。例えば、データ補間回路１０５は、２つのサンプリングタイミングＴＤn-2及びＴＤn+1で検出された入力データ信号Ｄinの振幅レベルＤsc［ｎ−２］及びＤsc［ｎ＋１］の中間値を中間レベルＤseとしてもよい。
また、以下の説明においては補間方法として線形補間を想定するが、多項式補間やスプライン補間などの非線形補間を利用することも可能である。非線形補間を利用する場合、データ補間回路１０５は、３つ以上のサンプリングタイミングで検出された振幅レベルＤscを利用する。なお、保持手段としては、フリップフロップ回路などを利用する方法が考えられるが、図１３（後述）に示す回路のように容量を利用して振幅レベルＤscを保持する方法（容量比率を工夫して中間レベルＤseを直接求める方法）も考えられる。
データ補間回路１０５により求められた中間レベルＤseは、第２比較回路１０６に入力される。第２比較回路１０６は、データ補間回路１０５から入力された中間レベルＤseと所定の閾値Ｔｈとを比較する。中間レベルＤseが所定の閾値Ｔｈを上回る場合、第２比較回路１０６は、比較結果Ｄdeとしてビット値１を出力する。中間レベルＤseが所定の閾値Ｔｈを下回る場合、第２比較回路１０６は、比較結果Ｄdeとしてビット値０を出力する。この比較結果を示すビット値Ｄdeは、位相検出回路１０７に入力される。
位相検出回路１０７は、第１比較回路１０３から入力されたビット値Ｄdc及び第２比較回路１０６から入力されたビット値Ｄdeに基づいてサンプリングクロックの位相ずれを検出する。図２に例示したように、位相検出回路１０７は、１つのビット値Ｄde及び当該ビット値Ｄdeを求める際に用いた２つのビット値Ｄdcの組み合わせから位相ずれの方向を判定し、その判定結果を示すＵＰ／ＤＮ信号を出力する。なお、位相検出回路１０７は、１つのビット値Ｄse及び当該ビット値Ｄdeを求める際に用いた２つのビット値Ｄdcの他に、さらに別のビット値Ｄdcを１つ以上考慮して位相ずれを検出してもよい。このような変形例については後述する。
サンプリングクロックの位相が遅れていると判定した場合、位相検出回路１０７は、サンプリングクロックの位相を進めさせるためのＵＰ／ＤＮ信号（＋１）を出力する。一方、サンプリングクロックの位相が進んでいると判定した場合、位相検出回路１０７は、サンプリングクロックの位相を遅らせるためのＵＰ／ＤＮ信号（−１）を出力する。また、ビット値Ｄde及び２つのビット値Ｄdcの組み合わせが、サンプリングクロックの位相ずれを検出できない組み合わせである場合、位相検出回路１０７は、サンプリングクロックの位相を調整しないようにする値０のＵＰ／ＤＮ信号を出力する。
位相検出回路１０７から出力されたＵＰ／ＤＮ信号は、フィルタ１０８に入力される。フィルタ１０８は、位相検出回路１０７から入力されるＵＰ／ＤＮ信号の高周波成分をカットした位相コードＰｈcodeを出力する。この位相コードＰｈcodeは、位相調整回路１０９に入力される。位相調整回路１０９には、クロック入力端子１１０から位相調整前のクロックＣＬＫinが入力される。位相調整回路１０９は、位相コードＰｈcodeに従ってクロックＣＬＫinの位相を調整してサンプリングクロックＣＬＫsを出力する。位相調整後のサンプリングクロックＣＬＫsは、サンプリング回路１０２に入力される。
上記のようにしてサンプリングクロックＣＬＫsの位相が調整されることで、適切なタイミングで入力データ信号Ｄinからデータが検出されるようになり、データの検出精度が向上する。また、入力データ信号Ｄinの振幅変動による影響を受けにくいゼロクロス点での振幅レベルを近似した中間レベルＤseを基準に位相ずれを検出しているため、振幅変動による検出精度の劣化が生じにくい。さらに、受信回路１００によれば、ゼロクロス点で振幅レベルを検出するためのサンプリング回路を別途設けずに済む分だけ回路サイズの増加を抑えることができる。
以上、第２の実施の形態に係る受信回路１００の例について説明した。以下では、受信回路１００が有する比較回路及び位相検出回路の例及び変形例について更に説明する。
［比較回路の例］
次に、図４を参照しながら、第２の実施の形態に係る第１比較回路１０３及び第２比較回路１０６が行う処理の内容について説明する。図４は、第２の実施の形態に係る比較回路が行う処理の例を示した図である。なお、第１比較回路１０３及び第２比較回路１０６は、同じ閾値Ｔｈを利用して比較処理を実行するコンパレータである。
図４の例において、第１比較回路１０３は、順次入力される振幅レベルＤsc［ｎ−１］、Ｄsc［ｎ］と閾値Ｔｈとを比較し、比較結果を示すビット値を出力する。この例では振幅レベルＤsc［ｎ−１］が閾値Ｔｈを上回るため、第１比較回路１０３は、振幅レベルＤsc［ｎ−１］の比較結果Ｄdc［ｎ−１］としてビット値１を出力する。一方、振幅レベルＤsc［ｎ−１］は閾値Ｔｈを下回るため、第１比較回路１０３は、振幅レベルＤsc［ｎ］の比較結果Ｄdc［ｎ］としてビット値０を出力する。
第２比較回路１０６は、中間レベルＤse［ｎ］と閾値Ｔｈとを比較し、比較結果を示すビット値を出力する。図４の例では中間レベルＤse［ｎ］が閾値Ｔｈを下回るため、第２比較回路１０６は、中間レベルＤse［ｎ］の比較結果Ｄde［ｎ］としてビット値０を出力する。このように、第１比較回路１０３及び第２比較回路１０６は、入力される振幅レベルＤsc及び中間レベルＤseと閾値Ｔｈとを比較し、その比較結果を示すビット値を出力する処理を行う。
以上、第２の実施の形態に係る第１比較回路１０３及び第２比較回路１０６が行う処理の内容について説明した。
［位相検出回路の例］
次に、図５及び図６を参照しながら、第２の実施の形態に係る位相検出回路１０７について説明する。図５は、第２の実施の形態に係る位相検出回路の例を示した図である。図６は、第２の実施の形態に係る位相検出回路の入出力関係を示した図である。
図５に示すように、位相検出回路１０７は、ＸＯＲ（排他的論理和）回路１０７ｄ、１０７ｅ及び論理回路１０７ｆを含む。ＸＯＲ回路１０７ｄの入力は、一方が入力端子１０７ａに接続され、他方が入力端子１０７ｂに接続される。ＸＯＲ回路１０７ｄの出力は、論理回路１０７ｆの入力に接続される。ＸＯＲ回路１０７ｅの入力は、一方が入力端子１０７ｂに接続され、他方が入力端子１０７ｃに接続される。ＸＯＲ回路１０７ｅの出力は、論理回路１０７ｆの入力に接続される。論理回路１０７ｆの出力は、出力端子１０７ｇに接続される。
ここで、入力端子１０７ａ、１０７ｂ、１０７ｃにそれぞれ振幅レベルＤdc［ｎ−１］、Ｄde［ｎ］、Ｄdc［ｎ］が入力された場合について考える。また、ＸＯＲ回路１０７ｄの出力をＵＰと表記し、ＸＯＲ回路１０７ｅの出力をＤＮと表記する。この場合、Ｄdc［ｎ−１］、Ｄde［ｎ］、Ｄdc［ｎ］、ＵＰ、ＤＮの関係は、図６に示したテーブルのようになる。
論理回路１０７ｆは、図６に示したテーブルが示すようにＵＰ及びＤＮの組み合わせからＵＰ／ＤＮ信号を出力する回路である。例えば、論理回路１０７ｆは、図６に示したＵＰ、ＤＮ、ＵＰ／ＤＮ信号の関係をルックアップテーブルに保持し、これを参照してＵＰ及びＤＮの入力に応じてＵＰ／ＤＮの値を出力する。例えば、Ｄdc［ｎ−１］が０、Ｄde［ｎ］が０、Ｄdc［ｎ］が１の場合、ＵＰは０、ＤＮは１となる。そして、論理回路１０７ｆは、（ＵＰ，ＤＮ）が（０，１）の場合に対応するＵＰ／ＤＮ信号（−１）を出力する。ＵＰ／ＤＮ信号（−１）はサンプリングクロックの位相が進んでいることを示しており、後段においてサンプリングクロックの位相を遅らせる調整が行われる。
Ｄdc［ｎ−１］が０、Ｄde［ｎ］が１、Ｄdc［ｎ］が１の場合、ＵＰは１、ＤＮは０となり、（ＵＰ，ＤＮ）が（１，０）の場合に対応するＵＰ／ＤＮ信号（＋１）が出力される。ＵＰ／ＤＮ信号（＋１）はサンプリングクロックの位相が遅れていることを示しており、後段においてサンプリングクロックの位相を遅らせる調整が行われる。同様に、他の組み合わせについても、図６に示したテーブルに示された論理に基づいてサンプリングクロックの位相ずれを示すＵＰ／ＤＮ信号が出力される。なお、サンプリングクロックの位相ずれを検出できない組み合わせの場合は値０のＵＰ／ＤＮ信号が出力される。
以上、第２の実施の形態に係る位相検出回路１０７について説明した。
［（変形例）４ビット・パターンフィルタ］
ここで、図７を参照しながら、第２の実施の形態に係る変形例について説明する。これまで、２つのサンプリングタイミングで入力データ信号Ｄinをサンプリングして得られた２つの振幅レベル及びその中間レベルを利用してサンプリングクロックの位相ずれを検出する方法について説明してきた。この変形例では、４つのサンプリングタイミングで入力データ信号Ｄinをサンプリングし、４つの振幅レベル及び中間レベルを利用してサンプリングクロックの位相ずれを検出する方法について説明する。図７は、第２の実施の形態に係る４ビット・パターンフィルタの例を示した図である。
例えば、４つの振幅レベルＤsc［ｎ−２］、Ｄsc［ｎ−１］、Ｄsc［ｎ］、Ｄsc［ｎ＋１］に対応する４ビットのビット値Ｄdc［ｎ−２］、Ｄdc［ｎ−１］、Ｄdc［ｎ］、Ｄdc［ｎ＋１］が得られているものとする。また、中間レベルＤse［ｎ］に対応するビット値Ｄde［ｎ］が得られているものとする。この場合、これまで説明してきた方法により、位相検出回路１０７は、３つのビット値Ｄdc［ｎ−１］、Ｄde［ｎ］、Ｄdc［ｎ］を用いてサンプリングクロックの位相ずれを検出できる。
変形例に係る位相検出回路１０７は、４つのビット値Ｄdc［ｎ−２］、Ｄdc［ｎ−１］、Ｄdc［ｎ］、Ｄdc［ｎ＋１］を組み合わせたパターンが所定のフィルタパターンに一致するか否かを判定する。４つのビット値のパターンがフィルタパターンに一致する場合、位相検出回路１０７は、検出した位相ずれに応じたＵＰ／ＤＮ信号を出力する。一方、４つのビット値のパターンがフィルタパターンに一致する場合、位相検出回路１０７は値０のＵＰ／ＤＮ信号を出力する。
図７の例では、パターン（００１１）及び（１１００）以外をフィルタパターンに設定している。ロスが大きな場合、符号間干渉の影響が大きくなることにより入力データ信号Ｄinの高周波成分の振幅が小さくなる。このような場合、（０１０１）及び（１０１０）などのパターンでは、スルーレートがとても小さくなり、等価的にゼロクロス点における信号雑音比が劣化し、位相ずれの検出精度が劣化する。従って、このようなパターンを除外することにより位相ずれの検出精度が下がることを抑制できる。さらに、（００１０）や（０１００）などのように１ビットのみ１又は０が存在するパターンを除外することで、より位相ずれの検出精度が劣化しにくくなる。例えば、（００１０）の場合、ロスが大きいと３ビット目に相当する振幅レベルが十分に立ち上がらず、補間により生成される中間レベルが低くなることがあるが、このパターンを除外することで誤った位相が検出される確率を低減できる。
なお、伝送路損失やノイズなどの影響が小さくロスの少ない入力データ信号Ｄinが得られる状況ではフィルタパターンの数を減らしても実用的な検出精度が得られることがある。フィルタパターンの数を減らすことでサンプリングクロックの位相検出率（検出機会）が増加する。一方、ロスが多い場合には検出誤りの生じやすいフィルタパターンを多く設定することで誤った位相を検出する確率が低減される。そこで、位相検出回路１０７を、状況に応じて適用するフィルタパターンの組み合わせを切り替える仕組みにしてもよい。また、位相検出回路１０７を、状況に応じてフィルタパターンの適用／非適用を切り替える仕組みにしてもよい。
例えば、入力データ信号Ｄinのスルーレートが所定の閾値よりも低い場合には多くのフィルタパターンを適用し、それ以外の場合には少ない数のフィルタパターンを適用する仕組みにすることが考えられる。また、中間レベルの算出に用いた２つの閾値レベルに対応するサンプリングタイミングの間隔が狭い場合には多くのフィルタパターンを適用し、それ以外の場合には少ない数のフィルタパターンを適用する仕組みにすることが考えられる。なお、少ない数のフィルタパターンを適用する代わりに、フィルタパターンを適用しないこととする仕組みにしてもよい。
以上、第２の実施の形態に係る変形例について説明した。上記の変形例を適用することで、ロスが大きい状況などでも、サンプリングクロックの位相ずれの検出精度が劣化しにくくなる。なお、上記の説明においては、４つのビット値の組み合わせについてフィルタパターンを設定する方法を示したが、ロスの少ない状況では３つのビット値の組み合わせについてフィルタパターンを設定する方法を適用してもよい。
以上、第２の実施の形態について説明した。
＜第３の実施の形態＞
次に、第３の実施の形態について説明する。第３の実施の形態は、データ検出用のビット値を検出する比較回路を判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）に置き換える方法を提案するものである。さらに、第３の実施の形態では、ＤＦＥの等化係数から信号損失やスルーレートを推定し、その推定結果に応じてフィルタパターンを切り替える仕組みを提案する。
［受信回路の例］
まず、図８を参照しながら、第３の実施の形態に係る受信回路２００の例について説明する。図８は、第３の実施の形態に係る受信回路の例を示した図である。なお、第２の実施の形態に係る受信回路１００と実質的に同じ要素については対応関係を示すに留め、詳細な説明を省略する場合がある。
図８に示すように、受信回路２００は、データ入力端子２０１、サンプリング回路２０２、等化器２０３、アダプティブロジック回路２０４、及びデータ出力端子２０５を有する。さらに、受信回路２００は、データ補間回路２０６、比較回路２０７、位相検出回路２０８、フィルタ２０９、位相調整回路２１０、及びクロック入力端子２１１を有する。
データ入力端子２０１、サンプリング回路２０２、及びデータ出力端子２０５は、第２の実施の形態に係るデータ入力端子１０１、サンプリング回路１０２、及びデータ出力端子１０４と実質的に同じである。さらに、データ補間回路２０６、比較回路２０７、フィルタ２０９、位相調整回路２１０、及びクロック入力端子２１１は、第２の実施の形態に係るデータ補間回路１０５、第２比較回路１０６、フィルタ１０８、位相調整回路１０９、及びクロック入力端子１１０と実質的に同じである。従って、これらの要素については詳細な説明を省略する。
データ入力端子２０１には、入力データ信号Ｄinが入力される。この入力データ信号Ｄinは、サンプリング回路２０２に入力される。サンプリング回路２０２は、サンプリングクロックＣＬＫsが示すサンプリングタイミングで入力データ信号Ｄinの振幅レベルＤscを検出する。サンプリング回路２０２により検出された振幅レベルＤscは、等化器２０３、アダプティブロジック回路２０４、及びデータ補間回路２０６に入力される。
等化器２０３は、判定した信号をフィードバックして重み付け合成することにより過去に判定したビットとの符号間干渉を除去するものである。図８の例では、等化器２０３として判定帰還型等化器（ＤＦＥ）を適用する場合を示しているが、他の適応線形等化器や非線形等化器（例えば、ＭＬＳＥ（Maximum Likelihood Sequence Estimator）など）を適用してもよい。等化器２０３は、等化係数ＣDFEを利用して閾値レベルＤscに対する等化処理を実行し、等化後の信号と所定の閾値Ｔｈとの比較結果を示すビット値Ｄdcを出力する。なお、等化器２０３の回路及び動作については後段において詳述する。
等化器２０３から出力されたビット値Ｄdcは、受信データＤoutとしてデータ出力端子２０５から受信回路２００の外部へと出力される。また、ビット値Ｄdcは、アダプティブロジック回路２０４及び位相検出回路２０８に入力される。
アダプティブロジック回路２０４は、等化器２０３が等化処理に用いる等化係数ＣDFE（後述する等化係数ｗ1、ｗ2…の組）を最適な値に制御する。等化係数ＣDFEは、例えば、ＬＭＳ（Least Mean Square）アルゴリズムやＲＬＳ（Recursive Least Square）アルゴリズムなどの最適化アルゴリズムを用いて算出される。また、アダプティブロジック回路２０４は、等化係数ＣDFEの大きさから振幅レベルＤscのロスやスルーレートを推計し、その大きさに対応したデータパターンコードＣDPを出力する。このデータパターンコードＣDPは、位相検出回路２０８に入力される。
ロスの推計方法としては、例えば、ビット値Ｄdcが１の連続となるときの振幅レベルＤscと、ビット値Ｄdcが（０００１０００）となるときにおけるビット値Ｄdcが１に対応する振幅レベルＤscとの差を検出する方法が考えられる。この差の値は入力データ信号Ｄinの低周波成分と高周波成分との差であり、ロスが大きくなるほどこの差が大きくなることから、この差を検出することでロスを推計することが可能である。
スルーレートの推計方法としては、例えば、ビット値Ｄdcが（０００１１１）となるときの各ビット値Ｄdcに対応する振幅レベルＤscから推計する方法が考えられる。例えば、次のような方法が考えられる。
まず、ビット値Ｄdcが０から１への変化点の１ビット前後の振幅レベルＤscの差を、さらに変化点の２ビット前と２ビット後との差を、３ビット前と３ビット後との差をそれぞれ取得しておく。そして、２ビット、４ビット、６ビットでその差分の振幅レベルが増加しているので、それぞれ２、４、６で割る。これらの割った値がスルーレートに対応した値となる。ロスが小さいときは振幅が飽和しているため、それぞれの計算結果が同じ値となるが、ロスが大きくなるにつれて順に、１ビット前後のみ結果が異なる状態、１ビット前後と２ビット前後のみ異なる状態というように変化する。回路の線形性などからスルーレートとする振幅レベルの増加分の閾値を決め、最終的なスルーレートを算出する。
データ補間回路２０６は、ある２つのサンプリングタイミングで検出された２つの振幅レベルＤscを用いて補間処理を行い、ゼロクロス点における入力データ信号Ｄinの振幅レベルを近似する中間レベルＤseを求める。データ補間回路２０６により求められた中間レベルＤseは、比較回路２０７に入力される。比較回路２０７は、データ補間回路２０６から入力された中間レベルＤseと所定の閾値Ｔｈとを比較する。中間レベルＤseが所定の閾値Ｔｈを上回る場合、比較回路２０７は、比較結果Ｄdeとしてビット値１を出力する。中間レベルＤseが所定の閾値Ｔｈを下回る場合、比較回路２０７は、比較結果Ｄdeとしてビット値０を出力する。この比較結果を示すビット値Ｄdeは、位相検出回路２０８に入力される。
位相検出回路２０８は、等化器２０３から入力されたビット値Ｄdc及び比較回路２０７から入力されたビット値Ｄdeに基づいてサンプリングクロックの位相ずれを検出し、その検出結果を示すＵＰ／ＤＮ信号を出力する。このとき、位相検出回路２０８は、第２の実施の形態に係る変形例と同様にフィルタパターンを考慮してＵＰ／ＤＮ信号を出力する。その際、位相検出回路２０８は、アダプティブロジック回路２０４から入力されたデータパターンコードＣDPに応じてフィルタパターンの内容を切り替える。なお、フィルタパターンの切り替え方法については後段において詳述する。
位相検出回路２０８から出力されたＵＰ／ＤＮ信号は、フィルタ２０９に入力される。フィルタ２０９は、位相検出回路２０８から入力されるＵＰ／ＤＮ信号の高周波成分をカットした位相コードＰｈcodeを出力する。この位相コードＰｈcodeは、位相調整回路２１０に入力される。位相調整回路２１０には、クロック入力端子１１０から位相調整前のクロックＣＬＫinが入力される。位相調整回路２１０は、位相コードＰｈcodeに従ってクロックＣＬＫinの位相を調整してサンプリングクロックＣＬＫsを出力する。位相調整後のサンプリングクロックＣＬＫsは、サンプリング回路２０２に入力される。
以上、第３の実施の形態に係る受信回路２００の例について説明した。上記の通り、第２の実施の形態に係る受信回路１００と第３の実施の形態に係る受信回路２００との相違点は、等化器２０３、アダプティブロジック回路２０４、及び位相検出回路２０８にある。以下、これらの相違点について更に説明する。
［等化器の例（ｍ−ｔａｐ ＤＦＥ）及び等化係数の計算方法］
まず、図９を参照しながら、ｍ−ｔａｐ ＤＦＥを適用した等化器２０３の例及び等化係数の計算方法について説明する。図９は、第３の実施の形態に係る等化器の例（ｍ−ｔａｐ ＤＦＥ）を示した図である。
図９の例において、等化器２０３は、加減算回路２３２、比較回路２３３、フリップフロップ回路２３５（２３５−１〜２３５−ｍ）、及びバッファ回路２３６（２３６−１〜２３６−ｍ）を含む。なお、バッファ回路２３６−１、…、２３６−ｍには、それぞれ等化係数ｗ1、…、ｗmが与えられているものとする。これらの等化係数ｗ1、…、ｗmは、アダプティブロジック回路２０４から供給される等化係数ＣDFEである。また、比較回路２３３が用いる閾値Ｔｈは、比較回路２０７が用いる閾値Ｔｈと同じである。
入力端子２３１には、サンプリング回路２０２から出力された振幅レベルＤscが入力される。加減算回路２３２は、入力端子２３１を介して入力された振幅レベルＤscから、バッファ回路２３６−１、…、２３６−ｍの出力値を減算して信号Ｙを出力する。この信号Ｙは比較回路２３３に入力される。比較回路２３３は、信号Ｙと閾値Ｔｈとを比較し、その比較結果を示すビット値Ｄdcを出力する。このビット値Ｄdcは、出力端子２３４を介して出力され、アダプティブロジック回路２０４、データ出力端子２０５、及び位相検出回路２０８に入力される。
また、ビット値Ｄdcは、フリップフロップ回路２３５−１に入力される。フリップフロップ回路２３５−１は、次のビット値が入力されるまでの１区間分だけビット値Ｄdcを保持し、その後にビット値Ｄdcを出力する。フリップフロップ回路２３５−１から出力されたビット値Ｄdcは、バッファ回路２３６−１及びフリップフロップ回路２３５−２に入力される。バッファ回路２３６−１は、ビット値Ｄdcに等化係数ｗ1を乗算し、乗算後の値を加減算回路２３２に入力する。フリップフロップ回路２３５−２、…、２３５−ｍは、フリップフロップ回路２３５−１と同様に動作する。バッファ回路２３６−２、…、２３６−ｍは、それぞれ対応する等化係数ｗ2、…、ｗmを用いてバッファ回路２３６−１と同様に動作する。
例えば、区間ｎ（ｎ＞ｍ）でサンプリングされた振幅レベルＤsc［ｎ］が入力端子２３１に入力された場合について考える。この場合、フリップフロップ回路２３５−１が保持していたビット値Ｄdc［ｎ−１］と、等化係数ｗ1とがバッファ回路２３６−１で乗算され、値ｗ1＊Ｄdc［ｎ−１］が加減算回路２３２に入力される。同様に、ｗ2＊Ｄdc［ｎ−２］、…、ｗm＊Ｄdc［ｎ−ｍ］が加減算回路２３２に入力される。そのため、加減算回路２３２から出力される信号Ｙ［ｎ］は、以下の式（１）のようになる。
Figure 0006032081
比較回路２３３は、信号Ｙ［ｎ］と閾値Ｔｈとを比較し、その比較結果を示すビット値Ｄdc［ｎ］を出力する。このビット値Ｄdc［ｎ］は、出力端子２３４から出力されると共に、フリップフロップ回路２３５−１により保持される。また、フリップフロップ回路２３５−２、…、２３５−ｍは、それぞれビット値Ｄdc［ｎ−１］、…、Ｄdc［ｎ−ｍ−１］を保持する。なお、出力端子２３４から出力されたビット値Ｄdc［ｎ］は、アダプティブロジック回路２０４に入力され、等化係数ｗ1、…、ｗmの更新に利用される。例えば、ＬＭＳアルゴリズムを適用する場合、等化係数ｗ1、…、ｗmは、下記の式（２）に従って更新される。
Figure 0006032081
但し、ｑはステップサイズパラメータである。例えば、ステップサイズｑは、０．０１〜０．００１程度の値に設定される。アダプティブロジック回路２０４は、上記の式（２）に従い、等化器２０３から入力されるビット値Ｄdcを用いて等化係数ｗ1、…、ｗmを逐次更新する。そして、アダプティブロジック回路２０４は、更新後の等化係数ｗ1、…、ｗmを等化係数ＣDFEとして等化器２０３に供給する。このような更新を繰り返すことで等化係数ｗ1、…、ｗmは最適な値に収束する。
以上、ｍ−ｔａｐ ＤＦＥを適用した等化器２０３の例及び等化係数の計算方法について説明した。
［等化器の例（１−ｔａｐ Ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥ）］
次に、図１０を参照しながら、１−ｔａｐ Ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥを適用した等化器２０３の例について説明する。図１０は、第３の実施の形態に係る等化器の例（１−ｔａｐ Ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥ）を示した図である。Ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥは、過去のデータが０の場合と１の場合との両方の判定データを取得しておき、過去のデータが確定した後に、そのデータに応じて正しい値を選択するものである。そのため、高速動作が可能である。
図１０の例において、等化器２０３は、比較回路２５３、２５４、セレクタ２５５、及びフリップフロップ回路２５７を含む。比較回路２５３、２５４には入力端子２５２から等化係数ｗ1が入力される。比較回路２５３は、閾値Ｔｈを＋ｗ1だけシフトさせた閾値Ｔｈ1と、入力端子２５１から入力された振幅レベルＤscとを比較する。一方、比較回路２５４は、閾値Ｔｈを−ｗ1だけシフトさせた閾値Ｔｈ2と、入力端子２５１から入力された振幅レベルＤscとを比較する。比較回路２５３による比較結果を示すビット値Ｄdc1、及び比較回路２５４による比較結果を示すビット値Ｄdc2は、セレクタ２５５に入力される。
セレクタ２５５は、１つ前のサンプリングタイミングで得られた閾値レベルＤscに対応するビット値Ｄdcが１の場合にビット値Ｄdc1を選択し、一方で当該ビット値Ｄdcが０の場合にビット値Ｄdc2を選択する。そして、セレクタ２５５は、判定結果を示すビット値Ｄdcとして、選択したビット値を出力する。セレクタ２５５から出力されたビット値Ｄdcは、出力端子２５６から出力されると共に、フリップフロップ回路２５７により保持される。フリップフロップ回路２５７に保持されたビット値Ｄdcは、次のタイミングでセレクタ２５５がビット値を選択する際に利用される。
例えば、入力端子２５１を介して振幅レベルＤsc［ｎ］が入力された場合、比較回路２５３からビット値Ｄdc1［ｎ］が出力され、比較回路２５４からビット値Ｄdc2［ｎ］が出力される。これらビット値Ｄdc1［ｎ］、Ｄdc2［ｎ］は、セレクタ２５５に入力される。さらに、セレクタ２５５には、フリップフロップ回路２５７により保持されていたビット値Ｄdc［ｎ−１］が入力される。
Ｄdc［ｎ−１］が１の場合、セレクタ２５５は、Ｄdc［ｎ］としてＤdc1［ｎ］を出力する。一方、Ｄdc［ｎ−１］が０の場合、セレクタ２５５は、Ｄdc［ｎ］としてＤdc2［ｎ］を出力する。セレクタ２５５から出力されたビット値Ｄdc［ｎ］は、出力端子２５６から出力されると共に、フリップフロップ回路２５７により保持される。出力端子２５６から出力されたビット値Ｄdc［ｎ］は、データ出力端子２０５から外部へ出力されると共に、アダプティブロジック回路２０４及び位相検出回路２０８に入力される。アダプティブロジック回路２０４は、入力されたビット値Ｄdc［ｎ］に基づいて等化係数ｗ1を更新する。なお、更新方法は、ｍ−ｔａｐ ＤＦＥの場合と同じである。
以上、１−ｔａｐ Ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥを適用した等化器２０３の例について説明した。
［データパターンコードＣDPについて］
ここで、データパターンコードＣDPについて説明を補足する。
上記のように、アダプティブロジック回路２０４は、等化器２０３で等化処理に用いる等化係数ｗ1、…、ｗmをビット毎に更新する。振幅レベルＤscのロスが大きい場合、等化係数ｗ1、…、ｗmの値は大きくなると考えられる。また、入力データ信号Ｄinの立ち上がり又は立ち下がりエッジにおける傾きを示すスルーレートが大きい場合も等化係数ｗ1、…、ｗmの値は大きくなると考えられる。そのため、アダプティブロジック回路２０４は、等化係数ｗ1、…、ｗmの大きさに基づいて、振幅レベルＤscのロスやスルーレートの大きさを示すデータパターンコードＣDPを生成する。
例えば、アダプティブロジック回路２０４は、等化係数ｗ1、…、ｗmを単純加算した値をデータパターンコードＣDPとする。アダプティブロジック回路２０４は、等化係数ｗ1、…、ｗmの絶対値和（｜ｗ1｜＋…＋｜ｗm｜）をデータパターンコードＣDPとしてもよい。その他、アダプティブロジック回路２０４は、等化係数ｗ1、…、ｗmの二乗和（ｗ1 2＋…＋ｗm 2）をデータパターンコードＣDPとしてもよい。このようにして生成されたデータパターンコードＣDPは、位相検出回路２０８に入力され、フィルタパターンの切り替えに利用される。
以上、データパターンコードＣDPについて説明を補足した。
［フィルタパターンの切り替え］
次に、図１１を参照しながら、第３の実施の形態に係るフィルタパターンの切り替え方法について説明する。図１１は、第３の実施の形態に係るフィルタパターンの切り替え方法を示した図である。
上記の通り、位相検出回路２０８は、４つの振幅レベル及び中間レベルを用いてサンプリングクロックの位相ずれを検出する。その際、位相検出回路２０８は、４つの振幅レベルの組み合わせがフィルタパターンに一致するか否かを判定し、一致する場合には値０のＵＰ／ＤＮ信号を出力する。つまり、振幅レベルの組み合わせがフィルタパターンに一致する場合、位相検出回路２０８は、サンプリングクロックの位相を調整しないようにする。このようにして位相検出精度が劣化するパターンを除外することで誤った位相を検出する確率が低減され、サンプリングクロックの位相が誤った方向に変更させるリスクを低く抑えることが可能になる。その結果、受信データの検出精度が向上する。
但し、振幅レベルＤscのロスが所定の閾値よりも小さい場合など、フィルタパターンを適用しないか、或いは、適用するフィルタパターンの数を減らしても十分な位相検出精度を得られる場合がある。このような場合には、フィルタパターンの適用機会を減らすことで、サンプリングクロックの位相ずれを検出する機会が増加し、高い位相追従性が得られるものと期待される。そこで、位相検出回路２０８は、アダプティブロジック回路２０４から入力されるデータパターンコードＣDPに基づいてフィルタパターンを切り替える。例えば、図１１に記載の２つのテーブル（Ａ）及び（Ｂ）が示すフィルタパターンをデータパターンコードＣDPに基づいて切り替える方法が考えられる。
テーブル（Ａ）が示すフィルタパターンは、データパターンコードＣDPが示すロスが所定の閾値よりも小さい場合に適用される。なお、テーブル（Ａ）の中で「＊」と記載されている箇所は、０又は１のいずれでもよいことを示している。つまり、テーブル（Ａ）が示すフィルタパターンが適用された場合には「＊」に対応する部分を除く３つのビット値によりフィルタリングが行われる。一方、テーブル（Ｂ）が示すフィルタパターンは、データパターンコードＣDPが示すロスが所定の閾値よりも大きい場合に適用される。なお、テーブル（Ｂ）が示すフィルタパターンは、図７に示したフィルタパターンと同じものである。
振幅レベルＤscのロスが大きい場合には、位相の誤検出が生じやすい（０１０１）や（１０１０）のパターンだけでなく、（００１０）、（０１００）、（１１０１）、（１０１１）といったパターンをフィルタリングすることで誤検出の確率が低減される。一方、振幅レベルＤscのロスが所定の閾値よりも小さい場合には、（００１０）、（０１００）、（１１０１）、（１０１１）といったパターンをフィルタリングしないことにより、位相ずれを検出できる機会が増加して位相追従性が高まる。なお、データパターンコードＣDPに基づいてフィルタパターンが切り替えられるため、スルーレートが所定の閾値より大きい場合にも同様にデータパターンが切り替えられる。なお、ロスの大きさは、例えば、データパターンコードＣDPと所定値とを比較し、所定値を上回る場合には大きいと判断され、所定値を下回る場合には小さいと判断される。
以上、第３の実施の形態に係るフィルタパターンの切り替え方法について説明した。なお、ロスが所定の閾値よりも小さい場合にフィルタパターンを適用しないように切り替える仕組みに変形してもよい。また、ロスの大きさに応じて、テーブル（Ｂ）が示すフィルタパターン、テーブル（Ａ）が示すフィルタパターン、フィルタパターン非適用の順に、フィルタパターンを段階的に切り替える仕組みに変形してもよい。このような変形例についても第３の実施の形態の技術的範囲に属する。
以上、第３の実施の形態について説明した。
＜第４の実施の形態＞
次に、第４の実施の形態について説明する。第４の実施の形態は、第２及び第３の実施の形態にて提案した受信回路の一部を並列化し、複数ビットのデータ処理を並行して実行できるようにする仕組みを提案するものである。この仕組みでは、並列化した回路群がサンプリング用に入力されるクロックＣＬＫinの周期よりも長い周期で間欠的に動作（インターリーブ動作）するため、個々の回路の動作速度を下げることが可能になる。その結果、受信回路を高データレートで動作させることが容易になる。
［受信回路の例＃１］
まず、図１２を参照しながら、第４の実施の形態に係る受信回路３００ａの例について説明する。図１２は、第４の実施の形態に係る受信回路の例を示した第１の図である。なお、第２の実施の形態に係る受信回路１００の要素と実質的に同じ機能を有する要素については対応関係を示すに留めて詳細な説明を省略する場合がある。
図１２に示すように、受信回路３００ａは、データ入力端子３０１、増幅器３０２、サンプリング回路３０３ａ〜３０３ｄ、第１比較回路３０４ａ〜３０４ｄ、及びデータ出力端子３０５ａ〜３０５ｄを有する。さらに、受信回路３００ａは、データ補間回路３０６ａ〜３０６ｄ、第２比較回路３０７ａ〜３０７ｄ、位相検出回路３０８、フィルタ３０９、位相調整回路３１０、及びクロック入力端子３１１を有する。
データ入力端子３０１、サンプリング回路３０３ａ〜３０３ｄ、第１比較回路３０４ａ〜３０４ｄ、及びデータ出力端子３０５ａ〜３０５ｄは、データ入力端子１０１、サンプリング回路１０２、第１比較回路１０３、及びデータ出力端子１０４に対応する。また、データ補間回路３０６ａ〜３０６ｄ、第２比較回路３０７ａ〜３０７ｄ、位相検出回路３０８、フィルタ３０９、位相調整回路３１０、及びクロック入力端子３１１は、データ補間回路１０５、第２比較回路１０６、位相検出回路１０７、フィルタ１０８、位相調整回路１０９、及びクロック入力端子１１０に対応する。
第２の実施の形態に係る受信回路１００と第４の実施の形態に係る受信回路３００ａとの主な相違点は、サンプリング回路３０３ａ〜３０３ｄがサンプリングするタイミング、及びそのタイミングに応じて動作する各回路の動作タイミングにある。そこで、サンプリング回路３０３ａ〜３０３ｄ及びデータ補間回路３０６ａ〜３０６ｄの動作に注目して説明を進める。なお、図１２の例では入力データ信号Ｄinが増幅器３０２により増幅される点も相違する。
例えば、サンプリング回路３０３ａは、振幅レベルＤsc［ｎ］、Ｄsc［ｎ＋４］…をサンプリングして出力する。サンプリング回路３０３ｂは、振幅レベルＤsc［ｎ＋１］、Ｄsc［ｎ＋５］…をサンプリングして出力する。サンプリング回路３０３ｃは、振幅レベルＤsc［ｎ＋２］、Ｄsc［ｎ＋６］…をサンプリングして出力する。サンプリング回路３０３ｄは、振幅レベルＤsc［ｎ＋３］、Ｄsc［ｎ＋７］をサンプリングして出力する。
従って、サンプリング回路３０３ａ〜３０３ｄは、第２の実施の形態に係るサンプリング回路１０２に比べて１／４のサンプリング周期で動作すればよいことになる。さらに、データ補間回路３０６ａ〜３０６ｄもサンプリング回路３０３ａ〜３０３ｄから出力されるデータに応じて動作するため、第２の実施の形態に係るデータ補間回路１０５に比べて１／４の動作速度で動作すればよいことになる。第１比較回路３０４ａ〜３０４ｄ、及び第２比較回路３０７ａ〜３０７ｄについても同様である。但し、位相検出回路３０８、及びフィルタ３０９の動作は、第２の実施の形態に係る位相検出回路１０７及びフィルタ１０８と同様である。
上記のような動作を実現するため、位相調整回路３１０は、入力されるクロックＣＬＫinから位相の異なる４つのサンプリングクロックＣＬＫs1〜ＣＬＫs4を生成し、それぞれサンプリング回路３０３ａ〜３０３ｄに供給する。クロックＣＬＫinの波長をλとすると、サンプリングクロックＣＬＫs1〜ＣＬＫs4は、互いにλ／２だけ位相がずれた波長４λのクロックである。例えば、位相調整回路３１０は、位相コードＰｈcodeに基づいてクロックＣＬＫinの位相を調整し、調整後のクロックＣＬＫinからサンプリングクロックＣＬＫs1〜ＣＬＫs4を生成し、サンプリング回路３０３ａ〜３０３ｄへ供給する。
以上、第４の実施の形態に係る受信回路３００ａの例について説明した。かかる回路によれば、並列化した回路群がインターリーブ動作するため、個々の回路の動作速度を低減することが可能になり、高データレートでの動作が容易になる。以下、サンプリング回路３０３ａ〜３０３ｄ及びデータ補間回路３０６ａ〜３０６ｄの例について更に説明する。
［サンプリング回路及びデータ補間回路の例］
次に、図１３〜図１５を参照しながら、第４の実施の形態に係るサンプリング回路３０３ａ〜３０３ｄ及びデータ補間回路３０６ａ〜３０６ｄの例について説明する。図１３は、第４の実施の形態に係るサンプリング回路及びデータ補間回路の例を示した図である。
図１３の例はサンプリング回路３０３ａ〜３０３ｄ及びデータ補間回路３０６ａ〜３０６ｄを組み合わせて実現するものであり、図１３のように組み合わせることで回路の面積を小さく抑えることが可能になる。なお、図１３の中で符号ａを付した鎖線の部分がサンプリング回路３０３ａ〜３０３ｄに相当する。また、符号ｂ01〜ｂ30を付した鎖線の部分が、データ補間回路３０６ａ〜３０６ｄにおいて振幅レベルＤscを保持する保持手段及び中間レベルＤseを求める回路の主要部を成す。
図１３の回路は、スイッチＳＷs0、ＳＷs1、ＳＷs2、ＳＷs3、ＳＷh0、ＳＷh1、ＳＷh2、ＳＷh3、ＳＷr00〜ＳＷr01、及び容量Ｃ1〜Ｃ12を含む。スイッチＳＷs0、ＳＷs1、ＳＷs2、ＳＷs3は、サンプリング用のスイッチである。スイッチＳＷh0、ＳＷh1、ＳＷh2、ＳＷh3は、ホールド用のスイッチである。スイッチＳＷr00、ＳＷr01、ＳＷr10、ＳＷr11、ＳＷr20、ＳＷr21、ＳＷr30、ＳＷr31は、リセット用のスイッチである。なお、ＳＷr00とＳＷr01、ＳＷr10とＳＷr11、ＳＷr20とＳＷr21、ＳＷr30とＳＷr31は、それぞれ連動する。以下では、ＳＷr00とＳＷr01をＳＷr0、ＳＷr10とＳＷr11をＳＷr1、ＳＷr20とＳＷr21をＳＷr2、ＳＷr30とＳＷr31をＳＷr3と纏めて表記する場合がある。
容量Ｃ1、Ｃ4、Ｃ7、Ｃ10の容量値は２Ｃ（Ｃは所定値）に設定され、容量Ｃ2、Ｃ3、Ｃ5、Ｃ6、Ｃ8、Ｃ9、Ｃ11、Ｃ12の容量値はＣに設定されている。つまり、容量Ｃ1、Ｃ4、Ｃ7、Ｃ10の容量値は、容量Ｃ2、Ｃ3、Ｃ5、Ｃ6、Ｃ8、Ｃ9、Ｃ11、Ｃ12の容量値の２倍に設定されている。
スイッチＳＷs0、ＳＷs1、ＳＷs2、ＳＷs3の一端はデータ入力端子３０１に接続され、他端はそれぞれノードＮ0〜Ｎ3に接続されている。また、スイッチＳＷh0、ＳＷh1、ＳＷh2、ＳＷh3の一端は所定の電圧を供給する電源に接続され、他端はそれぞれノードＮ0〜Ｎ3に接続されている。また、スイッチＳＷr00、ＳＷr10、ＳＷr11、ＳＷr20、ＳＷr21、ＳＷr30、ＳＷr31、ＳＷr01の一端は接地され、他端はそれぞれ出力端子ｃ00、ｃ01、ｃ10、ｃ11、ｃ20、ｃ21、ｃ30、ｃ31に接続されている。
容量Ｃ1、Ｃ4、Ｃ7、Ｃ10の一端はそれぞれノードＮ0、Ｎ1、Ｎ2、Ｎ3に接続され、他端はそれぞれ出力端子ｃ00、ｃ10、ｃ20、ｃ30に接続されている。また、容量Ｃ2、Ｃ5、Ｃ8、Ｃ11の一端はそれぞれノードＮ0、Ｎ1、Ｎ2、Ｎ3に接続され、他端はそれぞれ出力端子ｃ01、ｃ11、ｃ21、ｃ31に接続されている。また、容量Ｃ3、Ｃ6、Ｃ9、Ｃ12の一端はそれぞれノードＮ1、Ｎ2、Ｎ3、Ｎ0に接続され、他端はそれぞれ出力端子ｃ01、ｃ11、ｃ21、ｃ31に接続されている。
ここで、図１４及び図１５を併せて参照しながら、各スイッチの動作、ノードＮ0〜Ｎ3における電位の変化、及び各出力端子から出力される信号波形（振幅レベル）について説明する。図１４は、第４の実施の形態に係るサンプリング回路及びデータ補間回路に含まれるスイッチの動作タイミングを示した図である。図１５は、第４の実施の形態に係るサンプリング回路及びデータ補間回路におけるノード電位の変化及び出力される振幅レベルの変化を示した図である。
図１４の例では、入力データ信号Ｄinの（ｎ−２）〜（ｎ＋５）ビット目に対応する区間における各スイッチの動作が示されている。区間（ｎ−２）ではサンプリング用のスイッチＳＷs0がＯＮにされる。このとき、ホールド用のスイッチＳＷh0はＯＦＦであり、リセット用のスイッチＳＷr0はＯＦＦである。スイッチＳＷs0がＯＮになると、入力データ信号Ｄinの振幅レベルに相当する分だけスイッチＳＷs0に接続されている容量Ｃ1、Ｃ2、Ｃ12から電荷が引き抜かれ、ノードＮ0の電位が低下する（図１５のノード電位（Ｎ0）を参照）。但し、容量Ｃ1の容量値が容量Ｃ2、Ｃ12の容量値の２倍であるため、容量Ｃ2、Ｃ12から引き抜かれる電荷量は、容量Ｃ1から引き抜かれる電荷量の半分となる。
区間（ｎ−１）ではサンプリング用のスイッチＳＷs0はＯＦＦにされる。一方、区間（ｎ−１）ではホールド用のスイッチＳＷh0がＯＮにされる。スイッチＳＷh0がＯＮになると、スイッチＳＷh0に接続された電源から電力が供給され、ノードＮ0の電位が上昇する（図１５のノード電位（Ｎ0）を参照）。このとき、区間（ｎ−２）で容量Ｃ1から引き抜かれた電荷量の分だけ出力端子ｃ00の電位が上昇する（図１５の振幅レベル（Ｄsc0）を参照）。この電位の上昇分がサンプリングされた入力データ信号Ｄinの振幅レベルＤsc［ｎ−２］となる。さらに、区間（ｎ−２）で容量Ｃ2から引き抜かれた電荷量の分だけ出力端子ｃ01の電位も上昇する。
区間（ｎ−１）ではサンプリング用のスイッチＳＷh1がＯＮにされる。このとき、ホールド用のスイッチＳＷh1はＯＦＦであり、リセット用のスイッチＳＷr1はＯＦＦである。スイッチＳＷs1がＯＮになると、入力データ信号Ｄinの振幅レベルに相当する分だけスイッチＳＷs1に接続されている容量Ｃ3、Ｃ4、Ｃ5から電荷が引き抜かれ、ノードＮ1の電位が低下する（図１５のノード電位（Ｎ1）を参照）。但し、容量Ｃ4の容量値が容量Ｃ3、Ｃ5の容量値の２倍であるため、容量Ｃ3、Ｃ5から引き抜かれる電荷量は、容量Ｃ4から引き抜かれる電荷量の半分となる。
区間ｎではサンプリング用のスイッチＳＷs1はＯＦＦにされる。一方、区間ｎではホールド用のスイッチＳＷh1がＯＮにされる。スイッチＳＷh1がＯＮになると、スイッチＳＷh1に接続された電源から電力が供給され、ノードＮ1の電位が上昇する（図１５のノード電位（Ｎ1）を参照）。このとき、区間（ｎ−１）で容量Ｃ4から引き抜かれた電荷量の分だけ出力端子ｃ10の電位が上昇する（図１５の振幅レベル（Ｄsc1）を参照）。この電位の上昇分がサンプリングされた入力データ信号Ｄinの振幅レベルＤsc［ｎ−１］となる。
区間ｎでは区間（ｎ−１）で容量Ｃ3から引き抜かれた電荷量の分だけ出力端子ｃ01の電位が更に上昇する。このとき、ホールド用のスイッチＳＷh0もＯＮのままであるから、区間（ｎ−２）で容量Ｃ2から引き抜かれた電荷量と、区間（ｎ−１）で容量Ｃ3から引き抜かれた電荷量とを合算した電荷量の分に相当する電位の上昇が出力端子ｃ01で生じる。つまり、出力端子ｃ01では２つの振幅レベルＤsc0、Ｄsc1の中間値に相当する電位の上昇が生じる（図１５の振幅レベル（Ｄse0）を参照）。この電位の上昇分が中間レベルＤse［ｎ−２］となる。
なお、区間ｎでリセット用のスイッチＳＷr0（ＳＷr00、ＳＷr01）がＯＮにされ、容量Ｃ1（及びＣ12）から引き抜かれた電荷がリセットされる。さらに、区間（ｎ＋１）でリセット用のスイッチＳＷr1（ＳＷr10、ＳＷr11）がＯＮにされ、容量Ｃ2、Ｃ3、Ｃ4から引き抜かれた電荷がリセットされる。これまでは２つの振幅レベルＤsc［ｎ−２］、Ｄsc［ｎ−１］及び中間レベルＤse［ｎ−２］を求める回路動作について説明してきたが、図１４に示すタイミングで各スイッチを動作させることで各区間の振幅レベルＤsc及び中間レベルＤseが順次得られる。
以上、第４の実施の形態に係るサンプリング回路３０３ａ〜３０３ｄ及びデータ補間回路３０６ａ〜３０６ｄの例について説明した。図１３に示すような回路を適用し、図１４に示すようなタイミングで各スイッチを動作させることにより、小さな面積の回路で入力データ信号Ｄinのサンプリング及び補間処理を実現することができる。
［受信回路の例＃２］
次に、図１６を参照しながら、第４の実施の形態に係る受信回路３００ｂの例について説明する。図１６は、第４の実施の形態に係る受信回路の例を示した第２の図である。なお、第３の実施の形態に係る受信回路２００の要素と実質的に同じ機能を有する要素については対応関係を示すに留めて詳細な説明を省略する。
図１６に示すように、受信回路３００ｂは、データ入力端子３３１、増幅器３３２、サンプリング回路３３３ａ〜３３３ｄ、等化器３３４ａ〜３３４ｄ、アダプティブロジック回路３３５、及びデータ出力端子３３６ａ〜３３６ｄを有する。さらに、受信回路３００ｂは、データ補間回路３３７ａ〜３３７ｄ、比較回路３３８ａ〜３３８ｄ、位相検出回路３３９、フィルタ３４０、位相調整回路３４１、及びクロック入力端子３４２を有する。
データ入力端子３３１、サンプリング回路３３３ａ〜３３３ｄ、及び等化器３３４ａ〜３３４ｄは、第３の実施の形態に係るデータ入力端子２０１、サンプリング回路２０２、及び等化器２０３と実質的に同じである。アダプティブロジック回路３３５、及びデータ出力端子３３６ａ〜３３６ｄは、第３の実施の形態に係るアダプティブロジック回路２０４、及びデータ出力端子２０５と実質的に同じである。
データ補間回路３３７ａ〜３３７ｄ、比較回路３３８ａ〜３３８ｄ、及び位相検出回路３３９は、第３の実施の形態に係るデータ補間回路２０６、比較回路２０７、位相検出回路２０８と実質的に同じである。フィルタ３４０、位相調整回路３４１、及びクロック入力端子３４２は、第３の実施の形態に係るフィルタ２０９、位相調整回路２１０、及びクロック入力端子２１１と実質的に同じである。また、位相調整回路３４１から供給されるサンプリングクロックＣＬＫs1〜ＣＬＫs4は、受信回路３００ａが有する位相調整回路３１０から供給されるサンプリングクロックＣＬＫs1〜ＣＬＫs4と同じである。
上記のように、受信回路３００ｂが有する要素は、第３の実施の形態に係る受信回路２００が有する要素と実質的に同じ機能を有する。また、受信回路３００ｂのインターリーブ動作を実現する機構については上述した受信回路３００ａと実質的に同じである。従って、受信回路３００ｂが有する各要素の詳細な説明は省略する。
以上、第４の実施の形態に係る受信回路３００ｂの例について説明した。なお、サンプリング回路３３３ａ〜３３３ｄ及びデータ補間回路３３７ａ〜３３７ｄは、既に図１３〜図１５を参照しながら説明した回路により実現することが可能である。かかる回路によれば、並列化した回路群がインターリーブ動作するため、個々の回路の動作速度を低減することが可能になり、高データレートでの動作が容易になる。
以上、第４の実施の形態について説明した。
＜参考例（振幅調整機能を搭載したＢＲ型位相検出器の並列化）＞
ここで、図１７を参照しながら、参考までにＢＲ型位相検出器を含むインターリーブ動作が可能な受信回路４００の例について説明する。図１７は、振幅調整機能を搭載したＢＲ型位相検出器の例を示した図である。
ＢＲ型位相検出器は、上述した第１〜第４の実施の形態に係る受信回路とは異なり、入力データ信号からサンプリングした１ビット当たり１つの振幅レベルを３つの閾値と比較してサンプリングクロックの位相ずれを検出する。閾値の１つはゼロレベルに設定され、残り２つの閾値はゼロレベルの上下にそれぞれ設定される。例えば、ゼロレベルの上側に設定した閾値をｄｅ＋、ゼロレベルに設定した閾値をｄｃ、ゼロレベルの下側に設定した閾値をｄｅ−と表記する。また、閾値ｄｅ＋による判定結果をＤde+、閾値ｄｃによる判定結果をＤdc、閾値ｄｅ−による判定結果をＤde-と表記する。
例えば、ＢＲ型位相検出器は、Ｄde+［ｎ−１］、Ｄdc［ｎ−１］、Ｄde-［ｎ−１］、Ｄde+［ｎ］、Ｄdc［ｎ］、Ｄde-［ｎ］の組み合わせが（００１１１１）及び（０１１０００）となる場合に位相の遅れと判断する。一方、ＢＲ型位相検出器は、上記組み合わせが（００００１１）及び（１１１００１）となる場合にサンプリングクロックの位相が進んでいるものと判断する。このように、ＢＲ型位相検出器はゼロレベルの上下に設定された閾値ｄｅ−及びｄｅ＋により閾値判定を行うため、伝送路損失やノイズなどの影響で生じる入力データ信号の振幅変動に影響されやすい。
このような影響を低減する方法としては、例えば、入力データ信号の振幅を検知し、検知結果に応じて閾値の値を調整する方法などが考えられる。一例として、この方法を適用した振幅調整機能付きのＢＲ型位相検出器を含む受信回路４００の例を図１７に示した。但し、図１７の例では、上述した第４の実施の形態に係る受信回路３００ａ、３００ｂと同様にサンプリング回路などが並列化されている。そのため、受信回路４００ではインターリーブ動作が可能になっている。
図１７の例において、受信回路４００は、データ入力端子４０１、増幅器４０２、サンプリング回路４０３ａ〜４０３ｄ、第１比較回路４０４ａ〜４０４ｄ、第２比較回路４０５ａ〜４０５ｄ、第３比較回路４０６ａ〜４０６ｄを有する。さらに、受信回路４００は、監視回路４０７ａ〜４０７ｄ、データ出力端子４０８ａ〜４０８ｄ、位相検出回路４０９、フィルタ４１０、位相調整回路４１１、クロック入力端子４１２、及び閾値調整回路４１３を有する。
データ入力端子４０１には、入力データ信号Ｄinが入力される。入力データ信号Ｄinは、増幅器４０２により増幅され、サンプリング回路４０３ａ〜４０３ｄに入力される。サンプリング回路４０３ａ〜４０３ｄは、それぞれ位相調整回路４１１から供給されるサンプリングクロックＣＬＫs1〜ＣＬＫs4が示すサンプリングタイミングで入力データ信号Ｄinをサンプリングする。
サンプリング回路４０３ａでサンプリングされた入力データ信号Ｄinの振幅レベルＤsは、第１比較回路４０４ａ、第２比較回路４０５ａ、第３比較回路４０６ａ、及び監視回路４０７ａに入力される。サンプリング回路４０３ｂでサンプリングされた入力データ信号Ｄinの振幅レベルＤsは、第１比較回路４０４ｂ、第２比較回路４０５ｂ、第３比較回路４０６ｂ、及び監視回路４０７ｂに入力される。
サンプリング回路４０３ｃでサンプリングされた入力データ信号Ｄinの振幅レベルＤsは、第１比較回路４０４ｃ、第２比較回路４０５ｃ、第３比較回路４０６ｃ、及び監視回路４０７ｃに入力される。サンプリング回路４０３ｄでサンプリングされた入力データ信号Ｄinの振幅レベルＤsは、第１比較回路４０４ｄ、第２比較回路４０５ｄ、第３比較回路４０６ｄ、及び監視回路４０７ｄに入力される。
第１比較回路４０４ａは、第１閾値ｄｅ＋と振幅レベルＤsとを比較し、その比較結果を示すビット値Ｄde+を出力する。第２比較回路４０５ａは、第２閾値ｄｃと振幅レベルＤsとを比較し、その比較結果を示すビット値Ｄdcを出力する。第３比較回路４０６ａは、第３閾値ｄｅ−と振幅レベルＤsとを比較し、その比較結果を示すビット値Ｄde-を出力する。なお、第２閾値ｄｃはゼロレベルに設定され、第１閾値ｄｅ＋は第２閾値ｄｃより大きい値に設定され、第３閾値ｄｅ−は第２閾値ｄｃより小さい値に設定される。
第１比較回路４０４ａから出力されたビット値Ｄde+は、位相検出回路４０９に入力される。第２比較回路４０５ａから出力されたビット値Ｄdcは、受信データＤout0としてデータ出力端子４０８ａから受信回路４００の外部へと出力されると共に、位相検出回路４０９に入力される。第３比較回路４０６ａから出力されたビット値Ｄde-は、位相検出回路４０９に入力される。
監視回路４０７ａは、振幅レベルＤsを監視し、振幅レベルＤsが所定の範囲内に含まれるか否かを判定する。所定の範囲は、第１閾値ｄｅ＋を中心とする第１の範囲、及び第３閾値ｄｅ−を中心とする第２の範囲に設定される。第１及び第２の範囲の幅は、ビット値Ｄde+、Ｄdc、Ｄde-に基づいて所定以上の精度でサンプリングクロックの位相ずれを検出できる値（例えば、予め実験して求められる。）に設定される。
例えば、第１の範囲の幅は第１閾値ｄｅ＋の大きさの数％程度、第２の範囲の幅は第３閾値ｄｅ−の大きさの数％程度に設定される。振幅レベルＤｓが所定の範囲を逸脱する場合、監視回路４０７ａは、逸脱した方向（上側／下側）及び逸脱の大きさを示す信号を閾値調整回路４１３に入力する。それ以外の場合、監視回路４０７ａは、逸脱がないことを示す信号を閾値調整回路４１３に入力する。
サンプリング回路４０３ｂ〜４０３ｄ、第１比較回路４０４ｂ〜４０４ｄ、第２比較回路４０５ｂ〜４０５ｄ、第３比較回路４０６ｂ〜４０６ｄ、及び監視回路４０７ｂ〜４０７ｄの動作も同様である。但し、第１比較回路４０４ａ〜４０４ｄは同じ第１閾値ｄｅ＋を利用する。第２比較回路４０５ａ〜４０５ｄは同じ第２閾値ｄｃを利用する。第３比較回路４０６ａ〜４０６ｄは同じ第３閾値ｄｅ−を利用する。
閾値調整回路４１３は、監視回路４０７ａ〜４０７ｄから入力される信号に応じて第１閾値ｄｅ＋及び第３閾値ｄｅ−を調整する。例えば、振幅レベルＤsが第１の範囲を上側に逸脱した場合、閾値調整回路４１３は、その逸脱量に基づいて振幅レベルＤsが第１の範囲に含まれるように第１閾値ｄｅ＋を上側にシフトさせ、第１閾値ｄｅ＋と同じシフト量で第３閾値ｄｅ−を下側へシフトさせる。一方、振幅レベルＤsが第１の範囲を下側に逸脱した場合、閾値調整回路４１３は、その逸脱量に基づいて振幅レベルＤsが第１の範囲に含まれるように第１閾値ｄｅ＋を下側にシフトさせ、第１閾値ｄｅ＋と同じシフト量で第３閾値ｄｅ−を上側へシフトさせる。
上記のように第１閾値ｄｅ＋及び第３閾値ｄｅ−が調整されることで、伝送路損失やノイズなどの影響で振幅レベルが変動しても判定精度が劣化しにくくなり、結果としてサンプリングクロックの位相を誤って検出する確率が低減される。
位相検出回路４０９は、第１比較回路４０４ａ〜４０４ｄ、第２比較回路４０５ａ〜４０５ｄ、第３比較回路４０６ａ〜４０６ｄから順次入力されるビット値Ｄde+、Ｄdc、Ｄde-に基づいてサンプリングクロックの位相ずれを検出する。位相検出回路４０９としては、例えば、ＳＳＭＭＰＤ（Sign-Sign Mueller Muller Phase Detector）などを利用することができる。
位相検出回路４０９は、Ｄde+［ｎ−１］、Ｄdc［ｎ−１］、Ｄde-［ｎ−１］、Ｄde+［ｎ］、Ｄdc［ｎ］、Ｄde-［ｎ］の組み合わせが（００１１１１）及び（０１１０００）となる場合に位相の遅れと判断する。また、位相検出回路４０９は、上記組み合わせが（００００１１）及び（１１１００１）となる場合にサンプリングクロックの位相が進んでいると判断する。位相の遅れと判断した場合、位相検出回路４０９は、値＋１のＵＰ／ＤＮ信号を出力する。位相が進んでいると判断した場合、位相検出回路４０９は、値−１のＵＰ／ＤＮ信号を出力する。それ以外の場合、位相検出回路４０９は、値０のＵＰ／ＤＮ信号を出力する。
位相検出回路４０９から出力されたＵＰ／ＤＮ信号は、フィルタ４１０に入力される。フィルタ４１０は、ＵＰ／ＤＮ信号から高周波成分をカットして位相コードＰｈcodeを生成して出力する。フィルタ４１０から出力された位相コードＰｈcodeは、位相調整回路４１１に入力される。位相調整回路４１１は、位相コードＰｈcodeに基づいてクロックＣＬＫinの位相を調整し、位相調整後のクロックからサンプリングクロックＣＬＫs1〜ＣＬＫs4を生成する。位相調整回路４１１により生成されたサンプリングクロックＣＬＫs1〜ＣＬＫs4は、それぞれサンプリング回路４０３ａ〜４０３ｄに供給される。
以上、ＢＲ型位相検出器を含むインターリーブ動作が可能な受信回路４００の例について説明した。上記のように、閾値調整回路４１３により第１閾値ｄｅ＋、第３閾値ｄｅ−を調整する機能を有するため、受信回路４００は、第２〜第４の実施の形態に係る受信装置と同様に、入力データ信号Ｄinの振幅変動による影響を受けにくい。また、インターリーブ動作が可能であるため、受信回路４００は、高データレートでの動作にも適応できる。但し、受信回路４００に比べて第２〜第４の実施の形態に係る受信装置の方が、監視回路４０７ａ〜４０７ｄ及び閾値調整回路４１３を設けずに済む分だけ回路規模を小さく抑えることができるという違いがある。
１０ 受信回路
１１ サンプリング回路
１２ 第１の比較回路
１３ 補間回路
１４ 第２の比較回路
１５ 位相ずれ検出回路
１６ フィルタ
１７ 位相調整回路

Claims (8)

  1. サンプリングクロックが示すサンプリングタイミングで入力データ信号の振幅レベルを検出するサンプリング回路と、
    第１及び第２のサンプリングタイミングで前記サンプリング回路により検出された第１及び第２の振幅レベルを所定の閾値と比較する第１の比較回路と、
    前記第１及び第２の振幅レベルに基づく補間処理により、前記第１及び第２のサンプリングタイミングの中間点に対応する前記入力データ信号の振幅レベルを近似する中間レベルを算出する補間回路と、
    前記中間レベルと前記所定の閾値とを比較する第２の比較回路と、
    前記第１及び第２の比較回路による比較結果に基づいて前記サンプリングクロックと前記入力データ信号との間の位相ずれを検出する位相ずれ検出回路と、
    を有する、受信回路。
  2. 前記位相ずれ検出回路は、前記第１及び第２の振幅レベルにそれぞれ対応する第１及び第２のビット値と、前記第１及び第２のサンプリングタイミングとは異なる第３及び第４のサンプリングタイミングで前記サンプリング回路により検出された第３及び第４の振幅レベルにそれぞれ対応する第３及び第４のビット値と、の組み合わせが所定のパターンとならない場合に前記位相ずれを検出する
    請求項１に記載の受信回路。
  3. 前記所定のパターンは、周期的にビット値の反転が繰り返されるパターンである
    請求項２に記載の受信回路。
  4. 前記位相ずれ検出回路は、前記入力データ信号のスルーレートが所定のパターン判定用閾値よりも大きい場合に前記第１〜第４のビット値を組み合わせた第１のパターンを前記所定のパターンとし、当該スルーレートが前記所定のパターン判定用閾値よりも小さい場合に前記第１及び第２のビット値を組み合わせた第２のパターンか、或いは、前記第１及び第２のビット値と前記第３又は第４のビット値とを組み合わせた第３のパターンを前記所定のパターンとする
    請求項２又は３に記載の受信回路。
  5. 前記位相ずれ検出回路は、前記第１及び第２のサンプリングタイミングの間隔が所定のパターン判定用閾値よりも小さい場合に前記第１〜第４のビット値を組み合わせた第１のパターンを前記所定のパターンとし、当該間隔が前記所定のパターン判定用閾値よりも大きい場合に前記第１及び第２のビット値を組み合わせた第２のパターンか、或いは、前記第１及び第２のビット値と前記第３又は第４のビット値とを組み合わせた第３のパターンを前記所定のパターンとする
    請求項２又は３に記載の受信回路。
  6. 前記第１の比較回路は、判定帰還型等化器であり、
    前記スルーレートは、前記判定帰還型等化器の等化係数から算出される
    請求項４に記載の受信回路。
  7. 前記補間回路は、
    前記第１のサンプリングタイミングで前記入力データ信号の振幅レベルに応じた電位となる第１のノードに一端が接続され、第１の出力端子に他端が接続される第１の容量と、
    前記第１のノードに一端が接続され、第２の出力端子に他端が接続され、前記第１の容量の半分の容量値を有する第２の容量と、
    前記第２のサンプリングタイミングで前記入力データ信号の振幅レベルに応じた電位となる第２のノードに一端が接続され、前記第２の出力端子に他端が接続され、前記第１の容量の半分の容量値を有する第３の容量と、
    前記第１のノードが前記入力データ信号の振幅レベルに応じた電位となった後で前記第１のノードを所定の電位に制御し、前記第２のノードが前記入力データ信号の振幅レベルに応じた電位となった後で前記第２のノードを前記所定の電位に制御する制御回路と、
    を含み、
    前記第１のノードが前記所定の電位に制御された場合に前記第１の出力端子から出力される電位を前記第１の振幅レベルとして出力し、前記第２のノードが前記所定の電位に制御された後で前記第２の出力端子から出力される電位を前記中間レベルとして出力する
    請求項１〜６のいずれか１項に記載の受信回路。
  8. 入力データ信号とサンプリングクロック間の位相ずれを修正可能な受信回路と、前記受信回路から出力されるデータ及びクロックを用いて動作する論理回路とを有する半導体集積回路であって、
    前記受信回路は、
    前記サンプリングクロックが示すサンプリングタイミングで前記入力データ信号の振幅レベルを検出するサンプリング回路と、
    第１及び第２のサンプリングタイミングで前記サンプリング回路により検出された第１及び第２の振幅レベルを所定の閾値と比較する第１の比較回路と、
    前記第１及び第２の振幅レベルに基づく補間処理により、前記第１及び第２のサンプリングタイミングの中間点に対応する前記入力データ信号の振幅レベルを近似する中間レベルを算出する補間回路と、
    前記中間レベルと前記所定の閾値とを比較する第２の比較回路と、
    前記第１及び第２の比較回路による比較結果に基づいて前記サンプリングクロックと前記入力データ信号との間の位相ずれを検出する位相ずれ検出回路と、
    前記サンプリングクロックの位相を調整して前記位相ずれ検出回路により検出された位相ずれを修正する位相調整回路と、
    を有し、
    前記論理回路には、前記第１の比較回路による比較結果が前記データとして入力され、前記位相調整回路により位相が調整された前記サンプリングクロックが前記クロックとして入力される、
    半導体集積回路。
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