JP6447056B2

JP6447056B2 - 受信回路及びその制御方法

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Publication number: JP6447056B2
Application number: JP2014240501A
Authority: JP
Inventors: 安基富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-11-27
Filing date: 2014-11-27
Publication date: 2019-01-09
Anticipated expiration: 2034-11-27
Also published as: JP2016103715A

Description

本発明は、受信回路及びその制御方法に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での通信速度の高速化が進んでいる。伝送路で劣化した信号を復元するために、高速に通信される信号を受信する受信回路にクロックデータリカバリー回路（Clock Data Recovery、ＣＤＲ）を配置することが知られている。

また、受信回路において受信信号に含まれるデータを取り込むときに、データを取り込むクロックのデューティ比を補正することが知られている（例えば、特許文献１〜３及び非特許文献１参照）。一例では、３２Ｇｂ／ｓで信号を受信するときに、クロックのエッジを所望のタイミングに調整してジッタを小さくするために、受信回路で生成されるクロックのデューティ比を補正する。この受信回路は、クロックをＣＭＬ−ＣＭＯＳ変換器で変換する。次いで、この受信回路は、ＣＭＬ−ＣＭＯＳ変換器で変換されたクロックのデューティ比をデューティ比補正回路（Duty-Cycle Corrector、ＤＣＣ）で補正する。次いで、この受信回路は、デューティ比が補正されたクロックから４相クロックを生成する。そして、この受信回路は、生成された４相クロックの位相を位相補間回路で補間しながら受信信号に含まれるデータをラッチ回路で取り込む。この受信回路は、デューティ比を補正することにより、エッジが所望のタイミングに調整されたクロックから生成された４相クロックを使用して受信信号に含まれるデータを取り込むことにより、ジッタを小さくすることができる。

特開２０１３−６２６６８号公報特開２００６−２１７１７１号公報特開２００２−３００１４３号公報

「A 32Gb/s Wireline Receiver with a Low-Frequency Equalizer, CTLE and 2-Tap DFE in 28nm CMOS」、S. Parikh et al, ISSCC Dig. Tech. Papers, pp.28-29, Feb. 2013

しかしながら、この受信回路では、デューティ比が補正されたクロックは、４相クロック生成器及び位相補間回路で所定の処理が実行された後に、データの取り込みに使用される。この受信回路では、クロックのデューティ比が補正されてからデータの取り込みに使用されるまでの間に種々の処理が実行されるので、データを取り込むクロックのデューティ比が変動し、所望のタイミングでデータを取り込めなくなるおそれがある。また、この受信回路では、クロックのデューティ比がデータの取り込み結果に関係なく補正されるため、補正によりデータの取り込み精度が低下するおそれもある。

一実施形態では、クロックのデューティ比を補正することにより、クロックのエッジを所望のタイミングに精度よく調整できる受信回路を提供することを目的とする。

１つの態様では、受信回路は、取込回路と、補正量生成回路と、デューティ比補正回路とを有する。取込回路は、同一の周期を有し、位相の異なる第１クロックの第１エッジ、第２クロックの第２エッジ、第３クロックの第３エッジ、及び第４クロックの第４エッジのそれぞれで、データを取り込む。補正量生成回路は、第１エッジ、第３エッジ、第２エッジ、第４エッジの順番にデータをπ／２の位相差で順次取り込むように、第１エッジ、第２エッジ、第３エッジ、第４エッジのそれぞれで取り込んだデータに基づいて第１クロック、第２クロック、第３クロック、第４クロックのそれぞれのデューティ比の補正量を生成する。デューティ比補正回路は、補正量に応じて、第１クロック、第２クロック、第３クロック、第４クロックのそれぞれのデューティ比を補正する。補正量生成回路は、第１エッジで取り込んだデータと第３エッジ及び第４エッジのそれぞれで取り込んだデータとを比較し且つ第２エッジで取り込んだデータと第３エッジ及び第４エッジのそれぞれで取り込んだデータとを比較して、比較結果から取込回路が取り込むデータが遷移する位相と第１エッジ及び第２エッジの位相との位相差を演算して、第１クロック及び第２クロックのデューティ比の補正量である第１補正量を生成し、第３エッジで取り込んだデータと第１エッジ及び第２エッジのそれぞれで取り込んだデータとを比較し且つ第４エッジで取り込んだデータと第１エッジ及び第２エッジのそれぞれで取り込んだデータとを比較して、比較結果から取込回路が取り込むデータが遷移する位相と第３エッジ及び第４エッジの位相との位相差を演算して、第３クロック及び第４クロックのデューティ比の補正量である第２補正量を生成する。デューティ比補正回路は、第１補正量に応じて第１クロック及び第２クロックのデューティ比を補正し、且つ第２補正量に応じて第３クロック及び第４クロックのデューティ比を補正する。

一実施形態では、クロックのデューティ比を補正することにより、クロックのエッジを所望のタイミングに精度よく調整できる受信回路を提供することが可能になった。

実施形態に係る通信システムの回路ブロック図である。図１に示す受信回路の内部回路ブロック図である。受信回路の第１スイッチング状態を示す回路ブロック図である。受信回路の第２スイッチング状態を示す回路ブロック図である。図３に示すデータ取込クロック補正回路の内部回路ブロック図である。（ａ）はデータ取込クロック補正回路の入力クロックの波形の一例を示す図であり、（ｂ）はデータ取込クロック補正回路の中間クロックの波形の一例を示す図であり、（ｃ）はデータ取込クロック補正回路の中間クロックの波形の他の例を示す図であり、（ｄ）はデータ取込クロック補正回路の出力クロックの波形の一例を示す図である。受信回路においてクロックのデューティ比を補正する処理のフローを示すフローチャートである。（ａ）はデューティ比の補正前のデータとクロックのエッジとの関係の一例を示す図であり、（ｂ）はデューティ比の補正前のデータとクロックのエッジとの関係の他の例を示す図であり、（ｃ）はデューティ比の補正後のデータとクロックのエッジとの関係の一例を示す図である。

以下図面を参照して、受信回路及びその制御方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

実施形態に係る受信回路は、受信回路は、取込回路と、補正量生成回路と、デューティ比補正回路とを有する。取込回路は、同一の周期を有する第１クロックの第１エッジ〜第４クロックの第４エッジで、第１エッジ、第３エッジ、第２エッジ及び第４エッジの順にデータを取り込む。補正量生成回路は、取込回路が第１エッジ〜第４エッジでデータをπ／２の位相差で取り込むように、データのバウンダリで取り込んだデータとデータの中央で取り込んだデータとを比較して補正量を生成する。ここで、データのバウンダリで取り込んだデータは、１ビットに相当するデータの端部で取り込んだデータであり、データの中央で取り込んだデータは、１ビットに相当するデータの中央で取り込んだデータである。デューティ比補正回路は、補正量に応じて第１クロック〜第４クロックのデューティ比を補正する。実施形態に係る受信回路は、取込回路で取り込んだデータを使用して第１クロック〜第４クロックのデューティ比を補正するので、第１クロックの第１エッジ〜第４クロックの第４エッジを所望のタイミングに調整できる。

（通信システムの構成）
図１は、実施形態に係る通信システムの回路ブロック図である。

通信システム１は、送信回路（Ｔｘ）２と、伝送線路３と、受信回路（Ｒｘ）４と、受信回路４を制御する制御部２０を有する。送信回路２は、送信信号を送信するドライバ５を有する。受信回路４は、アナログ等化回路(Analog Equlizer)６と、取込回路(Decision Latch)７と、デマルチプレクサ８と、クロックデータ再生回路９とを有する。受信回路４は、位相がπ／２ずつ相違する４つのクロックを生成する４相クロック生成回路１０と、位相補間回路（Phase interpolator:ＰＩ）１１と、デューティ比補正回路（Duty-Cycle Corrector:ＤＣＣ）１２と、スイッチ制御回路１３とを更に有する。

送信回路２から送信された信号は、伝送線路３を経て、受信回路４に受信される。伝送線路３の周波数特性のため、送信信号波形の高周波成分が失われ、受信回路４の受信波形は劣化する。システムの各部における信号の状態例が、図１の下側に示されている。劣化が大きく正しくデータが受信されない場合には、受信回路４のアナログ等化回路６が等化処理を行い信号波形の劣化を補正した後、取込回路７がデータを取り込む。取込回路７は、位相がπ／２ずつ相違する４つのクロックを使用して、ＤＤＲ（Double Data Rate）のように、クロックの１周期当たり２つのデータを取り込む。このとき、２つのクロックがデータの両側のバウンダリでデータを取り込み、他の２つのクロックがデータの中央でデータを取り込む。クロックデータ再生回路９は、取込回路７が取り込んだデータを基に、受信信号に含まれるデータとデータを取り込むクロックのエッジとの位相関係を示す情報を生成する。

４相クロック生成回路１０は、エッジの位相がπ／２相違する２つのクロックと、エッジの位相がπ／２相違する２つのクロックのそれぞれを反転した２つの反転クロックを生成する。すなわち、４相クロック生成回路１０は、一方のクロックの立上りエッジと他方のクロックの立下りエッジが略同一時間に遷移し、且つ一方のクロックの立下りエッジと他方のクロックの立上りエッジが略同一時間に遷移する２対のクロック対を生成する。４相クロック生成回路１０が生成するクロック対の間の位相差は略π／２である。位相補間回路１１は、クロックデータ再生回路９が生成した位相情報を使用して、４相クロック生成回路１０が生成した４つのクロックの位相を補間して、データを取り込むクロック対とデータのバウンダリを検出するクロック対とを生成する。デューティ比補正回路１２は、クロックデータ再生回路９が生成した情報を使用して、取込回路７がπ／２の位相差でデータを順次取り込むように、位相補間回路１１から出力されるクロックのデューティ比を補正する。位相補間回路１１は、データが、通信システム１を初期化する初期化期間に受信するテストデータであるか、又は通信システム１の初期化後に実際の処理を実行する間に使用されるデータであるかにかかわらず、クロックの位相を補間する処理を実行する。一方、デューティ比補正回路１２は、初期化期間にクロックのデューティ比を補正する処理を実行する。スイッチ制御回路１３は、制御部２０から入力される信号に応じてＣＤＲ９の内部に配置されるスイッチをオンオフする。

（受信回路の構成）
図２は、受信回路４の回路ブロック図である。受信回路４は、アナログ等化回路６〜デューティ比補正回路１２に加えて、それぞれが複数段のバッファで形成される第１クロックバッファ１３１〜第４クロックバッファ１３４を更に有する。図２では、アナログ等化回路６及び４相クロック生成回路１０は省略される。図２では、アナログ等化回路６で等化処理された受信信号が取込回路７に入力され、４相クロック生成回路１０で生成された互いに位相が略π／２相違する４相クロックが位相補間回路１１に入力される。

取込回路７は、第１ラッチ回路２１と、第２ラッチ回路２２と、第３ラッチ回路２３と、第４ラッチ回路２４とを有する。通信システム１が初期化後に実際の処理を実行するとき、第１ラッチ回路２１及び第２ラッチ回路２２は受信信号に含まれるデータを取り込み、第３ラッチ回路２３及び第４ラッチ回路２４は受信信号に含まれる１ビットに相当するデータの端部の近傍でデータを取り込む。

第１ラッチ回路２１は、第１クロックＤＣＫＡの立上がりエッジである第１エッジで受信信号に含まれるデータを取り込む。通信システム１が初期化後に実際の処理を実行するとき、第２ラッチ回路２２は、第１クロックＤＣＫＡの第１エッジとの位相差が略πである第２クロックＤＣＫＡＸの立上がりエッジである第２エッジで受信信号に含まれるデータを取り込む。第２ラッチ回路２２は第１ラッチ回路２１が取り込んだデータに次いで入力されるデータを取り込み、第１ラッチ回路２１は第２ラッチ回路２２が取り込んだデータに次いで入力されるデータを取り込む。すなわち、通信システム１が初期化後に実際の処理を実行するとき、第１ラッチ回路２１及び第２ラッチ回路２２は、交互にデータを取り込む。

第３ラッチ回路２３は、第１クロックＤＣＫＡの第１エッジとの位相差が略π／２である第３クロックＤＣＫＢの立上がりエッジである第３エッジでデータを取り込む。通信システム１が初期化後に実際の処理を実行するとき、第３ラッチ回路２３は、第１ラッチ回路２１で取り込まれるデータと、次いで第２ラッチ回路２２で取り込まれるデータの間のバウンダリ、すなわち１ビットに相当するデータの端部で取り込む。第４ラッチ回路２４は、第１クロックＤＣＫＡの第１エッジとの位相差が略３π／２である第４クロックＤＣＫＢの立上がりエッジである第４エッジでデータを取り込む。第４ラッチ回路２４は、通信システム１が初期化後に実際の処理を実行するとき、第２ラッチ回路２２で取り込まれるデータと、次いで第１ラッチ回路２１で取り込まれるデータの間のバウンダリにおけるデータを取り込む。通信システム１が初期化後に実際の処理を実行するとき、第３ラッチ回路２３及び第４ラッチ回路２４は、交互にデータのバウンダリにおけるデータを取り込む。

デマルチプレクサ８は、第１データデマルチプレクサ３１と、第２データデマルチプレクサ３２と、第１バウンダリデマルチプレクサ３３と、第２バウンダリデマルチプレクサ３４とを有する。第１データデマルチプレクサ３１は、第１ラッチ回路２１が取り込んだシリアルデータをパラレルデータとして順次出力する。同様に、第２データデマルチプレクサ３２〜第２バウンダリデマルチプレクサ３４のそれぞれは、第２ラッチ回路２２〜第４ラッチ回路２４のそれぞれが取り込んだシリアルデータをパラレルデータとして順次出力する。

クロックデータ再生回路９は、入力スイッチング回路４０と、第１位相検出回路４１と、第２位相検出回路４２と、位相補間量生成回路４３と、デューティ比補正量生成回路４４とを有する。クロックデータ再生回路９は、第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの位相を調整するために使用される位相補間量を生成する位相補間量生成回路として機能する。また、クロックデータ再生回路９は、取込回路７が第１エッジ〜第４エッジでデータをπ／２の位相差で取り込むように、第１エッジ〜第４エッジのそれぞれで取り込んだデータから補正量を生成する補正量生成回路として機能する。入力スイッチング回路４０は、第１スイッチング状態と第２スイッチング状態との２つの状態を切り換える。第１スイッチング状態はデューティ比を補正するときに使用される状態であり、第２スイッチング状態はデューティ比を補正するときのみならず、通信システム１の初期化後に実際の処理を実行するときにも使用される状態である。第１スイッチング状態では、クロックデータ再生回路９は、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸが受信信号に含まれるデータのバウンダリに位置するように第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの位相を調整する。一方、第２スイッチング状態では、クロックデータ再生回路９は、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸが受信信号に含まれるデータのバウンダリに位置するように第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの位相を調整する。また、第１スイッチング状態では、クロックデータ再生回路９は、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を補正する。一方、第２スイッチング状態では、クロックデータ再生回路９は、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正するように動作する。第１スイッチング状態と第２スイッチング状態との間の切替えは、制御部２０から入力される信号に応じてスイッチ制御回路１３が実行する。

図３は第１スイッチング状態のときの受信回路４を示す回路ブロック図であり、図４は第２スイッチング状態のときの受信回路４を示す回路ブロック図である。図３及び４において、実線は信号が通過する配線を示し、破線は信号が通過しない配線を示す。

入力スイッチング回路４０は、第１スイッチング回路５１と、第２スイッチング回路５２と、第３スイッチング回路５３と、第４スイッチング回路５４とを有する。第１スイッチング回路５１は、第１スイッチング状態では第１データデマルチプレクサ３１から出力されたデータを選択し、第２スイッチング状態では第１バウンダリデマルチプレクサ３３から出力されたデータを選択する。第１スイッチング回路５１は、選択したデータを第１位相検出回路４１の第１入力端子Ｄ１１に出力する。第２スイッチング回路５２は、第１スイッチング状態では第２データデマルチプレクサ３２から出力されたデータを選択し、第２スイッチング状態では第２バウンダリデマルチプレクサ３４から出力されたデータを選択する。第２スイッチング回路５２は、選択したデータを第２位相検出回路４２の第１入力端子Ｄ２１に出力する。

第３スイッチング回路５３は、第１スイッチング状態では第１バウンダリデマルチプレクサ３３から出力されたデータを選択し、第２スイッチング状態では第１データデマルチプレクサ３１から出力されたデータを選択する。第３スイッチング回路５３は、選択したデータを第１位相検出回路４１の第２入力端子Ｄ１２及び第２位相検出回路４２の第２入力端子Ｄ２２に出力する。第４スイッチング回路５４は、第１スイッチング状態では第２バウンダリデマルチプレクサ３４から出力されたデータを選択し、第２スイッチング状態では第２データデマルチプレクサ３２から出力されたデータを選択する。第４スイッチング回路５４は、選択したデータを第１位相検出回路４１の第３入力端子Ｄ１３及び第２位相検出回路４２の第３入力端子Ｄ２３に出力する。

第１位相検出回路４１は、第１入力端子Ｄ１１に入力されるデータと、第２入力端子Ｄ１２に入力されたデータ及び第３入力端子Ｄ１３に入力されたデータとの比較結果に応じた位相差を検出する。第１位相検出回路４１は、第１入力端子Ｄ１１にパラレル入力される８つのデータのそれぞれと、第２入力端子Ｄ１２及び第３入力端子Ｄ１３にパラレル入力された８つデータのデータのそれぞれとを比較する。そして、第１位相検出回路４１は、第１入力端子Ｄ１１のデータと第２入力端子Ｄ１２のデータとの一致の程度及び第１入力端子Ｄ１１のデータと第３入力端子Ｄ１３のデータとの不一致の程度に応じた数値を検出した位相差として出力する。第１位相検出回路４１は、第１入力端子Ｄ１１のデータが第２入力端子Ｄ１２のデータにより一致する場合に正の数値を位相差として出力し、第１入力端子Ｄ１１のデータが第３入力端子Ｄ１３のデータにより一致する場合に負の数値を位相差として出力する。例えば、第１入力端子Ｄ１１に入力された８つのデータの何れもが第２入力端子Ｄ１２に入力された８つのデータと一致し且つ第３入力端子Ｄ１３に入力された８つのデータと一致しない場合、第１位相検出回路４１は、「＋４」を位相差として出力する。反対に、第１入力端子Ｄ１１に入力された８つのデータの何れもが第２入力端子Ｄ１２に入力された８つのデータと一致せず且つ第３入力端子Ｄ１３に入力された８つのデータと一致する場合、第１位相検出回路４１は、「−４」を位相差として出力する。また、第１入力端子Ｄ１１に入力されたデータの半数が第２入力端子Ｄ１２及び第３入力端子Ｄ１３に入力されたデータとそれぞれ一致する場合、第１位相検出回路４１は、「０」を位相差として出力する。また、第１入力端子Ｄ１１に入力されたデータが第３入力端子Ｄ１３に入力されたデータよりも第２入力端子Ｄ１２に入力されたデータにより一致する場合、第１位相検出回路４１は、「＋１」〜「＋３」を位相差として出力する。また、第１入力端子Ｄ１１に入力されたデータが第２入力端子Ｄ１２に入力されたデータよりも第３入力端子Ｄ１３に入力されたデータにより一致する場合、第１位相検出回路４１は、「−１」〜「−３」を位相差として出力する。

第２位相検出回路４２は、第１入力端子Ｄ２１に入力されるデータと、第２入力端子Ｄ２２に入力されたデータ及び第３入力端子Ｄ２３に入力されたデータとの比較結果に応じた位相差を検出する。第２位相検出回路４２は、第１入力端子Ｄ２１にパラレル入力される８つのデータのそれぞれと、第２入力端子Ｄ２２及び第３入力端子Ｄ２３にパラレル入力された８つデータのデータのそれぞれとを比較する。そして、第２位相検出回路４２は、第１入力端子Ｄ２１のデータと第２入力端子Ｄ２２のデータとの不一致の程度及び第１入力端子Ｄ２１のデータと第３入力端子Ｄ２３のデータとの一致の程度に応じた数値を検出した位相差として出力する。第２位相検出回路４２は、第１入力端子Ｄ２１のデータが第２入力端子Ｄ２２のデータにより一致する場合に負の数値を位相差として出力し、第１入力端子Ｄ２１のデータが第３入力端子Ｄ２３のデータにより一致する場合に正の数値を位相差として出力する。例えば、第１入力端子Ｄ２１に入力された８つのデータの何れもが第２入力端子Ｄ２２に入力された８つのデータと一致し且つ第３入力端子Ｄ２３に入力された８つのデータと一致しない場合、「−４」を位相差として出力する。反対に、第１入力端子Ｄ２１に入力された８つのデータの何れもが第２入力端子Ｄ２２に入力された８つのデータと一致せず且つ第３入力端子Ｄ２３に入力された８つのデータと一致する場合、「＋４」を位相差として出力する。また、第１入力端子Ｄ２１に入力されたデータの半数が第２入力端子Ｄ２２及び第３入力端子Ｄ２３に入力されたデータとそれぞれ一致する場合、第２位相検出回路４２は、「０」を位相差として出力する。また、第２入力端子Ｄ２１に入力されたデータが第３入力端子Ｄ２３に入力されたデータよりも第２入力端子Ｄ２２に入力されたデータにより一致する場合、第２位相検出回路４２は、「−１」〜「−３」を位相差として出力する。また、第１入力端子Ｄ２１に入力されたデータが第２入力端子Ｄ２２に入力されたデータよりも第３入力端子Ｄ２３に入力されたデータにより一致する場合、第２位相検出回路４２は、「＋１」〜「＋３」を位相差として出力する。

位相補間量生成回路４３は、加算器６０と、ローパスフィルタ６１と、位相補間量生成部６２とを有する。加算器６０は、第１位相検出回路４１から入力される位相差と、第２位相検出回路４２から入力される位相差を加算した加算値をローパスフィルタ６１に出力する。ローパスフィルタ６１は、加算器６０から入力される加算値を平滑化した平滑値を位相補間量生成部６２に出力する。位相補間量生成部６２は、第１位相検出回路４１の第１入力端子Ｄ１１及び第２位相検出回路４２の第１入力端子Ｄ２１に入力されるクロックのエッジが受信信号に含まれるデータのバウンダリに位置するように位相補間量を生成する。すなわち、位相補間量生成回路４３は、第１スイッチング状態のとき、第１クロックＤＣＫＡの第１エッジ及び第２クロックＤＣＫＡＸの第２エッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置するように位相補間量を生成する。また、位相補間量生成回路４３は、第２スイッチング状態のとき、第３クロックＤＣＫＢの第３エッジ及び第４クロックＤＣＫＢＸの第４エッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置するように位相補間量を生成する。位相補間量生成部６２は、生成した位相補間量を位相補間回路１１に出力する。

デューティ比補正量生成回路４４は、減算器７０と、比較器７１と、出力スイッチング回路７２と、データ取込クロック補正レジスタ７３と、バウンダリ取込クロック補正レジスタ７４とを有する。減算器７０は、第１位相検出回路４１から入力される位相差から、第２位相検出回路４２から入力される位相差を減算した減算値を比較器７１に出力する。比較器７１は、減算器７０から入力される減算値の絶対値と、所定の参照値とを比較し、減算値の絶対値が参照値よりも大きい場合には、減算値を補正量として出力し、減算値の絶対値が参照値以下の場合、「０」を補正量として出力する。出力スイッチング回路７２は、第１スイッチング状態のときに補正量をデータ取込クロック補正レジスタ７３に出力し、第２スイッチング状態のときに補正量をバウンダリ取込クロック補正レジスタ７４に出力する。データ取込クロック補正レジスタ７３は、出力スイッチング回路７２を介して比較器７１から入力された補正量を記憶すると共に、記憶された補正量をデューティ比補正回路１２に補正量を出力する。バウンダリ取込クロック補正レジスタ７４は、出力スイッチング回路７２を介して比較器７１から入力された補正量を記憶すると共に、記憶された補正量をデューティ比補正回路１２に出力する。

上述のように、第１スイッチング状態では、第１クロックＤＣＫＡの第１エッジ及び第２クロックＤＣＫＡＸの第２エッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置する。したがって、第１スイッチング状態で第１位相検出回路４１が検出する位相差は、取込回路７が取り込んだデータの一方のバウンダリの位相と第１クロックＤＣＫＡの第１エッジの位相との位相差を示す第１位相差となる。また、第１スイッチング状態で第２位相検出回路４２が検出する位相差は、取込回路７が取り込んだデータの他方のバウンダリの位相と第２クロックＤＣＫＡＸの第２エッジの位相との位相差を示す第２位相差となる。このため、第１スイッチング状態では、第１位相差から第２位相差を減算した減算値である第１補正量は、第１エッジとデータの一方のバウンダリとの位相差と第２エッジとデータの他方のバウンダリとの位相差の差に対応する。受信回路４は、第１補正量の絶対値を小さくするようにフィードバック制御して、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を略５０％にするように制御する。

第２スイッチング状態では、第３クロックＤＣＫＢの第３エッジ及び第４クロックＤＣＫＢＸの第４エッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置する。したがって、第２スイッチング状態での第１位相検出回路４１が検出する位相差は、取込回路７が取り込んだデータの一方のバウンダリの位相と第３クロックＤＣＫＢの第３エッジの位相との位相差を示す第３位相差となる。また、第２スイッチング状態での第２位相検出回路４２が検出する位相差は、取込回路７が取り込んだデータの他方のバウンダリの位相と第４クロックＤＣＫＢＸの第４エッジの位相との位相差を示す第４位相差となる。このため、第２スイッチング状態では、第３位相差から第４位相差を減算した補正量である第２補正量は、第３エッジとデータの一方のバウンダリとの位相差と第４エッジとデータの他方のバウンダリとの位相差の差に対応する。受信回路４は、第２補正量の絶対値を小さくするようにフィードバック制御して、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を略５０％にするように制御する。

位相補間回路１１は、入力される４相クロックの隣接する２つのクロックを位相補間量に応じて重み付けして乗算することで、第１クロックＤＣＫＡ、第２クロックＤＣＫＡＸ、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸを生成する。第１スイッチング状態では、位相補間回路１１は、第１クロックＤＣＫＡの第１エッジ及び第２クロックＤＣＫＡＸの第２エッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置するように、入力される４相クロックを補間する。このとき、第３クロックＤＣＫＢの第３エッジ及び第４クロックＤＣＫＢＸの第４エッジは、受信信号に含まれるデータの期間の略中央に位置する。第２スイッチング状態では、位相補間回路１１は、第３クロックＤＣＫＢの第３エッジ及び第４クロックＤＣＫＢＸの第４エッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置するように、入力される４相クロックを補間する。このとき、第１クロックＤＣＫＡの第１エッジ及び第２クロックＤＣＫＡＸの第２エッジは受信信号に含まれるデータの期間の略中央に位置する。

デューティ比補正回路１２は、データ取込クロック補正回路８１とバウンダリ取込クロック補正回路８２とを有し、第１クロックＤＣＫＡ、第２クロックＤＣＫＡＸ、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正する。データ取込クロック補正回路８１は第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を補正し、バウンダリ取込クロック補正回路８２は第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正する。

図５は、データ取込クロック補正回路８１の内部回路ブロック図である。バウンダリ取込クロック補正回路８２は、データ取込クロック補正回路８１に対応する構成及び機能を有するので、ここでは詳細な説明を省略する。

データ取込クロック補正回路８１は、第１クロックＤＣＫＡのデューティ比を補正する第１デューティ比補正回路９１と、第２クロックＤＣＫＡＸのデューティ比を補正する第２デューティ比補正回路９２とを有する。第１デューティ比補正回路９１は、第１電流源９１１と、第２電流源９１２と、第１バッファ９１３と、第２バッファ９１４と、第１コンデンサ９１５とを有する。第１電流源９１１及び第２電流源９１２は、デューティ比補正量生成回路４４から入力される第１補正量に応じて、流れる電流の大きさを変化させる。第１コンデンサ９１５は、第１バッファ９１３と第２バッファ９１４との間に配置され、第１バッファ９１３から出力される中間クロックｍｃｌｋの直流成分を遮断する。

第１デューティ比補正回路９１では、第１バッファ９１３に入力クロックｉｃｌｋが入力されたときに、補正量に応じて入力クロックｉｃｌｋからデューティ比が補正された出力クロックｏｃｌｋを、第２バッファ９１４から出力する。第１バッファ９１３は、デューティ比補正量生成回路４４から入力される第１補正量に応じて、第１バッファ９１３に入力される入力クロックｉｃｌｋの電圧レベルを変動させて中間クロックｍｃｌｋとして出力する。第２バッファ９１４のしきい値Ｖｔｈは、補正量に関わらず一定なので、補正量に応じて中間クロックｍｃｌｋの電圧レベルが変動することにより、出力クロックｏｃｌｋのデューティ比は変動する。

例えば、入力クロックｉｃｌｋの電圧レベルを上昇させることを示す補正量が入力される場合、第１電流源９１１の電流を減少させると共に、第２電流源９１２の電流を増加させる。第１電流源９１１の電流を減少させると第１電流源９１１の内部抵抗に流れる電流が減少して第１バッファ９１３と電源電圧との間の電圧降下量が減少する。また、第２電流源９１２の電流を増加させると第２電流源９１２の内部抵抗に流れる電流が増加して第１バッファ９１３と接地との間の電圧降下量が増加する。第１バッファ９１３と電源電圧との間の電圧降下量が減少し且つ第１バッファ９１３と接地との間の電圧降下量が増加することにより、第１バッファ９１３から出力される中間クロックｍｃｌｋの電圧レベルが上昇する。第１バッファ９１３から出力される中間クロックｍｃｌｋの電圧レベルを上昇させることにより、第２バッファ９１４のしきい値は相対的に低下する。

第２デューティ比補正回路９２は、第３電流源９２１と、第４電流源９２２と、第３バッファ９２３と、第４バッファ９２４、第２コンデンサ９２５とを有する。第２デューティ比補正回路９２は、第３バッファ９２３に入力クロックｉｃｌｋｘが入力されたときに、第１補正量の反転値に応じて入力クロックｉｃｌｋｘからデューティ比が補正された出力クロックｏｃｌｋｘを、第２バッファ９１４から出力する。第２デューティ比補正回路９２の動作は、第１補正量の反転値に応じて動作すること以外は第１デューティ比補正回路９１と同様なので、詳細な説明は省略する。

図６（ａ）は、入力クロックｉｃｌｋ及びｉｃｌｋｘの波形の一例を示す図である。図６（ｂ）は、図６（ａ）に示す入力クロックｉｃｌｋに対応する中間クロックｍｃｌｋ及びデューティ比が補正された中間クロックｍｃｌｋの波形を示す図である。図６（ｃ）は、図６（ａ）に示す入力クロックｉｃｌｋｘに対応する中間クロックｍｃｌｋｘ及びデューティ比が補正された中間クロックｍｃｌｋｘの波形を示す図である。図６（ｄ）は、デューティ比が補正された出力クロックｏｃｌｋ及びｏｃｌｋｘの波形の一例を示す図である。図６（ａ）〜６（ｄ）において、横軸は時間軸であり、縦軸は電圧振幅である。図６（ａ）において、波形６１１は入力クロックｉｃｌｋの波形を示し、波形６１２は入力クロックｉｃｌｋｘの波形を示す。図６（ｂ）において、波形６１２は入力クロックｉｃｌｋに対応する中間クロックｍｃｌｋの波形を示し、波形６１３はデューティ比が補正された中間クロックｍｃｌｋの波形を示す。図６（ｃ）において、波形６２２は入力クロックｉｃｌｋｘに対応する中間クロックｍｃｌｋｘの波形を示し、波形６２３はデューティ比が補正された中間クロックｍｃｌｋｘの波形を示す。図６（ｄ）において、波形６１４はデューティ比が補正された出力クロックｏｃｌｋの波形を示し、波形６２４はデューティ比が補正された出力クロックｏｃｌｋｘの波形を示す。

図６（ａ）に示すように、波形６１１で示される入力クロックｉｃｌｋ及び波形６２１で示されるｉｃｌｋｘは、反転した波形を有する。すなわち、波形６１１で示される入力クロックｉｃｌｋ及び波形６２１で示されるｉｃｌｋｘは、互いに信号レベルを反転させたクロックである。入力クロックｉｃｌｋの立上りエッジの位相と入力クロックｉｃｌｋｘの立下りエッジの位相は略同一時間に遷移し、且つ入力クロックｉｃｌｋの立下りエッジと入力クロックｉｃｌｋｘの立上りエッジは略同一時間に遷移する。４相クロック生成回路１０で位相差がπであるクロック対を生成するとき、まず、１つのクロックを生成し、生成したクロックを反転させることによって、反転クロックを生成することがある。４相クロック生成回路１０が、最初に生成したクロックのデューティ比がＡ％であった場合、反転して生成された反転クロックのデューティ比は（１００−Ａ）％になる。このため、最初に生成したクロックのデューティ比が５０％が外れていた場合、図６（ａ）に示すように、反転した波形を有し且つデューティ比が５０％から外れた入力クロックｉｃｌｋ及びｉｃｌｋｘのような波形が生成されることになる。

図６（ｂ）に示すように、図６（ａ）に示す入力クロックｉｃｌｋに対応する中間クロックｍｃｌｋの波形６１２では、Ｈレベル期間Ｐ_1HはＬレベルである期間Ｐ_1Lよりも長い。Ｈレベルである期間Ｐ_1HがＬレベルである期間Ｐ_1Lより長いので、波形６１２で示される中間クロックｍｃｌｋのデューティ比Ｄ₁（＝Ｐ_1H／Ｐ_1H＋Ｐ_1L）は５０％より大きくなる。デューティ比補正量生成回路４４から入力される第１補正量の絶対値が徐々に小さくなることに応じて、ｍｃｌｋの波形は徐々に電圧レベルを低下させる。そして、中間クロックｍｃｌｋのデューティ比が略５０％になり、補正量が「０」になったときに制御を終了して、中間クロックｍｃｌｋのデューティ比は波形６１３で示されるように略５０％になる。

図６（ｃ）に示すように、破線で示される図６（ａ）に示す入力クロックｉｃｌｋｘに対応する中間クロックｍｃｌｋｘの波形６１２では、Ｈレベル期間Ｐ_1HはＬレベルである期間Ｐ_1Lよりも長い。Ｈレベルである期間Ｐ_1HがＬレベルである期間Ｐ_1Lより長いので、波形６２２で示される中間クロックｍｃｌｋのデューティ比Ｄ₂（＝Ｐ_2H／Ｐ_2H＋Ｐ_2L）は５０％より大きくなる。デューティ比補正量生成回路４４から入力される第１補正量の絶対値が徐々に小さくなることに応じて、ｍｃｌｋの波形は徐々に電圧レベルを上昇させる。そして、中間クロックｍｃｌｋのデューティ比が略５０％になり、補正量が「０」になったときに制御を終了して、中間クロックｍｃｌｋのデューティ比は波形６１３で示されるように略５０％になる。

図６（ｄ）に示すように、デューティ比が補正された出力クロックｏｃｌｋの波形６１４及びデューティ比が補正された出力クロックｏｃｌｋｘの波形６２４のそれぞれは、互いに反転し且つデューティ比が略５０％になる。

第１クロックバッファ１３１及び第２クロックバッファ１３２は、データ取込クロック補正回路８１でデューティ比が補正された第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸを第１ラッチ回路２１及び第２ラッチ回路２２にそれぞれ出力する。第３クロックバッファ１３３及び第４クロックバッファ１３４は、バウンダリ取込クロック補正回路８２でデューティ比が補正された第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸを第３ラッチ回路２３及び第４ラッチ回路２４にそれぞれ出力する。

（受信回路におけるクロックのデューティ比補正処理）
図７は、受信回路４における第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸのデューティ比を制御部２０が補正する処理のフローを示すフローチャートである。

まず、制御部２０は、第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸのデューティ比を補正する処理を実行するためのテストデータを含む受信信号が受信回路４に入力する（Ｓ１０１）。受信回路４に入力される受信信号に含まれるテストデータは、Ｈレベルのデータ及びＬレベルのデータの割合が５０％程度であり、且つＨレベルのデータとＬレベルのデータが適度な頻度で交互に含まれるデータである。

次いで、制御部２０は、スイッチ制御回路１３に所定の信号を出力して、入力スイッチング回路４０及び出力スイッチング回路７２のそれぞれを、図３に示す第１スイッチング状態にする（Ｓ１０２）。第１スイッチング回路５１は第１ラッチ回路２１で第１クロックＤＣＫＡで取り込まれたデータを選択し、第２スイッチング回路５２は第２ラッチ回路２２で第２クロックＤＣＫＡＸで取り込まれたデータを選択する。第３スイッチング回路５３は第３ラッチ回路２３で第３クロックＤＣＫＢで取り込まれたデータを選択し、第４スイッチング回路５４は第４ラッチ回路２４で第４クロックＤＣＫＢＸで取り込まれたデータを選択する。そして、出力スイッチング回路７２は、第１補正量をデータ取込クロック補正レジスタ７３に出力する。受信回路４は、入力スイッチング回路４０及び出力スイッチング回路７２を第１スイッチング状態にすることにより、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を補正する処理を開始する。同時に、位相補間回路１１は、位相補間量生成回路４３から入力された位相補間量に応じて、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのエッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置するように位相補間する。

次いで、ＣＤＲ９は、第１クロックＤＣＫＡの第１エッジ及び第２クロックＤＣＫＡＸの第２エッジの位相がテストデータのバウンダリの位相に一致すように、第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの位相を補間する（Ｓ１０３）。次いで、ＣＤＲ９は、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を補正するために、第１補正量を生成する（Ｓ１０４）。デューティ比補正量生成回路４４は、第１位相検出回路４１が検出した第１位相差と、第２位相検出回路４２が検出した第２位相差とから第１補正量を生成し、生成した第１補正量をデューティ比補正回路１２のデータ取込クロック補正回路８１に出力する。次いで、ＣＤＲ９は、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を補正する（Ｓ１０５）。データ取込クロック補正回路８１は、入力された第１補正量に応じて第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比を補正する。ＣＤＲ９は、第１位相差から第２位相差を減算した減算値が参照値以下になる（Ｓ１０６）まで、第１クロックＤＣＫＡ及び第２クロックＤＣＫＡＸのデューティ比の補正処理を繰り返す。

図８（ａ）は、デューティ比の補正前のテストデータと第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの第１エッジ〜第４エッジとの関係の一例を示す図である。図８（ｂ）は、デューティ比の補正前のテストデータと第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの第１エッジ〜第４エッジとの関係の他の例を示す図である。図８（ｃ）は、デューティ比の補正後のテストデータと第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの第１エッジ〜第４エッジとの関係の一例を示す。図８（ａ）に示す例では、第１クロックＤＣＫＡの第１エッジから第１エッジの次に現れる第２クロックＤＣＫＡＸの第２エッジまでの期間が、第２エッジから第２エッジの次に現れる第１エッジまでの期間よりも短くなっている。一方、図８（ｂ）に示す例では、第１クロックＤＣＫＡの第１エッジから第１エッジに次いで現れる第２クロックＤＣＫＡＸの第２エッジまでの期間が、第２エッジから第２エッジの次に現れる第１エッジまでの期間よりも長くなっている。そして、図８（ｃ）に示す例では、第１エッジから第２エッジまでの期間は、受信信号に含まれるデータＤ１〜Ｄ４のそれぞれの期間と略等しくなっている。

図８（ａ）に示す例では、第１クロックＤＣＫＡの第１エッジは、第３クロックＤＣＫＢの第３エッジが取り込んだデータと同一のデータをより多く取り込むことになる。このため、第１位相検出回路４１は、第１ラッチ回路２１で取り込まれた第１入力端子Ｄ１１のデータと、第３ラッチ回路２３で取り込まれた第２入力端子Ｄ１２のデータとの一致の程度が高いことを示す正の数値を第１位相差として出力する。一方、第２クロックＤＣＫＡＸの第２エッジもまた、第３クロックＤＣＫＢの第３エッジが取り込んだデータと同一のデータをより多く取り込むことになる。このため、第２位相検出回路４２は、第２ラッチ回路２２で取り込まれた第１入力端子Ｄ２１のデータと、第３ラッチ回路２３で取り込まれた第２入力端子Ｄ２２のデータとの一致の程度が高いことを示す負の数値を第２位相差として出力する。正の数値である第１位相差から負の数値である第２位相差を減算して生成される第１補正量の絶対値を小さくすることにより、図８（ｃ）に示すように受信信号に含まれるデータの両側のバウンダリのそれぞれと、第１エッジ及び第２エッジの位相とを略一致させる。

図８（ｂ）に示す例では、第１クロックＤＣＫＡの第１エッジは、第４クロックＤＣＫＢＸの第４エッジが取り込んだデータと同一のデータをより多く取り込むことになる。このため、第１位相検出回路４１は、第１ラッチ回路２１で取り込まれた第１入力端子Ｄ１１のデータと、第４ラッチ回路２４で取り込まれた第３入力端子Ｄ１３のデータとの一致が高いことを示す負の数値を第１位相差として出力する。一方、第２クロックＤＣＫＡＸの第２エッジもまた、第４クロックＤＣＫＢＸの第４エッジが取り込んだデータと同一のデータをより多く取り込むことになる。このため、第２位相検出回路４２は、第２ラッチ回路２２で取り込まれた第１入力端子Ｄ２１のデータと、第４ラッチ回路２４で取り込まれた第３入力端子Ｄ２３のデータとの一致が高いことを示す正の数値を第２位相差として出力する。負の数値である第１位相差から正の数値である第２位相差を減算して生成される第１補正量の絶対値を小さくすることにより、図８（ｃ）に示すようにデータの両側のバウンダリのそれぞれと、第１エッジ及び第２エッジの位相とを略一致させる。

第１位相差から第２位相差を減算した減算値の絶対値が参照値以下になる（Ｓ１０６）と、制御部２０は、入力スイッチング回路４０及び出力スイッチング回路７２のそれぞれを、図４に示す第２スイッチング状態にする（Ｓ１０８）。第２スイッチング状態では、第１スイッチング回路５１は第３ラッチ回路２３で第３クロックＤＣＫＢで取り込まれたデータを選択し、第２スイッチング回路５２は第４ラッチ回路２４で第４クロックＤＣＫＢＸで取り込まれたデータを選択する。第３スイッチング回路５３は第１ラッチ回路２１で第１クロックＤＣＫＡで取り込まれたデータを選択し、第４スイッチング回路５４は第２ラッチ回路２２で第２クロックＤＣＫＡＸで取り込まれたデータを選択する。そして、出力スイッチング回路７２は、第２補正量をバウンダリ取込クロック補正レジスタ７４に出力する。受信回路４は、入力スイッチング回路４０及び出力スイッチング回路７２を第２スイッチング状態にすることにより、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正する処理を開始する。同時に、位相補間回路１１は、位相補間量生成回路４３から入力された位相補間量に応じて、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのエッジが受信信号に含まれるデータの両側のバウンダリにそれぞれ位置するように位相補間する。

次いで、ＣＤＲ９は、第３クロックＤＣＫＢの第３エッジ及び第４クロックＤＣＫＢＸの第４エッジの位相がテストデータのバウンダリの位相に一致すように、第１クロックＤＣＫＡ〜第４クロックＤＣＫＢＸの位相を補間する（Ｓ１０８）。次いで、ＣＤＲ９は、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正するために、第２補正量を生成する（Ｓ１０９）。デューティ比補正量生成回路４４は、第１位相検出回路４１が検出した第３位相差と、第２位相検出回路４２が検出した第４位相差とから第２補正量を生成し、生成した第２補正量をデューティ比補正回路１２のバウンダリ取込クロック補正回路８２に出力する。次いで、受信回路４は、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正する（Ｓ１１０）。バウンダリ取込クロック補正回路８２は、入力された第２補正量に応じて第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比を補正する。ＣＤＲ９は、第３位相差から第４位相差を減算した減算値の絶対値が参照値以下になる（Ｓ１１１）まで、第３クロックＤＣＫＢ及び第４クロックＤＣＫＢＸのデューティ比の補正処理を繰り返す。そして、第３位相差から第４位相差を減算した減算値の絶対値が参照値以下になる（Ｓ１１１）と、制御部２０は、デューティ比補正処理を終了して、他の初期化処理を終了した後に、実際の処理を開始する。

実施形態に係る受信回路は、取込回路で取り込んだデータから生成される補正量を小さくするようにフィードバック制御することにより、第１クロック〜第４クロックのデューティ比を補正する。実施形態に係る受信回路は、取込回路で取り込んだデータをフィードバックして第１〜第４クロックのデューティ比を補正するため、第１〜第４クロックのエッジを所望のタイミングに精度よく調整できる。実施形態に係る受信回路は、第１〜第４クロックのエッジを所望のタイミングに精度よく調整できるので、ジッタを小さくすることができる。

また、実施形態に係る受信回路は、第１補正量で第１クロック及び第２クロックのデューティ比を補正し、第２補正量で第３クロック及び第４クロックのデューティ比を補正しているので、４つのクロックを２つの補正量で効率よく補正することができる。

また、実施形態に係る受信回路では、第２クロックは第１クロックの反転クロックであり、第４クロックは第３ロックの反転クロックであるので、４相クロック発生回路は、比較的容易に４相クロックを生成することができる。

実施形態に係る受信回路は、第１位相差〜第４位相差から第１補正量及び第２補正量を演算するので、取込回路が取り込んだデータを効率よく使用して第１補正量及び第２補正量を演算することができる。

また、実施形態に係る受信回路は、デューティ比を補正するクロックに応じて第１スイッチング状態及び第２スイッチング状態のそれぞれで第１及び第２位相検出回路に入力されるデータを切り換える入力スイッチング回路を有する。実施形態に係る受信回路は、デューティ比を補正するクロックに応じてデータを切り換える入力スイッチング回路を有することにより、第１及び第２位相検出回路で２対のクロックのデューティ比を補正することができ回路規模を削減することができる。

また、実施形態に係る受信回路は、位相補間回路は、第１位相差及び第２位相差又は第３位相差及び第４位相差を加算して生成される位相補間量を使用して、第１クロック〜第４クロックを生成する。位相補間回路が第１位相差及び第２位相差から生成される位相補間量を使用するときは、第１位相差及び第２位相差は、第１補正量を生成するときに使用される。位相補間回路が第３位相差及び第４位相差から生成される位相補間量を使用するときは、第３位相差及び第４位相差は、第２補正量を生成するときに使用される。実施形態に係る受信回路では、位相補間回路における第１クロック〜第４クロック生成処理と、デューティ比補正回路におけるデューティ比補正処理とで、同一の位相差を使用することができるので、効率的且つ初規模な回路構成で双方の処理を実現できる。

実施形態に係る受信回路は、第１クロック〜第４クロックの４相クロックのデューティ比を補正するが、４相以上のクロックのデューティ比を補正する構成にしてもよい。例えば、８相クロックのデューティ比を補正する受信回路は、受信回路４のアナログ等化回路６〜デューティ比補正回路１２のそれぞれを２つずつ有してもよい。この場合、アナログ等化回路６〜デューティ比補正回路１２の一方は、エッジの位相がπ／２、π、３π／２及び２πであるクロックのデューティ比を補正する。また、アナログ等化回路６〜デューティ比補正回路１２の他方は、エッジの位相がπ／４、３π／４、５π／４及び７π／４であるクロックのデューティ比を補正する。

また、実施形態に係る受信回路は、入力スイッチング回路により第１スイッチング状態及び第２スイッチング状態を切り換えることにより、第１及び第２クロックのデューティ比並びに第３及び第４クロックのデューティ比を順に補正している。しかしながら、受信回路は、位相補間回路において、第１スイッチング状態及び第２スイッチング状態を切り換える構成としてもよい。この場合、第１位相検出回路は第１位相差及び第３位相差を同時に検出し、第２位相検出回路は第２位相差及び第４位相差を同時に検出する構成としてもよい。

また、実施形態に係る受信回路では、クロックデータ再生回路は、図２等を参照して説明した構成を有する回路として形成されるが、他の構成としてもよい。例えば、第１エッジ〜第４エッジでデータを所望のタイミングで取り込むように、第１エッジ〜第４エッジのそれぞれで取り込んだデータから補正量を生成する補正量生成回路としての機能は、クロックデータ再生回路と別の回路として形成してもよい。また、クロックデータ再生回路の機能は、記憶回路に記憶され且つ演算回路で処理が実行されるコンピュータプログラムで実現されてもよい。

１通信システム
２送信回路
３伝送線路
４受信回路
５ドライバ
６アナログ等化回路
７取込回路
８デマルチプレクサ
９クロックデータ再生回路（補正量生成回路）
１０４相クロック生成回路
１１位相補間回路
１２デューティ比補正回路
４０入力スイッチング回路
４１第１位相検出回路
４２第２位相検出回路
４３位相補間量生成回路
４４デューティ比補正量生成回路（演算回路）

Claims

同一の周期を有し、位相の異なる第１クロックの第１エッジ、第２クロックの第２エッジ、第３クロックの第３エッジ、及び第４クロックの第４エッジのそれぞれで、データを取り込む取込回路と、
前記取込回路が前記第１エッジ、前記第３エッジ、前記第２エッジ、前記第４エッジの順番にデータをπ／２の位相差で順次取り込むように、前記第１エッジ、前記第２エッジ、前記第３エッジ、前記第４エッジのそれぞれで取り込んだデータに基づいて前記第１クロック、前記第２クロック、前記第３クロック、前記第４クロックのそれぞれのデューティ比の補正量を生成する補正量生成回路と、
前記補正量に応じて、前記第１クロック、前記第２クロック、前記第３クロック、前記第４クロックのそれぞれのデューティ比を補正するデューティ比補正回路と、を有し、
前記補正量生成回路は、
前記第１エッジで取り込んだデータと前記第３エッジ及び前記第４エッジのそれぞれで取り込んだデータとを比較し且つ前記第２エッジで取り込んだデータと前記第３エッジ及び前記第４エッジのそれぞれで取り込んだデータとを比較して、比較結果から前記取込回路が取り込むデータが遷移する位相と前記第１エッジ及び前記第２エッジの位相との位相差を演算して、前記第１クロック及び前記第２クロックのデューティ比の補正量である第１補正量を生成し、
前記第３エッジで取り込んだデータと前記第１エッジ及び前記第２エッジのそれぞれで取り込んだデータとを比較し且つ前記第４エッジで取り込んだデータと前記第１エッジ及び前記第２エッジのそれぞれで取り込んだデータとを比較して、比較結果から前記取込回路が取り込むデータが遷移する位相と前記第３エッジ及び前記第４エッジの位相との位相差を演算して、前記第３クロック及び前記第４クロックのデューティ比の補正量である第２補正量を生成し、
前記デューティ比補正回路は、
前記第１補正量に応じて前記第１クロック及び前記第２クロックのデューティ比を補正し、且つ前記第２補正量に応じて前記第３クロック及び前記第４クロックのデューティ比を補正する、
ことを特徴とする受信回路。
前記第２クロックは前記第１クロックを反転したクロックであり、前記第４クロックは前記第３クロックを反転したクロックである、請求項１に記載の受信回路。
前記補正量生成回路は、
前記第１エッジで取り込んだデータと、前記第３エッジ及び前記第４エッジで取り込んだデータとを比較して、前記取込回路が取り込むデータが遷移する位相と前記第１エッジの位相との位相差である第１位相差を検出すると共に、前記第３エッジで取り込んだデータと、前記第１エッジ及び前記第２エッジで取り込んだデータとを比較して、前記取込回路が取り込むデータが遷移する位相と前記第３エッジの位相との位相差である第３位相差を検出する第１位相検出回路と、
前記第２エッジで取り込んだデータと、前記第３エッジ及び前記第４エッジで取り込んだデータとを比較して、前記取込回路が取り込むデータが遷移する位相と前記第２エッジの位相との位相差である第２位相差を検出すると共に、前記第４エッジで取り込んだデータと、前記第１エッジ及び前記第２エッジで取り込んだデータとを比較して、前記取込回路が取り込むデータが遷移する位相と前記第４エッジの位相との位相差である第４位相差を検出する第２位相検出回路と、
前記第１位相差と前記第２位相差との差から前記第１補正量を演算すると共に、前記第３位相差と前記第３位相差との差から前記第２補正量を演算する演算回路とを有する、請求項１又は２に記載の受信回路。
第１スイッチング状態と第２スイッチング状態との間で切替え可能であり、
前記第１スイッチング状態では、前記第１エッジ、前記第３エッジ及び前記第４エッジで取り込んだデータを前記第１位相検出回路に出力し且つ前記第２エッジ、前記第３エッジ及び前記第４エッジで取り込んだデータを前記第２位相検出回路に出力し、
前記第２スイッチング状態では、前記第１エッジ、前記第２エッジ及び前記第３エッジで取り込んだデータを前記第１位相検出回路に出力し且つ前記第１エッジ、前記第２エッジ及び前記第４エッジで取り込んだデータを前記第２位相検出回路に出力する入力スイッチング回路を更に有する、請求項３に記載の受信回路。
同一の周期を有する複数のクロックを発生する多相クロック発生回路と、
前記第１スイッチング状態のとき、前記第１位相差及び前記第２位相差を加算して生成された位相補間量に応じて前記複数のクロックの何れかの位相を補間して、前記第１クロック及び前記第２クロックの位相が、前記取込回路が取り込むデータが遷移する位相に一致するように、前記第１クロック、前記第２クロック、前記第３クロック、前記第４クロックを生成し、
前記第２スイッチング状態のとき、前記第３位相差及び前記第４位相差を加算して生成された位相補間量に応じて前記複数のクロックの何れかの位相を補間して、前記第３クロック及び前記第４クロックの位相が、前記取込回路が取り込むデータが遷移する位相に一致するように、前記第１クロック、前記第２クロック、前記第３クロック、前記第４クロックを生成する位相補間回路と、を更に有する、請求項４に記載の受信回路。
同一の周期を有する第１クロックの第１エッジ、第２クロックの第２エッジ、第３クロックの第３エッジ、及び第４クロックの第４エッジのそれぞれで、データを取り込み、
前記第１エッジ、前記第２エッジ、前記第３エッジ、前記第４エッジでデータを所望のタイミングで取り込むように、前記第１エッジ、前記第２エッジ、前記第３エッジ、前記第４エッジのそれぞれで取り込んだデータから補正量を生成し、
前記補正量に応じて、前記第１クロック、前記第２クロック、前記第３クロック、前記第４クロックのデューティ比を補正する、ことを有し、
前記補正量を生成するのは、
前記第１エッジで取り込んだデータと前記第３エッジ及び前記第４エッジのそれぞれで取り込んだデータとを比較し且つ前記第２エッジで取り込んだデータと前記第３エッジ及び前記第４エッジのそれぞれで取り込んだデータとを比較して、比較結果から取り込むデータが遷移する位相と前記第１エッジ及び前記第２エッジの位相との位相差を演算して、前記第１クロック及び前記第２クロックのデューティ比の補正量である第１補正量を生成し、
前記第３エッジで取り込んだデータと前記第１エッジ及び前記第２エッジのそれぞれで取り込んだデータとを比較し且つ前記第４エッジで取り込んだデータと前記第１エッジ及び前記第２エッジのそれぞれで取り込んだデータとを比較して、比較結果から取り込むデータが遷移する位相と前記第３エッジ及び前記第４エッジの位相との位相差を演算して、前記第３クロック及び前記第４クロックのデューティ比の補正量である第２補正量を生成し、
前記デューティ比を補正するのは、
前記第１補正量に応じて前記第１クロック及び前記第２クロックのデューティ比を補正し、且つ前記第２補正量に応じて前記第３クロック及び前記第４クロックのデューティ比を補正する、
ことを特徴とする受信回路の制御方法。