JP4848035B2

JP4848035B2 - 受信回路

Info

Publication number: JP4848035B2
Application number: JP2009285407A
Authority: JP
Inventors: 泰青木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-12-16
Filing date: 2009-12-16
Publication date: 2011-12-28
Anticipated expiration: 2029-12-16
Also published as: JP2011130093A; US8483263B2; US20110142119A1

Description

本発明は受信回路に関し、特に受信信号の強度調整を行うイコライザ回路を有する受信回路に関する。

近年、半導体装置間で行われる通信が高速化している。特に、高い周波数の信号により通信を行う場合、信号の伝送経路が信号の強度に与える影響が顕著になってきている。そのため、このような信号を受信する受信回路では、信号強度を調節するイコライザ回路により信号を受信し、信号強度を調節した後の信号を後段回路に伝達することが行われる。

このようなイコライザ回路を有する受信回路の一例が非特許文献１〜３に開示されている。非特許文献１では、アナログ回路により信号強度の検出を行うアダプティブイコライザ回路について開示されている。しかし、非特許文献１に開示されるアダプティブイコライザ回路は、アナログ回路で信号強度の比較を行うことで信号強度の検出を行うため、この比較精度を向上させるために長い期間に亘る信号の平滑化を行う必要がある。このような長い期間に亘る信号の平滑化を行うためには、大きな容量のコンデンサが必要になり、回路規模が増大する問題が生じる。また、信号の比較処理には長い時間が必要であり、イコライザ強度の調節に時間がかかる問題がある。また、非特許文献２では、１つの受信データの値とデータ間の境界値とに基づき受信強度を調節する受信回路について開示されている。しかし、非特許文献２において開示されている受信回路では、１つの受信データしか考慮していないため、受信強度の判定を誤る可能性がある。例えば、０と１とが繰り返されるパターンの入力信号では、孤立パルスが無く、パルス幅が一定に保たれるため、非特許文献２では、イコライザ回路の強度を誤検出可能性があり、受信強度の調節を誤る可能性がある。

そこで、非特許文献３では、受信強度を誤判定することを防ぐことが可能な受信回路が開示されている。非特許文献３に開示されている受信回路１００のブロック図を図１１に示す。図１１に示すように、受信回路１００では、イコライザにおいて受信信号ＲＸＩＰとＲＸＩＮとの受信強度を調節する。そして、データ受信系列（Ｄａｔａ）を介してイコライザから出力された信号を後段回路に出力する。また、受信回路１００では、データ受信系列を介して伝達されるデータの境界値を境界値検出系列（Ｂｏｕｎｄａｒｙ）により検出する。そして、受信回路１００では、データの値とデータの境界値とに基づきイコライザゲイン制御回路がゲインコードを更新することでイコライザのゲインが調節される。

ここで、受信回路１００のイコライザゲイン制御回路におけるゲイン制御方法について説明する。イコライザゲイン制御回路におけるゲイン制御フローを示す図を図１２に示す。図１２に示すように、イコライザゲイン制御回路は、処理が開始されるとまずフィルターパターンＦＰｉをランダムに選択する（ステップＳ１）。このフィルターパターンＦＰｉは、予め準備されるものであり、例えば、図１３に示す表のようなものである。図１３では、４つのフィルターパターンＦＰ０〜ＦＰ３が示されている。そして、イコライザゲイン制御回路は、入力されたデータ（受信パターン）のうち先頭のデータＤ０から末尾のデータＤ４の値を参照し、参照した受信したデータと選択したフィルターパターンＦＰｉとを比較する（ステップＳ２）。このとき、受信パターンと選択したフィルターパターンＦＰｉとが一致した場合（ステップＳ３のＹＥＳの枝）、イコライザゲインをアップデートする（ステップＳ４）。このアップデートは、受信データＤ２の値及び受信データＤ３とＤ４との境界値Ｂ３に基づき算出されるＩＳＩレベルに基づき行われる。より具体的には、受信データＤ２がロウレベル（Ｌ）である場合に境界値Ｂ３がロウレベル（Ｌ）であればＩＳＩレベルは受信強度が弱いｕｎｄｅｒを示し、イコライザゲイン制御回路はイコライザゲインを大きくする。また、受信データＤ２がロウレベル（Ｌ）である場合に境界値Ｂ３がハイレベル（Ｈ）であればＩＳＩレベルは受信強度が強いｏｖｅｒを示し、イコライザゲイン制御回路はイコライザゲインを小さくする。また、受信データＤ２がハイレベル（Ｈ）である場合に境界値Ｂ３がハイレベル（Ｌ）であればＩＳＩレベルは受信強度が強いｏｖｅｒを示し、イコライザゲイン制御回路はイコライザゲインを小さくする。また、受信データＤ２がハイレベル（Ｈ）である場合に境界値Ｂ３がハイレベル（Ｈ）であればＩＳＩレベルは受信強度が弱いｕｎｄｅｒを示し、イコライザゲイン制御回路はイコライザゲインを大きくする。

受信回路１００は、上記のように受信動作を行いながらイコライザゲインを調節するが、当該調整処理は、ランダムに選択したフィルターパターンＦＰｉと受信データＤ０〜Ｄ４が一致した場合に行われるため、不定期に行われることになる。そこで、受信回路１００において調整処理が行われるタイミングを示すタイミングチャートを図１４に示す。図１４では、タイミングΦ０〜Φ５において受信したサンプル０〜５がそのとき選択されたフィルターパターンＦＰｉと一致し、当該サンプルを受信したタイミングでイコライザゲインのアップデートが行われる例を示した。

MAXIM, 10.7Gbps Adaptive Receive Equalizer MAX3805仕様書 Robert Payne et al., "A 6.25-Gb/s Binary Transceiver in 0.13-μm CMOS for Serial Data Transmission Across High Loss Legacy Backplane Channels" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.40, NO.12, DECEMBER 2005 Yasuo Hidaka et al., "A 4-Channel 3.1/10.3Gb/s Transceiver Macro with a Pattern-Tolerant Adaptive Equalizer", ISSCC 2007, February 14, 2007

しかしながら、受信回路１００では、ランダムに選択したフィルターパターンに一致する受信データが入力されなければイコライザゲインが更新されない。つまり、受信回路１００では、予め設定されたフィルターパターンに一致する受信データが入力されても、当該受信パターンに一致するフィルターパターンが選択されていなければ、イコライザゲインが更新されない。このようなことから、受信回路１００では、イコライザゲインの更新に時間がかかるという問題がある。

本発明にかかる受信回路の一態様は、強度調整値に基づき入力信号の受信強度を調節して、補正入力信号を生成するイコライザ回路と、前記補正入力信号により伝達されるデータの値をサンプリングするサンプリングクロックに基づいてサンプリングされた前記データを受信した順に複数保持する第１の保持部と、前記データの境界値をサンプリングする相補サンプリングクロックに基づいてサンプリングされた前記補正入力信号の値を受信した順に複数保持する第２の保持部と、前記第１の保持部の複数の出力信号と、前記第２の保持部の複数の出力信号と、に基づき前記補正入力信号の受信強度の強弱を判定し、当該判定結果に基づき前記強度調整値を更新するイコライザ制御回路と、を有し、前記イコライザ制御回路は、前記第１の保持部において最も早いタイミングで保持された第１のデータと前記第１のデータの次に保持された第２のデータとが同一の極性を示す場合は、前記第２の保持部において保持された複数の値に基づき前記受信強度の強弱の判定を行う。

本発明にかかる受信回路によれば、入力信号の第１のデータと第２のデータとが同一の極性を示す場合に受信強度の判定が行われ、当該判定結果に基づき受信強度値が更新される。そのため、受信強度値の更新が随時行われ、受信強度値の更新を短時間に行うことが可能になる。

本発明にかかる受信回路によれば、イコライザ回路の強度調整を短時間に、かつ、的確に行うことが可能になる。

実施の形態１にかかる半導体装置のブロック図である。実施の形態１にかかるイコライザ制御回路のブロック図である。実施の形態１にかかるクロック位相制御回路のブロック図である。実施の形態１にかかる受信回路の動作を示すタイミングチャートである。実施の形態１にかかる受信回路において受信強度が強いと判定される波形を示す図である。実施の形態１にかかる受信回路において受信強度が弱いと判定される波形を示す図である。実施の形態１にかかる受信回路において受信強度が強いが強度判定が行われない場合の波形を示す図である。実施の形態１にかかる受信回路において受信強度が弱いが強度判定が行われない場合の波形を示す図である。実施の形態１にかかる受信回路における強度調整値の更新状況を示すタイミングチャートである。実施の形態２にかかる半導体装置のブロック図である。非特許文献３に記載の受信回路のブロック図である。非特許文献３に記載の受信回路のイコライザゲイン制御回路の動作を示すフローチャートである。非特許文献３に記載の受信回路におけるフィルターパターンを示す表である。非特許文献３に記載の受信回路におけるイコライザゲインの更新タイミングを示すタイミングチャートである。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明は、高周波信号により伝達されるデータの受信をする受信回路に関する。この受信回路は、半導体装置の一機能として搭載されるものである。そこで、本発明にかかる受信回路を含む半導体装置１のブロック図を図１に示す。なお、図１に示した半導体装置１は、受信回路に加えて送信回路（不図示）を有する。

半導体装置１は、例えば、ＵＳＢ（Universal Serial Bus）３．０等のデータ送受信回路である。図１に示すように、半導体装置１は、受信回路２、処理部３、ＰＬＬ（Phase Locked Loop）４を有する。そして、半導体装置１は、半導体装置が搭載される機器に設けられたＵＳＢ端子に接続される入力端子が設けられ、入力端子を介して入力信号Ｄｉｎを受信する。受信回路２は、入力信号Ｄｉｎを受信して、入力信号Ｄｉｎをサンプリングしてデータ信号Ｄｏｕｔを出力する。受信回路２の詳細については後述する。処理部３は、データ信号Ｄｏｕｔに基づく情報処理を行う。また、ＰＬＬ４は、基準クロック信号（不図示）に基づきクロック信号ＣＬＫを生成する。当該クロック信号は、受信回路２の動作クロックとして用いられる。

受信回路２は、イコライザ回路１０、第１の保持部２０、第２の保持部３０、クロック位相制御回路４０、イコライザ制御回路５０を有する。

イコライザ回路１０は、強度調整値（イコライザ制御回路５０の出力値）に基づき入力信号の受信強度を調節して、補正入力信号（図中のＤａｔａ．Ｅｑ）を生成する。より具体的には、イコライザ回路１０は、強度調整の対象とする周波数帯域よりも低い周波数の信号に対しては振幅増幅を行わず、強度調整の対象とする周波数帯域内の周波数の信号に対しては振幅を増幅する。つまり、イコライザ回路１０により生成される補正入力信号は、入力信号が矩形波である場合、高い周波数成分となる当該矩形波の立ち上がりエッジ又は立ち下がりエッジの振幅が強調されることになり、当該矩形波における平坦部については振幅が保たれる。ここで、イコライザ回路１０が強度調整の対象とする周波数帯域内の信号を振幅増幅させた場合の増幅量をブースト量と称す。イコライザ回路１０は、このブースト量を強度調整値に基づき可変する。

第１の保持部２０は、補正入力信号により伝達されるデータの値をサンプリングするサンプリングクロック（図中のＣＬＫ．ｄａｔａ）が入力される。そして、第１の保持部２０は、サンプリングクロックに基づいてサンプリングされたデータを受信した順に複数保持する。より具体的には、第１の保持部２０は、フリップフロップ２１〜２４を有する。そして、第１の保持部２０は、フリップフロップ２１〜２４によりシフトレジスタを構成する。つまり、第１の保持部２０は、先頭に配置されるフリップフロップ２１に最も後に受信したデータの値を保持し、最終段に配置されるフリップフロップ２４に最も前に受信したデータの値を保持する。以下の説明では、受信データを、受信した順に第１のデータ０〜第４のデータＤａｔａ３と称す。

第２の保持部３０は、補正入力信号により伝達されるデータの境界値をサンプリングする相補サンプリングクロック（図中のＣＬＫ．Ｅｄｇｅ）が入力される。そして、第２の保持部３０は、相補サンプリングクロックに基づいてサンプリングされた補正入力信号の値を受信した順に複数保持する。より具体的には、第２の保持部３０は、フリップフロップ３１〜３３を有する。そして、第２の保持部３０は、フリップフロップ３１〜３３によりシフトレジスタを構成する。つまり、第２の保持部３０は、先頭に配置されるフリップフロップ３１にフリップフロップ２１に入力されるデータとフリップフロップ２１に保持されているデータ（第４のデータ）との境界値（例えば、第３の境界データ）を保持し、フリップフロップ３２に第４のデータと第３のデータ）との間の境界値（例えば、第２の境界データＥｄｇｅ２）を保持し、フリップフロップ３１に第３のデータと第２のデータとの境界値（例えば、第１の境界データＥｄｇｅ１）を保持する。

クロック位相制御回路４０は、第１の保持部２０の複数の出力信号と、第２の保持部３０の複数の出力信号とに基づきサンプリングクロック及び相補サンプリングクロックの位相を調節する。より具体的には、クロック位相制御回路４０は、第２のデータＤａｔａ１と第１の境界データＥｄｇｅ１とが異なる値であって、かつ、第３のデータＤａｔａ２と第２の境界データＥｄｇｅ２とが異なる値である場合、サンプリングクロック及び相補サンプリングクロックの位相を遅らせ、第３のデータＤａｔａ２と第１の境界データＥｄｇｅ１とが異なる値であって、かつ、第４のデータＤａｔａ３と第２の境界データＥｄｇｅ２とが異なる値である場合、サンプリングクロック及び相補サンプリングクロックの位相を早める。

クロック位相制御回路４０は、位相判定回路４１、位相判定結果フィルタ回路４２、位相調節回路４３、位相補間回路４４、４５を有する。位相判定回路４１は、第２のデータＤａｔａ１、第３のデータＤａｔａ２、第４のデータＤａｔａ３、第１の境界データＥｄｇｅ１及び第２の境界データＥｄｇｅ２に基づき、サンプリングクロック及び相補サンプリングクロックの位相の適否を判定する。

ここで、位相判定回路４１の詳細な回路について説明する。位相判定回路４１の回路図を図２に示す。図２に示すように、位相判定回路４１は、ＥＸＯＲ回路６０〜６３及びＡＮＤ回路６４、６５を有する。ＥＸＯＲ回路６０〜６３は、２つの入力が異なる値である場合にハイレベルを出力し、２つの入力が同一の値である場合にロウレベルを出力する。ＡＮＤ回路６４、６５は、２つの入力が同一の値である場合にのみハイレベルを出力する。そして、ＥＸＯＲ回路６０には、第２のデータＤａｔａ１と第１の境界データＥｄｇｅ１とが入力される。ＥＸＯＲ回路６１には、第１の境界データＥｄｇｅ１と第３のデータＤａｔａ２が入力される。ＥＸＯＲ回路６２には、第３のデータＤａｔａ２と第２の境界データＥｄｇｅ２が入力される。ＥＸＯＲ回路６３には、第２の境界データＥｄｇｅ２と第４のデータＤａｔａ３とが入力される。ＡＮＤ回路６４には、ＥＸＯＲ回路６０とＥＸＯＲ回路６２の出力信号が入力される。そして、位相判定回路４１は、位相が進んでいると判定した場合、ＡＮＤ回路６４の出力信号（Ｅａｒｌｙフラグ）をハイレベルとする。また、ＡＮＤ回路６５には、ＥＸＯＲ回路６１とＥＸＯＲ回路６３の出力信号が入力される。そして、位相判定回路４１は、位相が進んでいると判定した場合、ＡＮＤ回路６５の出力信号（Ｌａｔｅフラグ）をハイレベルとする。

つまり、位相判定回路４１は、第２のデータＤａｔａ１と第１の境界データＥｄｇｅ１とが異なる値であって、かつ、第３のデータＤａｔａ２と第２の境界データＥｄｇｅ２とが異なる値である場合、サンプリングクロック及び相補サンプリングクロックの位相が進んでいると判定し、第３のデータＤａｔａ２と第１の境界データＥｄｇｅ１とが異なる値であって、かつ、第４のデータＤａｔａ３と第２の境界データＥｄｇｅ２とが異なる値である場合、サンプリングクロック及び相補サンプリングクロックの位相が遅れていると判定する。

位相判定結果フィルタ回路４２は、位相判定回路４１における位相の判定結果を累積した累積値を保持し、累積値が予め設定された上限値又は下限値に達したことに応じてサンプリングクロック及び相補サンプリングクロックの位相を指定する位相遅れ指示信号Ｄ．Ｃｄｒ又は位相進み指示信号Ｕ．Ｃｄｒを出力する。より具体的には、位相判定結果フィルタ回路４２は、位相判定回路４１が位相が進んでいると判断した場合（Ｅａｒｌｙフラグがハイレベルとなっている場合）累積値を１減少させる。一方、位相判定結果フィルタ回路４２は、位相判定回路４１が位相が遅れていると判断した場合（Ｅａｒｌｙフラグがハイレベルとなっている場合）累積値を１増加させる。そして、位相判定結果フィルタ回路４２は、累積値が上限値（例えば、１０）になると位相遅れ指示信号Ｄ．Ｃｄｒを出力し、累積値が下限値（例えば、−１０）になると位相進み指示信号Ｕ．Ｃｄｒを出力する。また、位相判定結果フィルタ回路４２は、累積値が上限値又は下限値に達した後、累積値を初期値にリセットする。

位相調節回路４３は、位相遅れ指示信号Ｄ．Ｃｄｒ又は位相進み指示信号Ｕ．Ｃｄｒに応じてサンプリングクロック及び相補サンプリングクロックの位相を制御する。より具体的には、クロック位相制御回路４０は、クロック信号ＣＬＫの位相を補完して、異なる位相を有する複数のクロック信号を生成する位相補間回路４４、４５を有する。そして、位相調節回路４３は、位相補間回路４４、４５が選択するクロック信号を指定する制御値を変更する。なお、位相補間回路４４は、サンプリングクロックを生成する。一方、位相補間回路４５は、位相補間回路４４が生成するクロック信号と相補関係にある相補サンプリングクロックを生成する。

イコライザ制御回路５０は、第１のデータＤａｔａ０と第２のデータＤａｔａ１とが同一の極性を示す状態において、第１の境界データＥｄｇｅ１及び第２の境界データＥｄｇｅ２が第３のデータＤａｔａ２と異なる極性を示す場合は受信強度が弱いと判定して受信強度値を受信強度が大きくなるように更新し、第１の境界データＥｄｇｅ１、第２の境界データＥｄｇｅ２が第３のデータＤａｔａ２と同一極性を示す場合は受信強度が強いと判定して受信強度値を受信強度が小さくなるように更新する。

イコライザ制御回路５０は、強度判定回路５１、強度判定結果フィルタ回路５２、強度更新回路５３を有する。強度判定回路５１は、第１のデータＤａｔａ０、第２のデータＤａｔａ１、第３のデータＤａｔａ２、第４のデータＤａｔａ３、第１の境界データＥｄｇｅ１及び第２の境界データＥｄｇｅ２に基づき、補正入力信号の受信強度の強弱を判定する。

ここで、強度判定回路５１の詳細な回路について説明する。強度判定回路５１の回路図を図３に示す。図３に示すように、強度判定回路５１は、ＥＸＮＯＲ回路７０、ＥＸＯＲ回路７１〜７４及びＡＮＤ回路７５、７６を有する。ＥＸＮＯＲ回路７０は、２つの入力が異なる値である場合にロウレベルを出力し、２つの入力が同一の値である場合にハイレベルを出力する。ＥＸＯＲ回路７１〜７４は、２つの入力が異なる値である場合にハイレベルを出力し、２つの入力が同一の値である場合にロウレベルを出力する。ＡＮＤ回路７５、７６は、２つの入力が同一の値である場合にのみハイレベルを出力する。そして、ＥＸＮＯＲ回路７０には、第１のデータＤａｔａ０と第２のデータＤａｔａ２とが入力される。ＥＸＯＲ回路７１には、第２のデータＤａｔａ１と第１の境界データＥｄｇｅ１とが入力される。ＥＸＯＲ回路７２には、第１の境界データＥｄｇｅ１と第３のデータＤａｔａ２が入力される。ＥＸＯＲ回路７３には、第３のデータＤａｔａ２と第２の境界データＥｄｇｅ２が入力される。ＥＸＯＲ回路７４には、第２の境界データＥｄｇｅ２と第４のデータＤａｔａ３とが入力される。ＡＮＤ回路７５には、ＥＸＮＯＲ回路７０、ＥＸＯＲ回路７１及びＥＸＯＲ回路７４の出力信号が入力される。そして、強度判定回路５１は、補正入力信号の強度が強いと判定した場合、ＡＮＤ回路７５の出力信号（Ｓｔｒｏｎｇフラグ）をハイレベルとする。また、ＡＮＤ回路７６には、ＥＸＮＯＲ回路７０、ＥＸＯＲ回路７２及びＥＸＯＲ回路７３の出力信号が入力される。そして、強度判定回路５１は、補正入力信号の強度が弱いと判定した場合、ＡＮＤ回路７６の出力信号（Ｗｅａｋフラグ）をハイレベルとする。

つまり、強度判定回路５１は、第１のデータＤａｔａ０と第２のデータＤａｔａ１とが同一の極性を示す状態において、第１の境界データＥｄｇｅ１及び第２の境界データＥｄｇｅ２が第３のデータＤａｔａ２と異なる極性を示す場合は受信強度が弱いと判定し、第１の境界データＥｄｇｅ１、第２の境界データＥｄｇｅ２が第３のデータＤａｔａ２と同一極性を示す場合は受信強度が強いと判定する。

強度判定結果フィルタ回路５２は、強度判定回路５１における補正入力信号の強度判定結果を累積した累積値を保持し、累積値が予め設定された上限値又は下限値に達したことに応じて強度調整値の更新方向を指定する強度強化信号Ｕ．Ｅｑ又は強度抑制信号Ｄ．Ｅｑを出力する。より具体的には、強度判定結果フィルタ回路５２は、強度判定回路５１が補正入力信号の受信強度が強いと判断した場合（Ｓｔｒｏｎｇフラグがハイレベルとなっている場合）累積値を１減少させる。一方、強度判定結果フィルタ回路５２は、強度判定回路５１が補正入力信号の強度が弱いと判断した場合（Ｗｅａｋフラグがハイレベルとなっている場合）累積値を１増加させる。そして、強度判定結果フィルタ回路５２は、累積値が上限値（例えば、１０）になると強度強化信号Ｕ．Ｅｑを出力し、累積値が下限値（例えば、−１０）になると強度抑制信号Ｄ．Ｅｑを出力する。また、強度判定結果フィルタ回路５２は、累積値が上限値又は下限値に達した後、累積値を初期値にリセットする。

強度更新回路５３は、強度強化信号Ｕ．Ｅｑ又は強度抑制信号Ｄ．Ｅｑに応じて強度調整値を更新する。より具体的には、強度更新回路５３は、強度強化信号Ｕ．Ｅｑが入力された場合には強度調整値を受信強度が大きくなるように更新し（例えば、強度調整値を大きくする）、強度抑制信号Ｄ．Ｅｑが入力された場合には強度調整値を受信強度が小さくなるように更新（例えば、強度調整値を小さくする）する。

ここで、イコライザ制御回路５０における累積値及び強度調整値の更新状態を示すグラフを図４に示し、イコライザ制御回路５０の動作について説明する。図４では、上段のグラフが累積値の時間遷移を示し、下段のグラフは強度調整値の時間遷移を示す。図４に示すように、強度判定結果フィルタ回路５２に保持されている累積値は、０を初期値として、上限値（例えば、１０）から下限値（例えば、１０）の間の値となる。また、累積値が上限値又は下限値に達する毎に強度調整値が更新される。そして、強度調整値は、所定の値でほぼ一定値となる。このように、強度判定結果フィルタ回路５２により、強度判定回路５１の判定結果を直接強度調整値に反映させないことで、例えば、第１、第２の境界データがメタステーブル状態や、ジッタによる境界データの揺らぎの影響を低減して強度判定の誤判定を低減することができる。

続いて、本実施の形態にかかる受信回路２の動作について説明する。まず、図５に受信回路２の動作を示すタイミングチャートを示す。図５に示すように、受信回路２には、入力信号Ｄｉｎが入力され、データＤ０〜Ｄ４が順次受信される。

まず、タイミングｔ１において、第１の保持部２０は、サンプリングクロックＣＬＫ．ｄａｔａの立ち上がりに応じてデータＤ０を第４のデータＤａｔａ３として取り込む。続いて、第２の保持部３０が相補サンプリングクロックＣＬＫ．Ｅｄｇｅの立ち上がりに応じてデータＤ０とデータＤ１との間の境界値Ｅ０を第３の境界データＥｄｇｅ３として取り込む。そして、第１の保持部２０は、サンプリングクロックＣＬＫ．ｄａｔａの立ち上がりエッジ毎にすでに保持しているデータを後段のフリップフロップに転送しながら、新たなデータを取り込む（タイミングｔ３、ｔ５、ｔ７、ｔ９）。また、第２の保持部３０は、相補サンプリングクロックＣＬＫ．Ｅｄｇｅの立ち上がりエッジ毎にすでに保持している境界値を後段のフリップフロップに転送しながら、新たな境界値を取り込む（タイミングｔ４、ｔ６、ｔ８）。

ここで、受信回路２の強度判定処理についてさらに詳細に説明する。以下では、タイミングｔ８の境界値の取り込み処理が終了した時点での強度判定処理を例に受信回路２の強度判定処理について説明する。図６に受信強度が強いと判定される波形の例を示す。なお、図６に示す例では、補正入力信号Ｄａｔａ．Ｅｑの最適な上限値をＶＨで示し、最適な下限値をＶＬで示し、ハイレベルとロウレベルとの判定閾値をＶｔで示した。

図６に示す例では、データＤ０〜Ｄ３が０、０、１、０の値となる。そのため、第１のデータＤａｔａ０が０、第２のデータＤａｔａ１が０、第３のデータＤａｔａ２が１、第４のデータＤａｔａ３が０となる。また、図６に示す例では、受信強度が強いため、補正入力信号Ｄａｔａ．Ｅｑの立ち上がりが急峻かつ大振幅になる。そのため、第２のデータＤａｔａ１と第３のデータＤａｔａ２との境界値Ｅ１が１となり、第３のデータＤａｔａ２と第４のデータＤａｔａ３の境界値Ｅ２が１となる。そのため、第１の境界データＥｄｇｅ１は１となり、第２の境界データＥｄｇｅ２は１となる。

図６に示す例のような状態では、強度判定回路５１は、ＥＸＮＯＲ回路７０の出力がハイレベルとなり、ＥＸＯＲ回路７１及び７４の出力信号がハイレベルとなる。そのため、強度判定回路５１は補正入力信号の受信強度が強いと判断しＳｔｒｏｎｇフラグをハイレベルとする。一方、ＥＸＯＲ回路７２及び７３の出力信号はロウレベルとなる。そのため、強度判定回路５１のＷｅａｋフラグはロウレベルとなる。そして、強度判定結果フィルタ回路５２は、Ｓｔｒｏｎｇフラグの状態に従って累積値を１増加させる。また、このＳｔｒｏｎｇフラグの変化に伴い累積値が上限値に達した場合、強度判定結果フィルタ回路５２は、強度強化信号Ｕ．Ｅｑを出力する。そして、強度更新回路５３は、強度強化信号Ｕ．Ｅｑに応じて強度調整値を受信強度が大きくなるように更新する。

続いて、図７に受信強度が弱いと判定される波形の例を示す。なお、図７に示す例では、補正入力信号Ｄａｔａ．Ｅｑの最適な上限値をＶＨで示し、最適な下限値をＶＬで示し、ハイレベルとロウレベルとの判定閾値をＶｔで示した。

図７に示す例では、データＤ０〜Ｄ３が０、０、１、０の値となる。そのため、第１のデータＤａｔａ０が０、第２のデータＤａｔａ１が０、第３のデータＤａｔａ２が１、第４のデータＤａｔａ３が０となる。また、図７に示す例では、受信強度が弱いため、補正入力信号Ｄａｔａ．Ｅｑの立ち上がりが緩やかかつ小振幅になる。そのため、第２のデータＤａｔａ１と第３のデータＤａｔａ２との境界値Ｅ１が０となり、第３のデータＤａｔａ２と第４のデータＤａｔａ３の境界値Ｅ２が０となる。そのため、第１の境界データＥｄｇｅ１は０となり、第２の境界データＥｄｇｅ２は０となる。

図７に示す例のような状態では、強度判定回路５１は、ＥＸＮＯＲ回路７０の出力がハイレベルとなり、ＥＸＯＲ回路７２及び７３の出力信号がハイレベルとなる。そのため、強度判定回路５１は補正入力信号の受信強度が弱いと判断しＷｅａｋフラグをハイレベルとする。一方、ＥＸＯＲ回路７１及び７４の出力信号はロウレベルとなる。そのため、強度判定回路５１のＳｔｒｏｎｇフラグはロウレベルとなる。そして、強度判定結果フィルタ回路５２は、Ｗｅａｋフラグの状態に従って累積値を１減少させる。また、このＷｅａｋフラグの変化に伴い累積値が下限値に達した場合、強度判定結果フィルタ回路５２は、強度抑制信号Ｄ．Ｅｑを出力する。そして、強度更新回路５３は、強度抑制信号Ｄ．Ｅｑに応じて強度調整値を受信強度が弱くなるように更新する。

続いて、図８に受信強度が強いものの、強度判定が行われない場合の波形の例を示す。なお、図８に示す例では、補正入力信号Ｄａｔａ．Ｅｑの最適な上限値をＶＨで示し、最適な下限値をＶＬで示し、ハイレベルとロウレベルとの判定閾値をＶｔで示した。

図８に示す例では、データＤ０〜Ｄ３が１、０、１、０の値となる。そのため、第１のデータＤａｔａ０が１、第２のデータＤａｔａ１が０、第３のデータＤａｔａ２が１、第４のデータＤａｔａ３が０となる。また、図８に示す例では、受信強度が強いため、補正入力信号Ｄａｔａ．Ｅｑの立ち上がり及び立ち下がりのいずれもが急峻かつ大振幅になる。そのため、境界値Ｅ１、Ｅ２は理想的な振幅のほぼ中点の電圧となるため、第２のデータＤａｔａ１と第３のデータＤａｔａ２との境界値Ｅ１が０又は１となり、第３のデータＤａｔａ２と第４のデータＤａｔａ３の境界値Ｅ２が０又は１となる。そのため、第１の境界データＥｄｇｅ１は０又は１となり、第２の境界データＥｄｇｅ２は０又は１となる。

図８に示す例のような状態では、強度判定回路５１のＥＸＮＯＲ回路７０の出力がロウレベルとなる。そのため、ＥＸＯＲ回路７１〜７４の出力信号の値に関わらずＳｔｒｏｎｇフラグ及びＷｅａｋフラグはロウレベルとなる。このようなことから、強度判定結果フィルタ回路５２及び強度更新回路５３は、それ以前の状態を維持する。

続いて、図９に受信強度が弱いものの、強度判定が行われない場合の波形の例を示す。なお、図９に示す例では、補正入力信号Ｄａｔａ．Ｅｑの最適な上限値をＶＨで示し、最適な下限値をＶＬで示し、ハイレベルとロウレベルとの判定閾値をＶｔで示した。

図９に示す例では、データＤ０〜Ｄ３が１、０、１、０の値となる。そのため、第１のデータＤａｔａ０が１、第２のデータＤａｔａ１が０、第３のデータＤａｔａ２が１、第４のデータＤａｔａ３が０となる。また、図９に示す例では、受信強度が弱いため、補正入力信号Ｄａｔａ．Ｅｑの立ち上がり及び立ち下がりのいずれもが緩やかかつ小振幅になる。そのため、境界値Ｅ１、Ｅ２は理想的な振幅のほぼ中点の電圧となるため、第２のデータＤａｔａ１と第３のデータＤａｔａ２との境界値Ｅ１が０又は１となり、第３のデータＤａｔａ２と第４のデータＤａｔａ３の境界値Ｅ２が０又は１となる。そのため、第１の境界データＥｄｇｅ１は０又は１となり、第２の境界データＥｄｇｅ２は０又は１となる。

図９に示す例のような状態では、強度判定回路５１のＥＸＮＯＲ回路７０の出力がロウレベルとなる。そのため、ＥＸＯＲ回路７１〜７４の出力信号の値に関わらずＳｔｒｏｎｇフラグ及びＷｅａｋフラグはロウレベルとなる。このようなことから、強度判定結果フィルタ回路５２及び強度更新回路５３は、それ以前の状態を維持する。

図８、図９に示すような入力されるデータが０と１の繰り返しとなる状態では、データの境界値が０又は１のいずれかに固定されることがないため、受信強度の強弱に起因してデータの誤読み込みが発生しない。そのため、このような場合は、強度判定を行わない方が強度調整の誤りを防ぐことができる。

上記の説明より、本実施の形態にかかる受信回路２は、入力信号Ｄｉｎにより伝達されるデータが少なくとも２つ以上同一値が連続した後に１データのみが異なる値をとるようなパターンである場合に強度調整値を更新する。つまり、受信回路２は、予め準備されたパターンとの受信データのパターンとのパターンマッチングを行う必要がない。このようなことから、受信回路２では、強度調整値を随時更新し、短時間で最適な強度調整値を設定することができる。

また、強度調節処理を３つのデータと当該３つのデータの間の２つの境界値とに基づき行った場合、受信強度の調節を誤る可能性があった（例えば、非特許文献２）。つまり、例えば、０と１とが繰り返されるパターン（例えば、図８、９のようなパターン）の入力信号では、孤立パルスが無く、パルス幅が一定に保たれるため、非特許文献２では、イコライザ回路の強度を誤検出可能性があり、受信強度の調節を誤る可能性があった。しかし、本実施の形態にかかる受信回路２では、受信強度のずれによる誤判定が明らかなデータのパターンに従って受信強度の制御を行うため、受信強度が誤って調節されることを防ぐことができる。より具体的には、受信回路２では、第１のデータＤａｔａ０と第２のデータＤａｔａ１とが同一の極性を示す状態において、第３のデータＤａｔａ２が第２のデータＤａｔａ１と第４のデータＤａｔａ３と異なる極性を示した場合に、強度調整値の更新を行う。

また、受信回路２では、デジタル回路のみによってイコライザ制御回路５０を構成する。そのため、コンデンサ等の回路面積が大きい素子を用いることがなく、受信回路２の回路面積を削減することができる。また、受信回路２では、強度調整値の更新対象とするパターンを予め保持している必要がないため、当該パターンを保持する保持回路等を必要としないことからも、回路規模の削減を実現することができる。

また、受信回路２では、強度判定結果フィルタ回路５２を設けることで、例えば、境界値がメタステーブル状態となった場合や、ジッタによる揺らぎにより境界値に揺らぎが生じた場合においても誤判定による強度調整が行われることを防ぐことができる。

また、受信回路２では、強度判定回路５１とほぼ同様の構成において第１のデータＤａｔａ０を考慮しないことで、サンプリングクロックＣＬＫ．ｄａｔａの適否を判定し、サンプリングクロックの位相の最適化を行うことができる。

実施の形態２
実施の形態２にかかる半導体装置１ａを図１０に示す。なお、図１０において、図１に示す半導体装置１と同じ構成要素については図１と同一の符号を付して説明を省略する。

図１０に示すように、半導体装置１ａは、受信回路２に相当する受信回路２ａを有する。そして、受信回路２ａは、イコライザ制御回路５０に相当するイコライザ制御回路５０ａを有する。イコライザ回路５０ａは、イコライザ制御回路５０に強度調整値の自動調整停止機能を追加したものである。図１０に示す例では、処理部３ａが調整停止信号ＳＴＰを出力し、イコライザ制御回路５０ａは、調整停止信号ＳＴＰに応じて強度調整値の自動調整を停止する例を示すものである。この調整停止信号ＳＴＰは、処理部３ａ以外の他の回路（例えば、半導体装置１ａとは別の半導体装置）が出力するものであっても良い。なお、処理部３ａは、処理部３に調整停止信号ＳＴＰを出力する機能を追加したものである。

イコライザ制御回路５０ａは、調整停止信号ＳＴＰが入力される。この調整停止信号ＳＴＰは、イコライザ制御回路５０ａに自動調整処理の停止を指示するイネーブル状態と、イコライザ制御回路５０ａに自動調整処理の実行を指示するディスイネーブル状態と、を有する。そして、イコライザ制御回路５０ａは、調整停止信号ＳＴＰがイネーブル状態になる前の更新が強度調整値を大きくする更新処理（例えば、強度調整値を１増加する処理）であった場合、イネーブル状態の調整停止信号ＳＴＰが入力された時点での強度調整値を維持する。また、イコライザ制御回路５０ａは、調整停止信号ＳＴＰがイネーブル状態になる前の更新が強度調整値を小さくする更新処理（例えば、強度調整値を１減少する処理）であった場合、イネーブル状態の調整停止信号が入力された時点での強度調整値を一段階大きな値に更新（例えば、強度調整値を１増加させる）した後に更新後の強度調整値を維持する。

なお、図１０に示す例では、実際に強度調整値を保持する強度更新回路５４（強度更新回路５３に自動調整処理停止機能を追加したもの）に調整停止信号ＳＴＰが入力され、強度更新回路５４が上記イコライザ制御回路５０ａの処理を行う。そのため、図１０に示す例では、強度更新回路５４は、前回の更新処理が強度強化信号Ｕ．Ｅｑに基づき行われたもの（強度調整値を１増加する処理）であったか、強度抑制信号Ｄ．Ｅｑに基づき行われたもの（強度調整値を１減少する処理）であったかを記憶する記憶素子（例えば、フリップフロップ）を備えておくことが好ましい。

図４に示すように、強度調整値は、所定の自動調整期間を経ることでほぼ一定の値に収束する。そのため、実施の形態２にかかるイコライザ制御回路５０ａのように自動調整処理を停止しても、強度調整値が一定の値に収束していればその後の受信回路２ａの動作は正常に行われる。そして、自動調整処理を停止することで、半導体装置１ａは、強度調整値の更新処理にかかる消費電力を削減することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図３に示した強度判定回路５１の構成は、上記において説明した回路以外であっても適宜変更することが可能である。

１、１ａ半導体装置
２、２ａ受信回路
３、３ａ処理部
４ＰＬＬ
１０イコライザ回路
２０、３０保持部
３２位相判定結果フィルタ回路
４０クロック位相制御回路
４１位相判定回路
４２位相判定結果フィルタ回路
４３位相調節回路
４４、４５位相補間回路
５０、５０ａイコライザ制御回路
５１強度判定回路
５２強度判定結果フィルタ回路
５３、５４強度更新回路
２１〜２４、３１〜３３フリップフロップ
６０〜６３、７１〜７４ＥＸＯＲ回路
６４、６５、７５、７６ＡＮＤ回路
７１ＥＸＮＯＲ回路
ＣＬＫ．ｄａｔａサンプリングクロック
ＣＬＫ．Ｅｄｇｅ相補サンプリングクロック
Ｅａｒｌｙ、Ｌａｔｅフラグ
Ｄ．Ｃｄｒ位相遅れ指示信号
Ｕ．Ｃｄｒ位相進み指示信号
Ｓｔｒｏｎｇ、Ｗｅａｋフラグ
Ｄ．Ｅｑ強度抑制信号
Ｕ．Ｅｑ強度強化信号
Ｄａｔａ．Ｅｑ補正入力信号
Ｅｄｇｅ１〜Ｅｄｇｅ３境界データ
Ｄａｔａ０〜Ｄａｔａ３データ

Claims

強度調整値に基づき入力信号の受信強度を調節して、補正入力信号を生成するイコライザ回路と、
前記補正入力信号により伝達されるデータの値をサンプリングするサンプリングクロックに基づいてサンプリングされた前記データを受信した順に複数保持する第１の保持部と、
前記データの境界値をサンプリングする相補サンプリングクロックに基づいてサンプリングされた前記補正入力信号の値を受信した順に複数保持する第２の保持部と、
前記第１の保持部の複数の出力信号と、前記第２の保持部の複数の出力信号と、に基づき前記補正入力信号の受信強度の強弱を判定し、当該判定結果に基づき前記強度調整値を更新するイコライザ制御回路と、を有し、
前記イコライザ制御回路は、前記第１の保持部において最も早いタイミングで保持された第１のデータと前記第１のデータの次に保持された第２のデータとが同一の極性を示す場合は、前記第２の保持部において保持された複数の値に基づき前記受信強度の強弱の判定を行い、
前記第１のデータと前記第２のデータとが同一の極性を示す状態において、前記第２のデータと前記第２のデータに続く第３のデータとの境界値に相当する第１の境界データと、前記第３のデータと前記第３のデータに続く第４のデータとの境界値に相当する第２の境界データと、が前記第３のデータと異なる極性を示す場合は前記受信強度が弱いと判定して前記強度調整値を前記受信強度が大きくなるように更新し、前記第１、第２の境界データが前記第３のデータと同一極性を示す場合は前記受信強度が強いと判定して前記強度調整値を前記受信強度が小さくなるように更新し、
前記イコライザ制御回路は、さらに、調整停止信号が入力され、
前記調整停止信号がイネーブル状態になる前の更新が前記強度調整値を大きくする更新処理であった場合、イネーブル状態の前記調整停止信号が入力された時点での前記強度調整値を維持し、
前記調整停止信号がイネーブル状態になる前の更新が前記強度調整値を小さくする更新処理であった場合、イネーブル状態の前記調整停止信号が入力された時点での前記強度調整値を一段階大きな値に更新した後に更新後の強度調整値を維持する受信回路。
強度調整値に基づき入力信号の受信強度を調節して、補正入力信号を生成するイコライザ回路と、
前記補正入力信号により伝達されるデータの値をサンプリングするサンプリングクロックに基づいてサンプリングされた前記データを受信した順に複数保持する第１の保持部と、
前記データの境界値をサンプリングする相補サンプリングクロックに基づいてサンプリングされた前記補正入力信号の値を受信した順に複数保持する第２の保持部と、
前記第１の保持部の複数の出力信号と、前記第２の保持部の複数の出力信号と、に基づき前記補正入力信号の受信強度の強弱を判定し、当該判定結果に基づき前記強度調整値を更新するイコライザ制御回路と、
前記第１の保持部の複数の出力信号と、前記第２の保持部の複数の出力信号とに基づき前記サンプリングクロック及び前記相補サンプリングクロックの位相を調節するクロック位相制御回路と、を有し、
前記イコライザ制御回路は、前記第１の保持部において最も早いタイミングで保持された第１のデータと前記第１のデータの次に保持された第２のデータとが同一の極性を示す場合は、前記第２の保持部において保持された複数の値に基づき前記受信強度の強弱の判定を行い、
前記第１のデータと前記第２のデータとが同一の極性を示す状態において、前記第２のデータと前記第２のデータに続く第３のデータとの境界値に相当する第１の境界データと、前記第３のデータと前記第３のデータに続く第４のデータとの境界値に相当する第２の境界データと、が前記第３のデータと異なる極性を示す場合は前記受信強度が弱いと判定して前記強度調整値を前記受信強度が大きくなるように更新し、前記第１、第２の境界データが前記第３のデータと同一極性を示す場合は前記受信強度が強いと判定して前記強度調整値を前記受信強度が小さくなるように更新し、
前記クロック位相制御回路は、
前記第２のデータと前記第１の境界データとが異なる値であって、かつ、前記第３のデータと前記第２の境界データとが異なる値である場合、前記サンプリングクロック及び前記相補サンプリングクロックの位相を遅らせ、
前記第３のデータと前記第１の境界データとが異なる値であって、かつ、前記第４のデータと前記第２の境界データとが異なる値である場合、前記サンプリングクロック及び前記相補サンプリングクロックの位相を早める受信回路。
前記第１の保持部は、前記第１乃至第４のデータを保持し、
前記第２の保持部は、前記第１の境界データと、前記第２の境界データとを少なくとも保持する請求項１又は２に記載の受信回路。
前記イコライザ制御回路は、
前記受信強度の判定結果を累積した累積値を保持し、前記累積値が上限値又は下限値に達したことに応じて前記強度調整値の更新を指示する強度強化信号又は強度抑制信号を出力する強度判定結果フィルタ回路と、
前記強度強化信号又は前記強度抑制信号に応じて前記強度調整値を更新する強度更新回路と、を有し、
前記強度判定結果フィルタ回路は、前記累積値が前記上限値又は前記下限値に達したことに応じて、前記累積値を初期値にリセットする請求項１乃至３のいずれか１項に記載の受信回路。
前記第１の保持部及び前記第２の保持部は、それぞれ複数のフリップフロップが直列に接続されたシフトレジスタであって、前記複数のフリップフロップの出力信号のそれぞれを前記イコライザ制御回路に出力する請求項１乃至４のいずれか１項に記載の受信回路。
前記クロック位相制御回路は、
前記位相の判定結果を累積した累積値を保持し、前記累積値が予め設定された上限値又は下限値に達したことに応じて前記サンプリングクロック及び前記相補サンプリングクロックの位相を指定する位相遅れ指示信号又は位相進み信号を出力する位相判定結果フィルタ回路と、
前記位相遅れ指示信号又は前記位相進み指示信号に応じて前記サンプリングクロック及び前記相補サンプリングクロックの位相を制御する位相調節回路と、を有し、
前記位相判定結果フィルタ回路は、前記累積値が前記上限値又は前記下限値に達したことに応じて、前記累積値を初期値にリセットする請求項２に記載の受信回路。