JP5521891B2 - 受信回路 - Google Patents
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Description
Yn=C0×Xn−C1×X(n−1)−C2×X(n−2)
Yn=C0×Xn−C1×D(n−1)−C2×D(n−2)
図4は第1の実施形態による受信回路の構成例を示す図であり、その動作例を図17に示す。受信回路は、サンプリング回路401、アダプティブ無限インパルス応答(IIR)型等化回路402、制御回路403、位相検出回路404、第1のフィルタ405及び位相調整回路406を有する。受信回路は、集積回路チップ内、チップ間(装置内、装置間)でビットレートの高いデジタルデータを、通信線を介して送信回路から受信する。
C1(n)=C1(n−1)−μ×(Y(n)−Dd(n))×Dfb1
C2(n)=C2(n−1)−μ×(Y(n)−Dd(n))×Dfb2
図10(A)〜(C)は、第2の実施形態による受信回路の処理を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。アダプティブIIR型等化回路402は、フィードバックするデータのビット間隔を変更する。例えば、データは、ハイレベルを「+1」の値で表し、ローレベルを「−1」の値で表し、中間レベルを「0」の値で表す。図17に示すように、位相同期後におけるセンタ用データ1701は、+1及び−1周辺が多く、バウンダリ用データ1702は、+1、−1及び0周辺が多いという特性がある。そこで、その周辺の分解能を高めるために、図10(B)及び(C)のようにビット間隔に粗密を付けたデータをフィードバックすることにより実際のビット数よりも高い分解能とすることが可能となる。図10(A)は通常の等間隔の3ビットデータを示す。図10(B)は、センタ用データ1701のための不等間隔の3ビットデータであり、+1及び−1周辺で間隔が狭く高分解能となる。図10(C)は、バウンダリ用データ1702のための不等間隔の3ビットデータであり、+1、−1及び0周辺で間隔が狭く高分解能となる。このデータ変換は、ビット数調整回路706により行われる。例えば、第1のIIRフィルタ及び第2のIIRフィルタを有し、第1のIIRフィルタはセンタ用データ1701に対して図10(B)の変換を行い、第2のIIRフィルタはバウンダリ用データ1702に対して図10(C)の変換を行う。
図11は、第3の実施形態による受信回路の構成例を示す図である。第1及び第2の実施形態の受信回路は、入力データに対して位相追従を行うトラッキングCDR方式である。これに対し、第3の実施形態の受信回路は、入力データに対して位相追従を行わないブラインドCDR方式である。図11は、図4に対して、位相調整回路406を削除し、データ判定回路1101を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
図7のIIRフィルタ501内のビット数調整回路706は、制御信号CTRLによって設定されたビット数に対して、不要なビットをLSB側から順に0出力に固定する。これにより、後段のフリップフロップ707,708の出力においても該当するビットは0に固定されるため等価的にビット数が削減された状態となる。本実施形態では、消費電力をより削減するためのIIRフィルタ501を説明する。
図14は、第5の実施形態によるIIRフィルタ501の構成例を示す図である。図14は、図7に対して、ビット数調整回路706を削除し、乗算器704、フリップフロップ710、セレクタ1401,1402を追加したものである。フリップフロップ710は、フリップフロップ708の出力データDfb2を遅延し、データDfb3を出力する。乗算器704は、データDfb3及び等化係数C3を乗算する。加算器709は、乗算器701の出力値から乗算器702,703,704の出力値を減算する。以下、本実施形態が第1の実施形態と異なる点を説明する。本実施形態は、IIRフィルタ501のタップ数を制御する。制御回路403からアダプティブIIR型等化回路402への入力信号である制御信号CTRLとして、ビット数を制御する信号CTRLbとタップ数を制御する信号CTRLtを有する。
402 アダプティブIIR型等化回路
403 制御回路
404 位相検出回路
405 第1のフィルタ
406 位相調整回路
Claims (5)
- 入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路と、
前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、
前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、
前記位相検出回路の出力信号に対してフィルタリングを行う第1のフィルタと、
前記第1のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路と
を有することを特徴とする受信回路。 - 前記制御回路は、前記等化回路の誤差が閾値以下を保ちつつ、前記無限インパルス応答フィルタのフィードバックするデータのビット数が最小になるように制御することを特徴とする請求項1記載の受信回路。
- 前記無限インパルス応答フィルタは、前記フィードバックするデータのビット間隔が不等間隔であることを特徴とする請求項1又は2記載の受信回路。
- 前記無限インパルス応答フィルタは、前記フィードバックする複数ビットのデータをビット毎に記憶する複数の1ビットフリップフロップを有し、下位ビット側の1ビットフリップフロップの出力を固定値にし、かつクロック信号を止めることにより、前記フィードバックするデータのビット数を減らすことを特徴とする請求項1〜3のいずれか1項に記載の受信回路。
- 前記制御回路は、前記第1のフィルタの出力信号を基に前記無限インパルス応答フィルタのタップ数を調整することを特徴とする請求項1〜4のいずれか1項に記載の受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010185253A JP5521891B2 (ja) | 2010-08-20 | 2010-08-20 | 受信回路 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JP2012044534A JP2012044534A (ja) | 2012-03-01 |
JP5521891B2 true JP5521891B2 (ja) | 2014-06-18 |
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JP (1) | JP5521891B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5998612B2 (ja) * | 2012-04-23 | 2016-09-28 | 富士通株式会社 | 補間回路および受信回路 |
JP6148166B2 (ja) * | 2013-12-16 | 2017-06-14 | 三菱重工業株式会社 | 水中探知装置及び水中探知方法 |
JP6488863B2 (ja) * | 2015-05-07 | 2019-03-27 | 富士通株式会社 | 受信回路及び受信回路の制御方法 |
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JP2012044534A (ja) | 2012-03-01 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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