JP5954160B2 - クロック・データリカバリィ方法および回路 - Google Patents

Description

本発明は、クロック・データリカバリィ(Clock Data Recovery: CDR)方法およびＣＤＲ回路に関する。

通信基幹向け装置や、サーバーなどの情報処理機器では、装置に使用される集積回路チップ内およびチップ間(装置内、装置間)において、高いビットレートで信号を送受信する高速Ｉ／Ｏ用データ受信回路が使用される。

上記の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートの向上や電力効率の向上が求められている。また、データレートの増加に伴い、高精度なアナログ回路である位相補間回路の設計や、後段のデジタル回路を含めたフィードバック系全体のシミュレーションの困難さが増している。位相補間回路の動作速度を低減する方策として、ボーレート(Baud-rate)サンプリングを用いた手法や、ブラインドサンプリングを用いた手法が提案されている。ボーレートサンプリングを用いる方法は、広く用いられる２×方式に比べて使用するクロック周波数が半分になるため、電力効率や動作速度の点で有利である。

また、ボーレートサンプリングではないが、オーバーサンプリングを行ってその中で最も確からしい値を選択するという手法が提案されている。この手法によれば、高精度な位相補間回路を不要とし、デジタル回路からアナログ回路へのフィードバックを無くすことができる。

さらに、フロントエンド部にアナログ・デジタル変換器を用いた、ブラインドサンプリング型（データ補間型）のＣＤＲ回路が提案されている。このＣＤＲ回路でも、高精度なＰＬＬなどの位相補間回路が不要である。

特開２００７−１７４０２３号公報

O. Tyshchenko, A. Sheikholeslami, H. Tamura, M. Kibune, H. Yamaguchi, and J. Ogawa, "A 5Gb/s ADC-Based Feed-Forward CDR in 65nm CMOS," IEEE Journal of Solid-State Circuits, Vol. 45, No. 6, pp. 1091-1098, June. 2010. O. Tyshchenko, A. Sheikholeslami, H. Tamura, Y. Tomita, H. Yamaguchi, M. Kibune, T. Yamamoto, "A Fractional-Sampling-Rate ADC-Based CDR with Feed-Forward Architecture in 65nm CMOS," IEEE International Solid-State Circuits Conference (ISSCC), Digest of Tech. Papers, pp. 166-167, Feb. 2010. Mueller, K. & Muller, M. "Timing Recovery in Digital Synchronous Data Receivers" Communications, IEEE Transactions on, 1976, 24, 516 - 531 Spagna, F.; Chen, L.; Deshpande, M.; Fan, Y.; Gambetta, D.; Gowder, S.; Iyer, S.; Kumar, R.; Kwok, P.; Krishnamurthy, R.; chun Lin, C.; Mohanavelu, R.; Nicholson, R.; Ou, J.; Pasquarella, M.; Prasad, K.; Rustam, H.; Tong, L.; Tran, A.; Wu, J. & Zhang, X. "A 78mW 11.8Gb/s serial link transceiver with adaptive RX equalization and baud-rate CDR in 32nm," CMOS Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010 IEEE International, 2010, 366 - 367

上記のように、ボーレートサンプリングの手法およびブラインドサンプリングの手法をＣＤＲ回路に適用することにより、データレートの向上および電力効率の向上を実現できる。しかしながら、両者を同時に適用すると、ブラインドサンプリングの手法では、データの補間を伴うため、サンプリングレートの低いボーレートサンプリングの手法を用いると、データが欠落してしまうというという課題がある。

実施形態では、ボーレートサンプリングおよびブラインドサンプリングの両方を行い、フィードバックループがデジタル回路で実現され、高精度のクロック・データ再生が行えるＣＤＲ回路が実現される。

第１の態様によれば、クロック・データリカバリィ回路は、積分回路と、アナログ・デジタル変換器と、データ補間回路と、位相比較回路と、フィルタと、判定帰還等化回路と、判定回路と、を有する。積分回路は、入力データ信号を、サンプルクロックの２周期に渡って積分する。アナログ・デジタル変換器は、積分回路の出力信号を、サンプルクロックに応じてデジタル信号に変換する。データ補間回路は、アナログ・デジタル変換器の出力を、位相情報に応じて補間して補間データを生成する。位相比較回路は、補間データのサンプルクロックに対する位相を比較する。フィルタは、位相比較回路の比較結果をフィルタリング処理して位相情報を生成する。判定帰還等化回路は、決定した出力データに応じて補間データに対して等化処理を行う。判定回路は、判定帰還等化回路の出力を２値判定して出力データを生成する。

第２の態様によれば、クロック・データリカバリィ回路は、積分回路と、アナログ・デジタル変換器と、デジタル積分器と、データ補間回路と、位相比較回路と、フィルタと、判定帰還等化回路と、判定回路と、を有する。積分回路は、入力データ信号を、サンプルクロックの１周期に渡って積分する。アナログ・デジタル変換器は、積分回路の出力信号を、サンプルクロックに応じてデジタル信号に変換する。デジタル積分器は、アナログ・デジタル変換器の出力に、１周期前のアナログ・デジタル変換器の出力を加算する。データ補間回路は、デジタル積分器の出力を、位相情報に応じて補間して補間データを生成する。位相比較回路は、補間データのサンプルクロックに対する位相を比較する。フィルタは、位相比較回路の比較結果をフィルタリング処理して位相情報を生成する。判定帰還等化回路は、決定した出力データに応じてデータ補間回路の出力に対して等化処理を行う。判定回路は、判定帰還等化回路の出力を２値判定して出力データを生成する。

実施形態のクロック・データリカバリィ回路は、フロントエンド部で２データユニット（２ＵＩ）積分を行うことで、ボーレートサンプリング方式とブラインドサンプリング方式を同時に使用することができるため、それぞれの利点を享受する。
ボーレート(Baud-rate)サンプリング方式の利点としては、２×オーバーサンプリング方式に比べて用いるクロックの周波数が１／２となり、電力効率や最大動作周波数の向上が見込まれる。

また、ブラインド方式の利点としては、アナログ・デジタル変換器（ＡＤＣ）をフロントエンドに持った構成にすることで、デジタル回路からアナログ回路へのフィードバックパスを無くし、設計効率の向上が図られる。また、設計の難しい高精度な位相補間回路が不要となる。

さらに、フロントエンドにＡＤＣを設けることで、２次以上の高次の補間を容易に行えるようになり、高次の補間を用いることにより、補間誤差を軽減することができる。さらに、非特許文献３に記載されたMueller-Muller Phase Detectorを用いた位相検出といった、アナログ回路では困難な複雑な演算を十分に用いることが可能となり、サンプリングタイミングの誤差を低減できる。

図１は、ＡＤＣをフロントエンドに有する一般的なブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。 図２は、図１のＣＤＲ回路で、データレートに対して２倍の速度のサンプルクロックでサンプリングを行う２×オーバーサンプリングを行う場合に、１次補間方法で補間データを生成する処理を説明する図である。 図３は、図１のＣＤＲ回路で、ボーレートに等しい周期のサンプルクロックでサンプリングを行う場合に、１次補間方法で補間データを生成する処理を説明する図であり、（Ａ）はある位相差の場合を、（Ｂ）は大きな補間誤差が発生する位相差の場合を、示す。 図４は、第１実施形態のボーレートサンプリングを行うブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。 図５は、２ＵＩ積分回路に使用される積分回路の構成および動作を示す図であり、（Ａ）が回路図を、（Ｂ）が動作タイムチャートを示す。 図６は、２ＵＩ積分回路の構成および動作を示す図であり、（Ａ）が構成を、（Ｂ）が動作タイムチャートを示す。 図７は、第１実施形態において、ボーレートと同じ周期のサンプルクロックでサンプリングを行う場合の２ＵＩ積分波形を示し、１次補間方法で補間データを生成する処理を説明する図であり、（Ａ）と（Ｂ）は補間係数が異なる場合を示す。 図８は、 ２ＵＩ積分後の波形から受信データを再生する方法を説明する図である。 図９は、データ補間回路で行う２次補間を説明する図である。 図１０は、ユニットパルスを２ＵＩ積分した場合の応答例を示す図である。 図１１は、フィルタの構成例であり、（Ａ）および（Ｂ）は異なる構成例を示す。 図１２は、第２実施形態のボーレートサンプリングを行うブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。 図１３は、第３実施形態のボーレートサンプリングを行うブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。

実施形態を説明する前に、一般的なブラインドサンプリング型（データ補間型）のＣＤＲ回路、およびそれにボーレート(Baud-rate)サンプリングを適用した場合の問題を説明する。

図１は、ＡＤＣをフロントエンドに有する一般的なブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。

図１のブラインドサンプリング型ＣＤＲ回路は、ＰＬＬ回路１１と、等化回路（ＥＱ）１２と、アナログ・デジタル変換器（ＡＤＣ）１３と、デジタルＣＤＲ処理回路１４と、を有する。デジタルＣＤＲ処理回路１４は、データ補間回路(Data Interpolator: DI)１５と、判定回路１６と、位相検出回路(Phase Detector: PD)１７と、フィルタ(Filter)１８と、を有する。

ＰＬＬ回路１１は、水晶発振器等から与えられる低速のクロックRef.clkの周波数を入力データ信号Data inのデータレートまで逓倍し、サンプルクロックSamp.CLKを生成する。サンプルクロックSamp.CLKと入力データ信号Data inは非同期な信号である。ＥＱ１２は、入力データ信号Data inの以前の周期のシンボル値の影響を補正するアナログ等化処理を行う。等化処理を行う箇所は、図１の例に限定されず、送信側で行うことも、デジタル変換された入力データに対してデジタル等化処理を行う場合もある。

ＡＤＣ１３は、ＥＱ１２の出力を所定ビット数のデジタルデータに変換する。上記のように、サンプルクロックSamp.CLKと入力データ信号Data inは非同期な信号であるため、ＡＤＣ１３は必ずしも入力データ信号の１データ区間（１ＵＩ）の中心部のタイミングでＡ／Ｄ変換しているわけではない。そこで、デジタルＣＤＲ処理回路１４は、ＡＤＣ１３の出力する複数のサンプルされたデジタル値に対して、１ＵＩの中心部に相当するような値を作り出すようにデータ補間処理を行い、補間データを１／０判定して１ビットのデータを生成する。

ＤＩ１５は、所定の補間方法に基づいて、１ＵＩの中心部に相当する値を作り出す補間係数でＡＤＣ１３の出力するデータの補間処理を行う。

判定回路１６は、ＤＩ１５の出力する補間処理されたデータを所定に閾値レベルと比較する１／０判定を行い、１ビットの出力データData outを生成する。ＰＤ１７は、出力データData outから、入力データ信号Data inとサンプルクロックSamp.CLKとの位相差を検出する。フィルタ１８は、ＰＤ１７の出力する位相差のデータをフィルタ処理（ローパスフィルタ処理）し、位相情報を生成する。

ＤＩ１５は、フィルタ１８の出力する位相情報に基づいて、１ＵＩの中心部に相当する値を作り出す補間係数を決定し、補間処理を行う。ＤＩ１５で行うもっとも簡単な補間方法は、１次補間方法である。

図２は、図１のＣＤＲ回路で、データレートに対して２倍の速度のSamp.CLKでサンプリングを行う２×オーバーサンプリングを行う場合に、１次補間方法で補間データを生成する処理を説明する図である。

図２に示すサンプリングおよびデータ補間方法は、一般的に用いられるＣＤＲ方式の位相比較回路が、データの中央とデータの遷移点の情報を利用する方式であることに起因する。図２に示すように、データは１データ区間（１ＵＩ）単位で変化する。図２において、実線がデータの変化を示し、丸印が非同期に行ったサンプル値を示し、点線は隣接する二つのサンプル値の間を１次補間する補間直線を示し、三角印が隣接する二つのサンプル値の間を１次補間した補間値を示す。補間データは、Samp.CLKとData inの位相差に応じて補間係数を設定することで、この点線上を自由に動くことができるので、データ区間のちょうど中心に三角印の補間データが位置するように、補間係数を設定する。図２では、補間係数を０．５、すなわち隣接する二つのサンプル値の中間値を補間値とする場合を示している。

ここで、図１のブラインドサンプリング型ＣＤＲ回路で、サンプルクロックSamp.CLKをボーレート(Baud-Rate)、つまり、1データ区間につき１度のサンプリングを行うようにした場合を考える。

図３は、図１のＣＤＲ回路で、ボーレートに等しい周期のSamp.CLKでサンプリングを行う場合に、１次補間方法で補間データを生成する処理を説明する図であり、（Ａ）はある位相差の場合を、（Ｂ）は大きな補間誤差が発生する位相差の場合を、示す。

図３の（Ａ）に示すように、図２の場合に比べて大きな補間誤差が生じる。最悪の場合には、図３の（Ｂ）に示すように、データを全く再現できず、データが失われてしまうという問題が発生する。

図４は、第１実施形態のボーレートサンプリングを行うブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。

第１実施形態のＣＤＲ回路は、ＰＬＬ回路２１と、等化回路（ＥＱ）２２と、２ＵＩ積分回路３１と、アナログ・デジタル変換器（ＡＤＣ）２３と、デジタルＣＤＲ処理回路２４と、を有する。デジタルＣＤＲ処理回路２４は、データ補間回路(Data Interpolator: DI)２５と、位相比較回路２７と、フィルタ(Filter)２８と、判定帰還等化回路(Decision Feedback Equalizer: DFE)３２と、判定回路２６と、を有する。

ＰＬＬ回路２１は、水晶発振器等から与えられる低速のクロックRef.clkの周波数を入力データ信号Data inのデータレートまで逓倍し、サンプルクロックSamp.CLKを生成する。サンプルクロックSamp.CLKと入力データ信号Data inは非同期な信号である。ＥＱ２２は、入力データ信号Data inの以前の周期のシンボル値の影響を補正するアナログ等化処理を行う。２ＵＩ積分回路３１は、ＥＱ２２の出力を、サンプルクロックSamp.CLKの２周期、すなわち２ＵＩの期間積分した信号を生成する。ＡＤＣ２３は、２ＵＩ積分回路３１の出力を所定ビット数のデジタルデータに変換する。

デジタルＣＤＲ処理回路２４は、ＡＤＣ２３の出力する複数のサンプルされたデジタル値に対して、１ＵＩの中心部に相当するような値を作り出すデータ補間処理を行い、補間データを１／０判定して１ビットの出力Data outデータを生成する。

データ補間回路２５は、所定の補間方法に基づいて、１ＵＩの中心部に相当する値を作り出す補間係数でＡＤＣ２３の出力するデータの補間処理を行う。位相比較回路２７は、データ補間回路２５の出力x_kおよび判定回路２６の判定結果A_kに基づいて、データ補間回路２５の出力x_kのサンプルクロックSamp.CLKに対する位相を示す位相差データ(x_k-x_k-1)A_k-1を生成する。フィルタ２８は、位相比較回路２７の出力する位相差データ(x_k-x_k-1)A_k-1をフィルタ処理し、位相情報phを生成する。

データ補間回路２５は、フィルタ２８の出力する位相情報phに基づいて、１ＵＩの中心部に相当する値を作り出す補間係数を決定し、補間処理を行う。

判定帰還等化回路３２は、判定回路２６の判定結果A_kに基づいて、データ補間回路２５の出力x_kに対する等化処理を行う。判定回路２６は、判定帰還等化回路３２の出力する補間処理おより判定帰還等化処理が施されたデータを所定に閾値レベルと比較する１／０判定を行い、判定結果A_kを生成する。判定結果A_kが、出力データData outである。
以上のように、第１実施形態のＣＤＲ回路は、図１のＣＤＲ回路に類似した構成を有し、２ＵＩ積分回路３１および判定帰還等化回路３２が設けられていることが異なる。以下、２ＵＩ積分回路３１および判定帰還等化回路３２について説明する。

図５は、２ＵＩ積分回路３１に使用される積分回路３３の構成および動作を示す図であり、（Ａ）が回路図を、（Ｂ）が動作タイムチャートを示す。
積分回路３３は、増幅器３４と、２個のスイッチＳＷ１およびＳＷ２と、容量Ｃと、を有する。ＳＷ２をオン（接続）することにより、容量Ｃは初期値にリセット(reset)される。ＳＷ２をオフ（遮断）した後、ＳＷ１をオンすると、入力信号を増幅した増幅器３４の出力により容量Ｃが充電（または放電）され、入力信号の積分(integration)が行われる。ＳＷ１をオフすると積分が終了され、積分値が保持(hold)されて出力される。ＳＷ１がオンの期間を積分期間、ＳＷ１およびＳ２がオフの期間を出力期間、ＳＷ２がオンの期間をリセット期間とする。図５の積分回路は、広く知られているのでこれ以上の説明は省略する。

図６は、２ＵＩ積分回路３１の構成および動作を示す図であり、（Ａ）が構成を、（Ｂ）が動作タイムチャートを示す。

２ＵＩ積分回路３１は、４個の積分回路３３Ａ−３３Ｄと、スイッチＳＷ３と、を有する。積分回路３３Ａ−３３Ｄは、図５に示した積分回路であるが、これに限定されるものではない。積分回路３３Ａ−３３Ｄは、積分期間を２ＵＩ、出力期間を１ＵＩ、リセット期間を１ＵＩ、とするサイクルを繰り返し、積分回路３３Ａ−３３Ｄは、動作サイクルが１ＵＩずつずれている。

積分回路３３Ａが積分期間の前半の１ＵＩの期間の時、積分回路３３Ｂはリセット期間で、積分回路３３Ｃは出力期間で、積分回路３３Ｄは積分期間の後半の１ＵＩの期間である。次の１ＵＩの期間では、積分回路３３Ａは積分期間の後半の１ＵＩの期間、積分回路３３Ｂは積分期間の前半の１ＵＩの期間で、積分回路３３Ｃはリセット期間で、積分回路３３Ｄは出力期間である。さらに次の１ＵＩの期間では、積分回路３３Ａは２ＵＩの間積分した値を出力する出力期間となり、積分回路３３Ｂは積分期間の後半の１ＵＩの期間で、積分回路３３Ｃは積分期間の前半の１ＵＩの期間、積分回路３３Ｄはリセット期間である。

以下このような動作を繰り返すことにより、積分回路３３Ａ−３３Ｄで、１ＵＩずつずれながら２ＵＩ積分が行われる。
上記のように、第１実施形態では、フロントエンド部分にてデータ区間の２倍の区間積分をする２ＵＩ積分を行う。

図７は、第１実施形態において、２ＵＩ積分した信号をボーレートと同じ周期のSamp.CLKでサンプリングを行う場合を示し、１次補間方法で補間データを生成する処理を説明する図であり、（Ａ）と（Ｂ）は補間係数が異なる場合を示す。

図７において、実線は積分する前の入力データ信号Datainを示す。さらに、図７において、丸印がＡＤＣ２３が非同期に行ったサンプル値を示し、点線は隣接する二つのサンプル値の間を１次補間する補間直線を示し、三角印が隣接する二つのサンプル値の間を１次補間した補間値を示す。

２ＵＩ積分することにより、サンプリングレート以上の高周波成分が無くなるので補間誤差が軽減され、ボーレート(Baud-rate)のサンプリングでも元のデータ変化のトレースの再現性が向上していることがわかる。これは、補間係数が異なる図７の（Ａ）および（Ｂ）の両方で、向上している。

図８は、 ２ＵＩ積分後の波形から受信データを再生する方法を説明する図である。
図８に示すように１ＵＩ前のデータを用いて、１／０の閾値を変更する。第１実施形態では、判定帰還等化回路３２が、判定回路２６の判定結果に応じて等化処理を行うことにより、実質的に閾値の変更を行なう。具体的には、１ＵＩ前のデータが“１”の時には補間データx_kを減少させ、 “０”の時にはx_kを増加するように等化処理を行う。

ＰＬＬ回路２１、ＥＱ２２、ＡＤＣ２３、データ補間回路２５、位相比較回路２７、フィルタ(Filter)２８および判定回路２６は、図１のものと同様のものが使用可能であるが、第１実施形態に適したものを使用することが望ましい。以下、第１実施形態に適したデータ補間回路２５、位相比較回路２７、フィルタ(Filter)２８について説明する。

データ補間回路２５および位相比較回路２７で行うもっとも簡単な補間方法は、１次補間方法である。非特許文献１から４などは、補間誤差の軽減のため、２次以上の高次の補間、およびMueller-Muller Phase Detector（ＭＭＰＤ）を用いた位相検出といった高精度の補間および位相差検出方法を提案している。このような方法は、複雑な処理を行う必要があり、アナログ処理によるＣＤＲ処理回路では実現が難しかった。これに対して、第１実施形態のＣＤＲ回路は、フロントエンドにＡＤＣを有し、後の処理をデジタル処理により実行できるので、上記のようなアナログ回路では困難な複雑な演算を十分に行うことができる。

データ補間回路２５は、後述するMueller-Muller方式の位相検出回路の利用や、判定帰還等化回路３２での判定を確実にするために２次以上の補間や、外挿を用いて補間誤差を軽減することが望ましい。

図９は、データ補間回路２５で行う２次補間を説明する図である。
高次の補間を用いる場合、乗算器等のデジタル回路の回路規模の増加や計算時間の増加を伴うため、適宜簡略化した近似式を用いる場合が多い。図９はその一例を示す。

図９の（Ａ）において、便宜上、連続した非同期サンプルをx_k-1, x_k, x_k+1, x_k+2をａ，ｂ，ｃ，ｄで表す。ｙ（ｐ）は、ｂとｃの間に生成される補間データで、補間係数はｐである。

補間データｙ（ｐ）は、ｙ（ｐ）＝ｙ１（ｐ）＋ｙ２（ｐ）で近似的に求めることができる。ここで、ｙ１（ｐ）は１次の補間項であり、図９の（Ｂ）に示すように、ｙ１（ｐ）＝ｂ（１−ｐ）＋ｃＰと定義される。ｙ２（ｐ）は、２次の補間項であり、図９の（Ｃ）に示すように、ｙ２（ｐ）＝０．５（（ｂ−ａ）−（ｄ−ｃ））＊ｚ（ｐ）と定義される。ここで、ｚ（ｐ）はｚ（ｐ）＝ｐ（１−ｐ）で、図９の（Ｄ）に示すような原点を通る２次関数で、ｙ２（ｐ）は、このｚ（ｐ）を、ｙ（ｐ）を挟む二組の点、ａ，ｂとｃ，ｄの傾きを平均したものでスケーリングしたものとなる。

位相比較回路２７で実行するボーレート(Baud-rate)方式の位相検出方法としては、非特許文献３に記載されたMueller−Muller方式の位相検出器(Phase Detector)の使用が考えられる。非特許文献１および２は、Mueller−Muller方式の位相検出器を利用したＣＤＲ回路を開示している。Mueller−Muller方式の位相検出器については、非特許文献１から３に記載されているので、説明は省略する。

図１０は、ユニットパルス（…00100…）を２ＵＩ積分した場合の応答例を示す図である。図１０において、丸印は、サンプリング間隔Ｔで非同期に行ったサンプル値であり、三角印は、補間によって生成されたサ補間データ値h_iで、補間データの時刻をｋＴ＋τと表す。τは、理想的なサンプルタイミングと、現在の非同期サンプルの時間差を表している。図１０に示すように、理想的な場合の２ＵＩ積分のユニットパルス応答波形は台形であるため、h₀=h₁となるように補間係数phを定めれば良い。非特許文献３および４に記載されるように、h_nはE[x_k+n・A_k]（E[x_k]はx_kの期待値）で表すことができる。丸印は非同期サンプリングであるため、時間とともに移動していくが、それに追随してh₀=h₁となるように補間係数ｐｈを制御することで、正しいタイミングτでの判定が可能となる。例えばh₀-h₁＜０であるならば補間係数ｐｈが小さすぎて、補間サンプルのサンプルタイミングがτより早くなっていると考えられるため、ｐｈを大きくする。h₀-h₁＞０の時は逆である。

図１１は、フィルタ２８の構成例であり、（Ａ）および（Ｂ）は異なる構成例を示す。図１１に示したフィルタ２８は、一般的なものであり、詳しい説明は省略するが、いずれの場合も、ローパスフィルタの機能を有する。フィルタ２８は、デジタルフィルタであり、図１１に示したものに制限されず、各種の構成が可能であり、たとえば非特許文献１等に記載されたフィルタを使用することができる。

図１２は、第２実施形態のボーレートサンプリングを行うブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。

第２実施形態のＣＤＲ回路は、位相比較回路２７ＡがＭＭＰＤ(Mueller−Muller Phase Detector)によって求めた図９で説明したh_nを判定等化回路３２Ａの係数として用いる。そのため、図４の第１実施形態と比べて、位相比較回路２７Ａおよび２−ｔａｐ判定等化回路３２Ａが異なり、さらに３個のフィルタ２８Ａ〜２８Ｃが設けられていることが異なり、他は同じである。

判定帰還等化処理は、符号間干渉を打ち消す手法であるため、位相比較回路２７ＡのＭＭＰＤで求めたh_nを２−ｔａｐ判定等化回路３２Ａの係数として用いることができる。図１２の第２実施形態は、２−ｔａｐ判定等化回路３２Ａのタップ数を２とした場合であり、h₁で２ＵＩ積分による、１タップ前の残渣を打消し、h₂でチャネルの帯域不足などに起因する符号間干渉を取り除く。h₁およびh₂は、それぞれE[x_kA_k-1]、E[x_kA_k-2]などで計算することが可能で、これらの計算はＭＭＰＤでの位相検出で必要な計算と同種であるため、ハードウェアを共通化することが可能である。

位相比較回路２７Ａは、位相差データ(x_k-x_k-1)A_k-1をフィルタ２８Ａに出力し、フィルタ２８Ａは位相差データ(x_k-x_k-1)A_k-1から位相情報phを生成し、データ補間回路２５に出力する。これは、第１実施形態と同じである。位相比較回路２７Ａは、さらにh₂に対応する位相差データx_kA_k-1をフィルタ２８Ｂに、h₁に対応する位相差データx_kA_k-2をフィルタ２８Ｃに、それぞれ出力する。フィルタ２８Ｂおよび２８Ｃは、フィルタ２８Ａと同じまたは異なるフィルタ処理を行い、処理結果h₁およびh₂を２−ｔａｐ判定等化回路３２Ａに出力する。２−ｔａｐ判定等化回路３２Ａは、h₁およびh₂に加えて判定結果A_kを用いて、上記の等化処理を行う。

図１３は、第３実施形態のボーレートサンプリングを行うブラインドサンプリング型ＣＤＲ回路の概略構成を示すブロック図である。
第３実施形態のＣＤＲ回路は、２ＵＩ積分回路３１の代わりに１ＵＩ積分回路４１を有し、ＡＤＣ２３の後に１ＵＩ遅延する遅延回路（Ｚ^-1）４３と加算回路４２からなる１ＵＩ積分回路を設けたことが第１実施形態と異なり、他は同じである。

２ＵＩ積分については、図４に示すように、アナログ処理部分の２ＵＩ積分回路３１で２ＵＩ積分を行う方法と、第３実施形態のようにアナログ処理部分では１ＵＩ積分のみを行い、デジタル処理部分で２ＵＩ積分に拡張する方法が考えられる。アナログ処理部分で積分を行う際、クロックジッタなどの原因により積分時間が変化してしまうと、正しい積分結果が得られないという問題がある。そのため、図４の第１実施形態の２ＵＩ積分回路３１では、積分パルス幅を長くすることでクロックに対する制約を軽減する。一方、同じ分解能のＡＤＣを用いる場合、第３実施形態の方が最終的に得られるデジタル信号x_kの分解能は大きくすることができる。逆に、同じ分解能の処理を行うのであれば、第３実施形態のＡＤＣ２３のビット数は、第１実施形態のＡＤＣ２３のビット数より１ビット少なくできる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

２１ ＰＬＬ回路
２２ 等化（ＥＱ）回路
２３ アナログ・デジタル変換回路（ＡＤＣ）
２４ ＣＤＲ処理回路
２５ データ補間回路
２６ 判定回路
２７ 位相比較回路
２８ フィルタ
３１ ２ＵＩ積分回路
３２ 判定帰還等化回路（ＤＦＥ）

Claims (8)

1. 入力データ信号を、サンプルクロックの２周期に渡って積分し、
   積分した信号を、前記サンプルクロックに応じてデジタル信号に変換し、
   変換した前記デジタル信号を、位相情報に応じて補間して、補間データを生成し、
   前記補間データの前記サンプルクロックに対する位相を比較し、
   前記比較結果をフィルタリング処理して前記位相情報を生成し、
   決定した出力データに応じて前記補間データに対して等化処理を行い、
   前記等化処理結果を２値判定して前記出力データを生成する、ことを特徴とするクロック・データリカバリィ方法。
2. 入力データ信号を、サンプルクロックの１周期に渡って積分し、
   積分した信号を、前記サンプルクロックに応じてデジタル信号に変換し、
   変換した前記デジタル信号に、１周期前の前記デジタル信号を加算してデジタル信号を生成し、
   前記デジタル積分信号を、位相情報に応じて補間して、補間データを生成し、
   前記補間データの前記サンプルクロックに対する位相を比較し、
   前記比較結果をフィルタリング処理して前記位相情報を生成し、
   決定した出力データに応じて前記補間データに対して等化処理を行い、
   前記等化処理結果を２値判定して前記出力データを生成する、ことを特徴とするクロック・データリカバリィ方法。
3. 入力データ信号を、サンプルクロックの２周期に渡って積分する積分回路と、
   前記積分回路の出力信号を、前記サンプルクロックに応じてデジタル信号に変換するアナログ・デジタル変換器と、
   前記アナログ・デジタル変換器の出力を、位相情報に応じて補間して補間データを生成するデータ補間回路と、
   前記補間データの前記サンプルクロックに対する位相を比較する位相比較回路と、
   前記位相比較回路の比較結果をフィルタリング処理して前記位相情報を生成するフィルタと、
   決定した出力データに応じて前記補間データに対して等化処理を行う判定帰還等化回路と、
   前記判定帰還等化回路の出力を２値判定して前記出力データを生成する判定回路と、を備えることを特徴とするクロック・データリカバリィ回路。
4. 入力データ信号を、サンプルクロックの１周期に渡って積分する積分回路と、
   前記積分回路の出力信号を、前記サンプルクロックに応じてデジタル信号に変換するアナログ・デジタル変換器と、
   前記アナログ・デジタル変換器の出力に、１周期前の前記アナログ・デジタル変換器の出力を加算するデジタル積分器と、
   前記デジタル積分器の出力を、位相情報に応じて補間して補間データを生成するデータ補間回路と、
   前記補間データの前記サンプルクロックに対する位相を比較する位相比較回路と、
   前記位相比較回路の比較結果をフィルタリング処理して前記位相情報を生成するフィルタと、
   決定した出力データに応じて前記データ補間回路の出力に対して等化処理を行う判定帰還等化回路と、
   前記判定帰還等化回路の出力を２値判定して前記出力データを生成する判定回路と、を備えることを特徴とするクロック・データリカバリィ回路。
5. 前記サンプルクロックを発生するクロック発生回路を備え、
   前記サンプルクロックは、前記入力データ信号と非同期であり、かつ前記入力データ信号の１ユニットインターバルに類似の周期を有することを特徴とする請求項３または４記載のクロック・データリカバリィ回路。
6. 前記位相比較回路は、前記アナログ・デジタル変換器の任意のサンプルタイミング離れた出力値と前記決定した出力データを乗算した値を積算することで、ユニットパルス応答を取得し、前記ユニットパルス応答の形状から位相検出を行う請求項３または４記載のクロック・データリカバリィ回路。
7. 前記判定帰還等化回路は、２タップ以上の判定帰還を行う請求項６記載のクロック・データリカバリィ回路。
8. 前記判定帰還等化回路は、前記位相比較回路にて計算された前記ユニットパルス応答を、等化係数として用いる請求項７記載のクロック・データリカバリィ回路。

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