JP4956989B2 - クロック同期方法およびクロック同期回路 - Google Patents

Description

本発明は、データの送受信において受信データのクロック位相と受信装置のクロック位相を同期させるクロック同期方法およびクロック同期回路に係り、特に受信フレーム内に付加されたクロック同期情報のアナログデータの１波形の時間幅を分割する複数のクロック位相を利用してクロック同期を取るクロック同期方法およびクロック同期回路に関する。

例えば、携帯電話のデータ通信においては、通信を確立して通話をするため、受信データのクロック位相と受信装置のクロックのクロック同期を取る必要がある。従来のディジタル通信技術においては、クロック同期を取るために受信装置にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられてきた。
ＰＬＬは、入力信号がプラスからマイナスに、またはマイナスからプラスに変化する変化点でゼロになること、即ちゼロクロスを利用しており、これをトリガとしてＰＬＬを動作させ、クロック同期を確立している。

従来のディジタルＰＬＬは図９に示すごとく、入力信号と分周器９５の出力信号（再生クロック）との位相を比較する位相比較器９３と、進み確率が大きいか遅れ確率が大きいかを判定する順序フィルタ９４と、高精度に固定されたパルスを発振する高安定固定発振器９２と、高安定固定発信機９２からのパルス信号を調整する位相制御回路９１と、周波数を１／ｎにする分周器９５とから構成される。このＰＬＬ回路は、入力信号の入力波形のゼロクロスをトリガとしてアナログ信号をディジタル信号に変換し、ディジタルＰＬＬを動作させてクロック信号の同期を確立している。

位相比較器９３は、入力信号と分周器９５の出力信号（再生クロック）との位相を比較して、その差分を差信号として順序フィルタ９４へ入力する。この差信号が入力された、順序フィルタ９４は、カウンタを内蔵しており、位相比較器９３から入力した前記差信号を進み信号、遅れ信号に分けてカウントする。すなわち、順序フィルタ９４のカウンタは、例えばｉビット（例えば４ビット、１６進）カウンタを使用して構成する場合においてカウンタの初期値Ｋ（例えばＫ＝８）を設定し、遅れ信号のときはカウンタを１増し、進み信号のときは１減らす。そして、カウンタの値がＫ＋１（例えばＫ＝８の場合は９）の時は位相が遅れているため前進信号を、カウンタの値がＫ−１（例えばＫ＝８の場合は７）の時は位相が進んでいるため後退信号を順序フィルタ９４から出力する。

この前進信号または後退信号を入力した位相制御回路９１は、再生クロックのＮ倍のパルスを発生する高安定固定発信機９２からのパルス信号に、順序フィルタ９４から前記前進信号を受信した時はパルスを一部付加し、後退信号を受信した時は前記パルス信号の一部を除去することによって位相を変更し、分周器９５を通すことによって周波数を変更し、再生クロックを再生する。

順序フィルタ９４のカウンタは、そのカウント値がＫ＋１（例えばＫ＝８の場合は９）又はＫ−１（例えばＫ＝８の場合は７）になった時、再び値がＫ（例えばＫ＝８）に設定され、上述した動作を繰り返す。この一連の動作により、再生クロックは信号に同期する。

しかし、ＰＬＬを用いたクロック同期回路を移動体通信に適用した場合、激しいフェージングの影響を受けるため、本来のデータ変化点以外でもゼロクロスが頻繁に発生し、クロックの同期が不安定になるという不具合があった。

このような不具合を解決するために、特許文献１にはＰＬＬを用いつつ、同期されたクロックに基づいて次に到来するゼロクロスを予測し、この予測したゼロクロスの回りで所定の時間のみ「１」となる制御信号を発生する方法を用いたクロック同期回路技術が開示されている。
特開平１−２４００２４号公報

このように、ディジタルＰＬＬは、入力信号の信号幅に対して、位相制御回路９１において、高安定固定発信機９２の高度に安定した、固定された周波数のクロックパルスの信号幅によって再生クロックの位相を制御することにより、クロック再生を行っている。従って、信号識別誤りが生じないように入力信号に対して再生クロックのクロックジッタを充分に小さくするためには、入力信号のビットレートに対して、高安定固定発信機の周波数を充分に高いクロック、すなわち通常入力信号のビットレートに対して数十倍にする必要がある。

このため、ＰＬＬによってクロック同期を得ようとすると、入力の周波数に対して高い周波数のクロックが必要であり、通信速度の高速化によって入力データの速度がギガヘルツのオーダーになってくると、一般の電子デバイス（例えば、ＦＰＧＡなど）では動作速度の限界から、回路を構成することができない場合があるという不具合がある。この場合、超高速で動作可能なデバイスを開発することは、コストと開発期間がかかり大きなリスクを背負うことになる。

また、従来のクロック同期方法では、フレーム毎のクロック位相の変動が大きいときには、ＰＬＬが同期はずれを起こすため、再度同期引き込みするまでの間、データの受信ができないという不具合もある。特に周波数がギガヘルツ帯域のクロックで論理回路を動作させようとすると、現在安価に手に入るデバイスの特性限界近くで該デバイスを使用することになるため、デバイス内の逓倍器で作成されたクロックの位相ジッタの影響が無視できなくなる。
例えばこの場合に、そのデバイス内のクロックジッタと入力信号の位相ジッタとの合計がクロック同期回路にとっての入力位相変動となるため、同期はずれが発生しやすくなる。その結果、無線装置の入力電力が小さく、回路内ノイズとのＳ／Ｎ比が悪い場合には、クロック同期回路の入力信号にもノイズが入力されるために、クロック同期回路が同期はずれを起こし、受信可能となる時間確立が低下するという不具合があった。特に、携帯電話等の無線通信においては、電波受信条件が悪い場合が多く、クロック同期はずれにより、通話品質の劣化が生じやすいという不具合があった。

本願発明の目的は、前述の従来技術による不具合を除去することであり、互いに非同期である送信装置が送信するデータである受信フレームのクロック位相と受信装置のクロック同期を取るときに、入力周波数に対して２倍から１０倍程度のクロック周波数によって同期可能なクロック同期方法およびクロック同期回路を提供することである。
また、本願発明は、フレーム毎にクロック位相の変動が大きく、クロック同期はずれを起こしても、同期引き込み時間が速く、データ受信ができない時間確率を低減することを可能とするクロック同期方法およびクロック同期回路を提供することも目的としている。

前述した複数の目的を達成するため、第１の発明は、予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、クロック同期を得る最適な位相を判定することを特徴とする。

第２の発明は、予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
前記受信フレーム中のクロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較する最適位相判定手段とを備えることを特徴とする。

第３の発明は、予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定することを特徴とする。

第４の発明は、予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
前記受信フレーム中のクロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とする。

第５の発明は、予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定することを特徴とする。

第６の発明は、予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
前記受信フレーム中のクロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
前記積分手段の累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とする。

本発明によるクロック同期方法およびクロック同期回路によれば、受信装置が、入力信号識別手段と、積分手段と、最適位相判定手段とを備え、受信装置が、前記受信フレームを受信したときに、入力信号識別手段が、前記受信フレームのクロック同期情報の大きさ（ディジタル値）を識別し、積分手段が、前記入力信号識別手段の識別結果を位相毎に累積加算し、最適位相判定手段が、前記積分手段の累積加算結果を位相毎に比較する。これにより、各位相の中から累積加算結果が最大の位相、または、受信フレームの前記予め定められた信号の累積加算結果に最も近い位相を、クロック同期を得るために最適な位相であると判定するために、受信フレーム毎に最も確からしいクロック位相を選択することができる。このためＰＬＬ回路を用いなくてもクロック同期が可能であり、このため入力信号のビットレートに対して、高安定固定発信機の周波数を数十倍にする必要がなく、数倍程度で済む。従って、入力データがギガヘルツオーダーの速度になっても、特殊な専用デバイスを開発する必要がなくなる。
また、フレーム毎に位相変動が激しい受信状態においても、各フレーム受信期間におけるデータ誤り率を最も下げる効果があるために、通信期間内における平均誤り率を低下させることができる。
また、積分手段を用いることにより、クロック同期において誤った位相に同期する確率を下げることができる。
さらに、受信フレームのクロック同期情報がフレーム同期用ビットの機能を果たすので、フレーム同期ビットが不要になり、伝送効率をあげることができる。

以下、本発明によるクロック同期方法およびクロック同期回路の一実施形態を、図面を参照して詳細に説明する。

<図の説明>
図１は、本発明の一実施形態の全体構成図である。
図２は、本発明の一実施形態の一部分を表した図である。
図３は、受信したクロック位相情報と識別クロックとの位相関係を模式的に表した図である。
図４は、受信したアナログデータのクロック位相情報と識別クロックとの位相関係を模式的に表した図である。
図５は、受信フレームの構成例を表した図である。
図６は、クロック同期情報が４ビットであり、入力信号と識別クロックとの位相関係が図４に示すような場合に、簡易な入力信号検出手段を使用した場合の積分手段の積分結果の例を示す図である。
図７は、本発明の他の実施例を示す構成図である。
図８は、受信フレームの他の構成例を表した図である。
図９は、ＰＬＬの回路図である。

<実施形態１>
<構成の説明>
本発明の一実施形態によるクロック同期方法およびクロック同期回路の構成例を、図１を用いて説明する。
本実施形態のクロック同期方法を適用したクロック同期回路は、図１に示すごとく、入力データをディジタルデータに変換する複数のＡ／Ｄコンバータ１（入力信号識別手段に相当）と、前記Ａ／Ｄコンバータ１によって識別したクロック位相毎の前記変換したディジタルデータの値が入力され、クロック位相毎に累積加算する複数の積分手段２と、該積分手段２により累積加算したクロック位相毎の累積加算値を比較する最適位相判定手段３と、クロックパルスを生成し、該パルスをＡ／Ｄコンバータ１と最適クロック位相選択手段５に供給する識別クロック生成手段４と、前記クロックパルスと最適位相判定手段３の判定結果が入力され、選択された最適クロック位相を出力する最適クロック位相選択手段５とを備える。

ここで、「値を識別する」という記述の「識別する」という語は、電気通信分野や論理回路設計分野において用いる場合と同じ意味であり、「入力信号の大きさ、或いは値を受信装置の内部クロックで検出・認識する」という意味を表すものとして用いる。

受信フレームの構成例を図５に示す。この受信フレームは、フレーム毎にクロック同期情報と、受信データ情報を含む。該クロック同期情報は、予め定められた任意のビット数の波形状のアナログデータにより構成される。クロック同期情報の例としては、図５に示すごとく、例えば４ビットからなり、該ビットを全て"１"で構成している。図示していないが、該ビットの中には"０"を含ませた構成をとることもできる。

<動作の説明>
図１を用いて説明する。
本実施形態によるクロック同期回路は、識別クロック生成手段４が、クロック同期情報に含まれるアナログデータの１波形の時間幅をｎ分割する任意の異なる位相である識別クロック（ＣＫ１〜ＣＫｎ）を生成する。Ａ／Ｄコンバータ１は、受信フレームのクロック同期情報を識別クロック（ＣＫ１〜ＣＫｎ）を用いて、値（ディジタル値）を識別する。

ＣＫ１〜ＣＫｎの関係の例を図３示す。Ａ／Ｄコンバータ１は、入力波形をＣＫ１〜ＣＫｎの識別クロックを用いて識別する。ＣＫ１〜ＣＫｎは入力波形の時間幅をｎ個に分割して識別するように、ｎ個のパルスから構成されている。
高周波回路部からベースバンド部である本実施形態のクロック同期回路のＡ／Ｄコンバータ１に入力される受信データ波形は、図３のように矩形波ではなく、図４に示すようになまっている場合が多い。その波形を入力して、時間幅をｎ分割した位相であるＣＫ１〜ＣＫｎのタイミングによってＡ／Ｄコンバータ１を動作させると、図４の例では、ＣＫ２のタイミングにおいてはＡ／Ｄコンバータ１の出力値は大きな値となり、ＣＫ１とＣＫｎのタイミングではＣＫ２のタイミングの場合に比較すると小さな値となる。

Ａ／Ｄコンバータ１から出力された値は、積分手段２に入力される。積分手段２では、それぞれの位相で識別したＡ／Ｄコンバータ１による複数の出力値を複数回（Ｍ回）積分し、最適位相判定手段３に出力する。本実施形態の図４の例においては、ＣＫ２のタイミングで識別した場合と、他のクロックタイミングで識別した場合とでは、複数回積分することにより前記積分した結果の差は前記各タイミング相互間においてより顕著になる。クロック同期の安定度とデータ伝送効率とのかねあいから、Ｍが１の場合もある。

クロック位相毎に累積加算することは、ノイズ成分には相関性がないために、積分すると相殺される傾向があるのに対して、信号成分には相関性があるために、Ｓ／Ｎを向上し、誤判定を防止できる効果がある。

前記積分手段２による積分結果は、最適位相判定手段３に入力される。最適位相判定手段３は前記積分手段２によって累積加算された各クロック位相（ＣＫ１〜ＣＫｎ）での積分結果を互いに比較する。最適位相判定手段３は、積分手段２によるＭ回の積分値が最も大きくなる識別クロックの位相を判定する。

最適クロック位相選択手段５は、最適位相判定手段３が判定した識別クロックを入力し、その入力した位相と同期しているクロック位相を識別クロック生成手段４が発振したクロックの中から最適クロック位相として選択する。最適位相判定手段３は論理的なコンパレータによって構成可能であり、最適クロック位相選択手段５は論理的なセレクタによって構成可能である。

本実施形態のクロック同期回路は、最適クロック位相選択手段５が、受信フレーム毎に最適な識別クロックの位相を判定するために、フレーム間でクロック位相が大きく変動したり、大きなノイズ等のためにあるフレームにおける最適クロック位相の判定を誤ったりした場合でも、ＰＬＬとは異なり、次のフレームの最適クロック位相の選択が悪影響を受けることがなく、常に各フレーム期間内における最適クロック位相の選択をすることができる。

クロック同期情報ビットとその後に受信される受信データビットとの位相は、同じ送信装置から送信され、また、１フレームの送信時間が短ければその時間内における位相ずれも小さく、各フレームごとに判定した最適クロック位相で受信データを識別すれば識別誤りが最小になることが期待できる。したがって、クロック同期情報に基づいて選択した最適クロック位相を用いて、受信データを識別すれば、受信データの識別誤りを最も小さくすることが期待できる。

実施形態１のより簡単な構成は、図２に示すように、入力信号の有無の判定結果を積分する方法も考えられる。入力信号をリミッタアンプやコンパレータによって０／１のディジタル信号に変換し、フリップフロップ等により信号の識別を行う方法がある。ただし、Ａ／Ｄコンバータ出力の情報に対してノイズ等により正確な情報が排除されているので、識別の誤判定をする確率が実施形態１よりもが高くなる。

リミッタアンプは、ゲインが大きなアンプであり、入力したアナログ信号を、０／１のディジタル信号に変換するが、該出力はディジタル信号であるものの、フリップフロップ等によって識別しなければ時間軸上のどの入力信号を正規の信号として認識すればよいか判定できない。このため、図２ではリミッタアンプにフリップフロップ等の入力信号識別手段を接続する必要がある。

また例えば、図５のようにクロック位相情報ビットが、すべて"１"の４ビットであり、クロックと入力信号が図４のような関係にあるとする。入力信号や検出クロックのジッタおよびノイズによる波形ひずみを考慮すると、入力信号「１」を正しく「１」と識別できる回数は、ＣＫ２、ＣＫ１、ＣＫｎの順に悪くなる。例えば、積分手段による積分結果は図６の表のようにＣＫ２の位相で入力信号を識別した場合の積分結果が最大になる。

実施形態１および実施形態１のより簡単な構成の各試作回路では、入力データが１ＧＨｚで、回路内クロックが２ＧＨｚで評価を行なった。受信データと識別クロックが非同期の場合、受信データの２倍の速度のクロックがあれば受信データを識別できることは、シャノンの定理の示すところである。試作回路では、デバイスの遅延ばらつき等がある状態においても、入力データの２倍のクロック速度で安定したクロック同期を得ることが出来た。

入力信号検出手段内の積分手段による平均化の効果によって、入力データの２倍のクロック速度でもより安定したクロック選択をすることが出来る。
識別クロック位相マージンは、デバイス内のクロック逓倍器のクロックジッタ、送受での相対クロック精度誤差による１フレーム期間中に生じる位相ずれ等によって決まる。

<実施形態２>
<構成の説明>
本発明の他の実施形態によるクロック同期方法およびクロック同期回路の構成例を、図７を用いて説明する。
本発明のクロック同期方法およびクロック同期回路を実施する実施形態２の回路は、入力データをディジタルデータに変換するＡ／Ｄコンバータ１と、該Ａ／Ｄコンバータ１によって識別した複数のクロック位相毎のディジタルデータの値を該複数のクロック位相毎に累積加算する複数の積分手段２と、各積分手段２が接続し、該積分手段２により累積加算したディジタルデータの複数の累積加算値を比較する一つの最適位相判定手段３と、クロックパルスを生成する識別クロック生成手段４と、前記クロックパルスと最適位相判定手段３の判定結果を入力し、選択された最適クロック位相を出力する最適クロック位相選択手段５とを備える。識別クロック生成手段４で生成したクロックパルスは該Ａ／Ｄコンバータ１にも入力する。
受信フレームの構成例は実施形態１と同様である。

<動作の説明>
本発明の前記実施形態１との主な差異点は、回路の消費電力を抑えるためにＡ／Ｄコンバータ１を一つにした点である。
受信フレームのクロック同期情報が、４ビットにて構成され、全て"１"であるとして説明する。
受信データである受信フレームは、入力信号識別手段である一つのＡ／Ｄコンバータ１に入力する。Ａ／Ｄコンバータ１には、識別クロック生成手段４からクロックパルスが入力される。このクロックパルスをトリガとして、Ａ／Ｄコンバータ１の識別結果が２以上のｎ個の積分手段２に分配される。各積分手段２は積分結果を最適位相判定手段３に出力する。最適位相判定手段３は、前記積分結果が最大である位相がどれかを判定する。最適位相判定手段３は、前記判定結果を最適クロック位相選択手段５に出力し、最適クロック位相選択手段５は該判定結果を元に、識別クロック生成手段４から入力した各位相から最適クロック位相を選択し、出力する。
実施形態２によれば、Ａ／Ｄコンバータの数を削減でき、回路規模および消費電力を削減できる。

<実施形態３>
<構成の説明>
実施形態３は、受信フレームの構成を、例えば図８のようにクロック同期情報をＡ，Ｂ，Ｃの３種類に増やし、該Ａ，Ｂ，Ｃの位相を送信側でずらして送信するように変更するものである。
回路構成は実施形態１を用いても、実施形態２を用いてもよい。

図８は、３種類のクロック同期情報のＡ，Ｂ，Ｃを、例えばＢの位相に対してＡの位相を進ませ、Ｃの位相を遅らせるように構成する例である。受信装置は、単一の位相を基準としてＡ，Ｂ，Ｃのどの位相が最適化を判定する。受信装置内で生成した基準位相に対し、進み位相と遅れ位相のクロックを生成しておく。例えば、Ｂの位相時に最適であった場合には基準位相クロックで受信データを識別し、Ａの位相時に最適であった場合には、基準位相より進み位相のクロックで受信データを識別し、Ｃの位相時に最適であった場合には、基準位相より遅れ位相のクロックで受信データを識別するように構成する。このように、基準クロック位相に対してどのクロック位相で受信データを識別するかの選択を行うように構成することで、実施形態１と同様の効果が得られる。

上述した各実施形態では、クロック位相情報のビットが全て"１"によって構成されていた。そのため、最適位相判定手段３は積分手段２から出力された累積加算結果が最も大きい位相を最適位相と判定していた。
クロック位相情報は、"１"だけでなく"０"を含むことができる。クロック位相情報のビットが"０"の場合、ノイズにより入力信号識別手段が"０"より大きい値を出力することも考えられる。この場合も考慮に入れると、クロック位相情報のディジタルデータの累積加算結果を予め定めておき、最適位相判定手段３が積分手段２から出力された累積加算結果のうち、前記予め定められたクロック位相情報のディジタルデータの累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定するように構成することができる。

以上のように、受信装置が、入力信号識別手段と、積分手段と、最適位相判定手段とを備え、受信装置が、受信フレームを受信したときに、入力信号識別手段が、前記受信フレームのクロック同期情報の大きさ（値）を識別し、積分手段が、前記入力信号識別手段の識別結果を位相毎に累積加算し、最適位相判定手段が、前記積分手段の累積加算結果を位相毎に比較する。これにより、各位相の中から累積加算結果が最大の位相、または、受信フレームの前記予め定められた信号の累積加算結果に最も近い位相を、クロック同期を得るために最適な位相であると判定するために、受信フレーム毎に最も確からしいクロック位相を選択することができる。
このため、ＰＬＬを用いなくてもクロック同期が可能であり、このため入力信号のビットレートに対して、高安定固定発信機の周波数を数十倍にする必要がなく、数倍程度で済む。従って、入力データがギガヘルツオーダーの速度になっても、特殊な専用デバイスを開発する必要がなくなる。
また、フレーム毎に位相変動が激しい受信状態においても、各フレーム受信期間におけるデータ誤り率を最も下げる効果があるために、通信期間内における平均誤り率を最もよくすることができる。
また、積分手段を用いることにより、クロック同期において誤った位相に同期する確率を下げることができる。

本発明の一実施形態の全体構成図である。 本発明の一実施形態の一部分を表した図である。 受信したクロック位相情報と識別クロックとの位相関係を模式的に表した図である。 受信したアナログデータのクロック位相情報と識別クロックとの位相関係を模式的に表した図である。 受信フレームの構成例を表した図である。 クロック同期情報が４ビットであり、入力信号と識別クロックとの位相関係が図４に示すような場合に、簡易な入力信号検出手段を使用した場合の積分手段の積分結果の例を示す図である。 本発明の他の実施例を示す構成図である。 受信フレームの他の構成例を表した図である。 ＰＬＬの回路図である。

符号の説明

1：入力信号識別手段（Ａ／Ｄコンバータ）、２：積分手段、３：最適位相判定手段、４：識別クロック生成手段、５：最適クロック位相選択手段、６：リミッタアンプ、７：入力信号識別手段（フリップフロップなど）。

Claims (6)

1. 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
   前記受信装置が、前記受信フレームを受信したとき、
   前記クロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別し、
   前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
   前記累積加算結果を位相毎に比較することにより、クロック同期を得る最適な位相を判定することを特徴とするクロック同期方法。
2. 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
   前記受信フレーム中のクロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別する入力信号識別手段と、
   該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
   該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較する最適位相判定手段とを備えることを特徴とするクロック同期回路。
3. 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
   前記受信装置が、前記受信フレームを受信したとき、
   前記クロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別し、
   前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
   前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定することを特徴とするクロック同期方法。
4. 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
   前記受信フレーム中のクロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別する入力信号識別手段と、
   該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
   該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とするクロック同期回路。
5. 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
   前記受信装置が、前記受信フレームを受信したとき、
   前記クロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別し、
   前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
   前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定することを特徴とするクロック同期方法。
6. 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
   前記受信フレーム中のクロック同期情報に含まれるアナログデータの１波形分の時間幅を複数のクロック位相に分割し、クロック位相毎に前記ディジタルデータの値を識別する入力信号識別手段と、
   該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
   前記積分手段の累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とするクロック同期回路。

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