JP3072509B2 - Ｐａｍ方式通信装置のタイミング制御回路 - Google Patents
Ｐａｍ方式通信装置のタイミング制御回路Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
Description
【０００１】
【発明の属する技術分野】本発明は、パルス振幅変調
（pulse amplitude mudulation；ＰＡＭ）方式の通信装
置において、受信信号をＡ／Ｄ変換するときに用いるサ
ンプリング信号を得るためのタイミング制御回路に関
し、特に、複数のチャネルを使用するＰＡＭ方式通信装
置の場合に、各チャネルのタイミング制御回路間の干渉
現象を防止したＰＡＭ方式通信装置のタイミング制御回
路に関する。
（pulse amplitude mudulation；ＰＡＭ）方式の通信装
置において、受信信号をＡ／Ｄ変換するときに用いるサ
ンプリング信号を得るためのタイミング制御回路に関
し、特に、複数のチャネルを使用するＰＡＭ方式通信装
置の場合に、各チャネルのタイミング制御回路間の干渉
現象を防止したＰＡＭ方式通信装置のタイミング制御回
路に関する。
【０００２】
【従来の技術】従来、基本的なベースバンドのＰＡＭ方
式通信装置は、図５に示すように、入力信号ａｋに応じ
てパルス振幅を変調させたアナログのＰＡＭ信号ｓ
（ｔ）を出力するパルス振幅変調部１を送信側Txに備
え、受信側Rxには、送信側Txから送り出されたＰＡＭ信
号ｓ（ｔ）を受信して信号ｒ（ｔ）を出力するチャネル
２と、該アナログの受信信号ｒ（ｔ）をディジタル信号
ｒ（ｄ）に変換するＡ／Ｄ変換器３と、Ａ／Ｄ変換器３
で用いるサンプリング信号のタイミングを制御するため
に、Ａ／Ｄ変換器３の出力信号ｒ（ｄ）の一部（信号ｒ
ｅｆとする）を用いてタイミングエラー（位相の誤差）
を検出し、該タイミングエラーに応じて発振周波数が変
化する信号を発生してＡ／Ｄ変換器３に帰還させる位相
同期ループ（ＰＬＬ）回路４と、Ａ／Ｄ変換器３の出力
信号ｒ（ｄ）を受けてチャネル２で発生した雑音成分を
除去する等化器５と、該等化器５の出力信号を受けて入
力信号ａｋと同様な情報を示す信号ａｋ’を出力するス
ライサ６と、から構成されていた。
式通信装置は、図５に示すように、入力信号ａｋに応じ
てパルス振幅を変調させたアナログのＰＡＭ信号ｓ
（ｔ）を出力するパルス振幅変調部１を送信側Txに備
え、受信側Rxには、送信側Txから送り出されたＰＡＭ信
号ｓ（ｔ）を受信して信号ｒ（ｔ）を出力するチャネル
２と、該アナログの受信信号ｒ（ｔ）をディジタル信号
ｒ（ｄ）に変換するＡ／Ｄ変換器３と、Ａ／Ｄ変換器３
で用いるサンプリング信号のタイミングを制御するため
に、Ａ／Ｄ変換器３の出力信号ｒ（ｄ）の一部（信号ｒ
ｅｆとする）を用いてタイミングエラー（位相の誤差）
を検出し、該タイミングエラーに応じて発振周波数が変
化する信号を発生してＡ／Ｄ変換器３に帰還させる位相
同期ループ（ＰＬＬ）回路４と、Ａ／Ｄ変換器３の出力
信号ｒ（ｄ）を受けてチャネル２で発生した雑音成分を
除去する等化器５と、該等化器５の出力信号を受けて入
力信号ａｋと同様な情報を示す信号ａｋ’を出力するス
ライサ６と、から構成されていた。
【０００３】また、図６は、Ｎ個のチャネルを有するベ
ースバンドＰＡＭ通信装置の構成を示し、上記のような
基本的な通信装置がチャネル別にＮ個並列に連結され、
各通信装置から出力された信号ａ1 ｋ' ，ａ2 ｋ' ，…
ａN ｋ' が並列／直列変換器２７を通って整列されて一
連の直列信号Ｑｋが出力されるように構成されたもので
ある。
ースバンドＰＡＭ通信装置の構成を示し、上記のような
基本的な通信装置がチャネル別にＮ個並列に連結され、
各通信装置から出力された信号ａ1 ｋ' ，ａ2 ｋ' ，…
ａN ｋ' が並列／直列変換器２７を通って整列されて一
連の直列信号Ｑｋが出力されるように構成されたもので
ある。
【０００４】このように構成された従来のＰＡＭ通信装
置の動作は、第１のチャネルについて考えると、送信側
のパルス振幅変調部２１Ａが入力信号ａ1 ｋに応じて搬
送波パルスの振幅を変調してＰＡＭ信号ｓ1(ｔ）を出力
し、受信側のＡ／Ｄ変換器２３Ａは、チャネル２２Ａを
通って受信された信号ｒ1(ｔ）をサンプリングしてディ
ジタル信号ｒ1(ｄ）を出力する。この受信側では、正確
なタイミングのサンプリング信号を得るため、Ａ／Ｄ変
換器２３Ａからの信号ｒｅｆ１がタイミング制御回路と
して機能するＰＬＬ回路２４Ａを介してＡ／Ｄ変換器２
３Ａに帰還される。
置の動作は、第１のチャネルについて考えると、送信側
のパルス振幅変調部２１Ａが入力信号ａ1 ｋに応じて搬
送波パルスの振幅を変調してＰＡＭ信号ｓ1(ｔ）を出力
し、受信側のＡ／Ｄ変換器２３Ａは、チャネル２２Ａを
通って受信された信号ｒ1(ｔ）をサンプリングしてディ
ジタル信号ｒ1(ｄ）を出力する。この受信側では、正確
なタイミングのサンプリング信号を得るため、Ａ／Ｄ変
換器２３Ａからの信号ｒｅｆ１がタイミング制御回路と
して機能するＰＬＬ回路２４Ａを介してＡ／Ｄ変換器２
３Ａに帰還される。
【０００５】ここで、ＰＬＬ回路２４Ａの動作について
図７を用いて詳しく説明すると、まず、位相周波数検出
器（Phase Ferquency Detector；ＰＦＤ）３１Ａは、Ａ
／Ｄ変換器２３Ａからの信号ｒｅｆ１と電圧制御発振器
( ＶＣＯ）３４からの帰還入力信号とを比較しタイミン
グエラーを検出して電荷ポンプ３２Ａに出力し、該電荷
ポンプ３２Ａは、検出されたタイミングエラーの値に応
じた電荷をポンピングして前記タイミングエラーに相応
するレベルの制御電圧をループフィルタ３３Ａに出力す
る。ループフィルタ３３Ａは、制御電圧から雑音成分を
除去した後、該制御電圧をＶＣＯ３４Ａに入力信号とし
て供給し、ＶＣＯ３４Ａは、制御電圧に応じて発振周波
数が変化する信号を発生して位相周波数検出器３１Ａの
帰還入力信号として供給する。このようなＰＬＬ回路２
４Ａの帰還ループ上でのタイミングエラー検出及び訂正
動作はタイミングエラーがなくなるまで反復して行われ
る。
図７を用いて詳しく説明すると、まず、位相周波数検出
器（Phase Ferquency Detector；ＰＦＤ）３１Ａは、Ａ
／Ｄ変換器２３Ａからの信号ｒｅｆ１と電圧制御発振器
( ＶＣＯ）３４からの帰還入力信号とを比較しタイミン
グエラーを検出して電荷ポンプ３２Ａに出力し、該電荷
ポンプ３２Ａは、検出されたタイミングエラーの値に応
じた電荷をポンピングして前記タイミングエラーに相応
するレベルの制御電圧をループフィルタ３３Ａに出力す
る。ループフィルタ３３Ａは、制御電圧から雑音成分を
除去した後、該制御電圧をＶＣＯ３４Ａに入力信号とし
て供給し、ＶＣＯ３４Ａは、制御電圧に応じて発振周波
数が変化する信号を発生して位相周波数検出器３１Ａの
帰還入力信号として供給する。このようなＰＬＬ回路２
４Ａの帰還ループ上でのタイミングエラー検出及び訂正
動作はタイミングエラーがなくなるまで反復して行われ
る。
【０００６】その後、Ａ／Ｄ変換器２３Ａでサンプリン
グされた信号ｒ1(ｄ）は、等化器２５Ａを通ってチャネ
ル２２Ａで発生した雑音成分が除去され、スライサ２６
Ａを通って信号ａ1 ｋ’が出力される。また、他のチャ
ネルについても上記第１チャネルの場合と同様に動作し
て、各チャネル別に並列処理された信号ａ1 ｋ' ，ａ2
ｋ' ，…ａN ｋ' が並列／直列変換器２７を通って整列
されて一連の直列信号Ｑｋが出力される。
グされた信号ｒ1(ｄ）は、等化器２５Ａを通ってチャネ
ル２２Ａで発生した雑音成分が除去され、スライサ２６
Ａを通って信号ａ1 ｋ’が出力される。また、他のチャ
ネルについても上記第１チャネルの場合と同様に動作し
て、各チャネル別に並列処理された信号ａ1 ｋ' ，ａ2
ｋ' ，…ａN ｋ' が並列／直列変換器２７を通って整列
されて一連の直列信号Ｑｋが出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＮ個のチャネルを有したＰＡＭ方式通信装置
のタイミング制御回路においては、Ｎ個のＰＬＬ回路２
４Ａ〜２４Ｎを用いることに伴なって、Ｎ個のＶＣＯ３
４Ａ〜３４Ｎ（図７）を必要とし、それらのＶＣＯ３４
Ａ〜３４Ｎは同様な周波数で動作するために相互干渉現
象が発生して、各ＰＬＬ回路が正常に動作しない虞があ
るという不都合な点があった。
うな従来のＮ個のチャネルを有したＰＡＭ方式通信装置
のタイミング制御回路においては、Ｎ個のＰＬＬ回路２
４Ａ〜２４Ｎを用いることに伴なって、Ｎ個のＶＣＯ３
４Ａ〜３４Ｎ（図７）を必要とし、それらのＶＣＯ３４
Ａ〜３４Ｎは同様な周波数で動作するために相互干渉現
象が発生して、各ＰＬＬ回路が正常に動作しない虞があ
るという不都合な点があった。
【０００８】本発明は上記の点に着目してなされたもの
で、複数のチャネルを有したＰＡＭ方式通信装置におい
て、各チャネル間で相互干渉現象を起こすことのないタ
イミング制御回路を提供することを目的とする。
で、複数のチャネルを有したＰＡＭ方式通信装置におい
て、各チャネル間で相互干渉現象を起こすことのないタ
イミング制御回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】このため請求項１に記載
の発明は、パルス振幅を変調させたアナログの信号を複
数のチャネル毎に送信側から受信側に伝送するＰＡＭ方
式通信装置に用いられ、前記受信側で受信された各チャ
ネル毎の信号をディジタルの信号に変換する複数のＡ／
Ｄ変換手段でそれぞれ使用されるサンプリング信号のタ
イミングを制御するタイミング制御回路において、第１
チャネルに対応する前記Ａ／Ｄ変換手段の出力信号及び
帰還入力信号を基に検出したタイミングエラーに相応す
る制御電圧に応じて周波数が変化する発振信号を発生
し、該発振信号を前記帰還入力信号及び第１チャネルの
サンプリング信号として出力すると共に、前記発振信号
を所定の時間間隔で順次遅延させた遅延信号群を出力す
る位相同期ループ手段と、該位相同期ループ手段からの
遅延信号群の各信号について、第１チャネルを除く他の
チャネルにそれぞれ対応する前記Ａ／Ｄ変換手段の各出
力信号との論理演算を行って位相を比較し、該位相比較
結果を示す選択制御信号群を生成する、前記他のチャネ
ル毎に設けられた比較及び論理演算手段と、該各比較及
び論理演算手段から出力された選択制御信号群に基づい
て、前記遅延信号群の各信号のうちで前記各Ａ／Ｄ変換
手段からの出力信号のタイミングにそれぞれ最も近い信
号を選択し、該選択した信号を対応するチャネルのサン
プリング信号として出力する、前記他のチャネル毎に設
けられた信号選択手段と、を備えて構成される。
の発明は、パルス振幅を変調させたアナログの信号を複
数のチャネル毎に送信側から受信側に伝送するＰＡＭ方
式通信装置に用いられ、前記受信側で受信された各チャ
ネル毎の信号をディジタルの信号に変換する複数のＡ／
Ｄ変換手段でそれぞれ使用されるサンプリング信号のタ
イミングを制御するタイミング制御回路において、第１
チャネルに対応する前記Ａ／Ｄ変換手段の出力信号及び
帰還入力信号を基に検出したタイミングエラーに相応す
る制御電圧に応じて周波数が変化する発振信号を発生
し、該発振信号を前記帰還入力信号及び第１チャネルの
サンプリング信号として出力すると共に、前記発振信号
を所定の時間間隔で順次遅延させた遅延信号群を出力す
る位相同期ループ手段と、該位相同期ループ手段からの
遅延信号群の各信号について、第１チャネルを除く他の
チャネルにそれぞれ対応する前記Ａ／Ｄ変換手段の各出
力信号との論理演算を行って位相を比較し、該位相比較
結果を示す選択制御信号群を生成する、前記他のチャネ
ル毎に設けられた比較及び論理演算手段と、該各比較及
び論理演算手段から出力された選択制御信号群に基づい
て、前記遅延信号群の各信号のうちで前記各Ａ／Ｄ変換
手段からの出力信号のタイミングにそれぞれ最も近い信
号を選択し、該選択した信号を対応するチャネルのサン
プリング信号として出力する、前記他のチャネル毎に設
けられた信号選択手段と、を備えて構成される。
【００１０】かかる構成によれば、複数のチャネル毎に
送信側から受信側に送られたパルス振幅変調信号は、各
チャネルに対応した複数のＡ／Ｄ変換手段でそれぞれデ
ィジタル信号に変換される。そして、第１チャネルのＡ
／Ｄ変換手段の出力信号が位相同期ループ手段に送ら
れ、この位相同期ループ手段では、Ａ／Ｄ変換手段から
の出力信号と自己の出力を帰還させた信号とに基づい
て、タイミングエラー（位相の誤差）を検出し、そのタ
イミングエラーに相応する制御電圧が生成され、更に、
その制御電圧に応じて周波数が変化する発振信号が生成
される。この発振信号は、帰還入力信号として入力端子
に帰還されると共に、第１チャネルのサンプリング信号
としてＡ／Ｄ変換手段にフィードバックされる。また、
前記発振信号を順次遅延させた複数の信号からなる遅延
信号群が生成され、第２チャネル以降の各比較及び論理
演算手段及び各信号選択手段に出力される。各比較及び
論理演算手段では、前記遅延信号群の各信号について、
対応するチャネルのＡ／Ｄ変換手段からの出力信号との
論理演算が実行されて位相の比較が行われ、その位相比
較結果を示す信号であって信号選択手段で用いる選択制
御信号群が生成される。この各比較及び論理演算手段に
それぞれ接続する信号選択手段では、遅延信号群及び選
択制御信号群の入力を受けて、遅延信号群の各信号のう
ちで対応するチャネルのＡ／Ｄ変換手段からの出力信号
のタイミングに最も近い信号が選択され、そのチャネル
のサンプリング信号として出力される。したがって、１
つの位相制御ループ手段を用いて複数のチャネルのサン
プリング信号のタイミング再生が行われるようになる。
送信側から受信側に送られたパルス振幅変調信号は、各
チャネルに対応した複数のＡ／Ｄ変換手段でそれぞれデ
ィジタル信号に変換される。そして、第１チャネルのＡ
／Ｄ変換手段の出力信号が位相同期ループ手段に送ら
れ、この位相同期ループ手段では、Ａ／Ｄ変換手段から
の出力信号と自己の出力を帰還させた信号とに基づい
て、タイミングエラー（位相の誤差）を検出し、そのタ
イミングエラーに相応する制御電圧が生成され、更に、
その制御電圧に応じて周波数が変化する発振信号が生成
される。この発振信号は、帰還入力信号として入力端子
に帰還されると共に、第１チャネルのサンプリング信号
としてＡ／Ｄ変換手段にフィードバックされる。また、
前記発振信号を順次遅延させた複数の信号からなる遅延
信号群が生成され、第２チャネル以降の各比較及び論理
演算手段及び各信号選択手段に出力される。各比較及び
論理演算手段では、前記遅延信号群の各信号について、
対応するチャネルのＡ／Ｄ変換手段からの出力信号との
論理演算が実行されて位相の比較が行われ、その位相比
較結果を示す信号であって信号選択手段で用いる選択制
御信号群が生成される。この各比較及び論理演算手段に
それぞれ接続する信号選択手段では、遅延信号群及び選
択制御信号群の入力を受けて、遅延信号群の各信号のう
ちで対応するチャネルのＡ／Ｄ変換手段からの出力信号
のタイミングに最も近い信号が選択され、そのチャネル
のサンプリング信号として出力される。したがって、１
つの位相制御ループ手段を用いて複数のチャネルのサン
プリング信号のタイミング再生が行われるようになる。
【００１１】また、請求項２に記載の発明では、請求項
１に記載の発明の具体的な構成として、前記各比較及び
論理演算手段は、対応するチャネルの前記Ａ／Ｄ変換手
段からの出力信号を反転させる第１インバータと、該第
１インバータの出力信号と前記遅延信号群のうちの１つ
の信号との否定論理積を演算する第１ＮＡＮＤゲート
と、前記遅延信号群のうちの１つの信号を反転させる第
２インバータと、該第２インバータの出力信号と前記Ａ
／Ｄ変換手段からの出力信号との否定論理積を演算する
第２ＮＡＮＤゲートと、前記第１、２ＮＡＮＤゲートの
各出力信号の否定論理積を演算する第３ＮＡＮＤゲート
と、該第３ＮＡＮＤゲートの演算結果をクロック入力信
号とし、反転出力端子とデータ入力端子とが接続された
第１Ｄ形フリップフロップと、前記Ａ／Ｄ変換手段から
の出力信号を遅延させる遅延器と、該遅延器を介した信
号をクロック入力信号とし、前記第１Ｄ形フリップフロ
ップの非反転出力端子からの出力信号をデータ入力信号
とし、非反転出力端子から前記選択制御信号群のうちの
１つの信号を出力する第２Ｄ形フリップフロップと、を
前記遅延信号群の各信号毎にそれぞれ備えるものとす
る。
１に記載の発明の具体的な構成として、前記各比較及び
論理演算手段は、対応するチャネルの前記Ａ／Ｄ変換手
段からの出力信号を反転させる第１インバータと、該第
１インバータの出力信号と前記遅延信号群のうちの１つ
の信号との否定論理積を演算する第１ＮＡＮＤゲート
と、前記遅延信号群のうちの１つの信号を反転させる第
２インバータと、該第２インバータの出力信号と前記Ａ
／Ｄ変換手段からの出力信号との否定論理積を演算する
第２ＮＡＮＤゲートと、前記第１、２ＮＡＮＤゲートの
各出力信号の否定論理積を演算する第３ＮＡＮＤゲート
と、該第３ＮＡＮＤゲートの演算結果をクロック入力信
号とし、反転出力端子とデータ入力端子とが接続された
第１Ｄ形フリップフロップと、前記Ａ／Ｄ変換手段から
の出力信号を遅延させる遅延器と、該遅延器を介した信
号をクロック入力信号とし、前記第１Ｄ形フリップフロ
ップの非反転出力端子からの出力信号をデータ入力信号
とし、非反転出力端子から前記選択制御信号群のうちの
１つの信号を出力する第２Ｄ形フリップフロップと、を
前記遅延信号群の各信号毎にそれぞれ備えるものとす
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本実施形態に係るＰ
ＡＭ方式通信装置のタイミング制御回路の構成を示すブ
ロック図である。また、タイミング制御回路以外のＰＡ
Ｍ方式通信装置全体の構成は、図６に示した従来の装置
構成（ただし、各チャネルのＰＬＬ回路２４Ａ〜２４Ｎ
を除く）と同様である。
て図面を用いて説明する。図１は、本実施形態に係るＰ
ＡＭ方式通信装置のタイミング制御回路の構成を示すブ
ロック図である。また、タイミング制御回路以外のＰＡ
Ｍ方式通信装置全体の構成は、図６に示した従来の装置
構成（ただし、各チャネルのＰＬＬ回路２４Ａ〜２４Ｎ
を除く）と同様である。
【００１３】図１において、本タイミング制御回路は、
第１チャネルのＡ／Ｄ変換器２３Ａ（図６）から出力さ
れた信号ｒｅｆ１を入力し、検出したタイミングエラー
に応じて発振周波数が変化する矩形波の信号Ｖ１を発生
し、該信号Ｖ１を自己の帰還入力に用い、また、信号Ｖ
１を第１チャネルのサンプリング信号φ１としてＡ／Ｄ
変換器２３Ａに出力し、更に、信号Ｖ１を所定の時間間
隔で順次遅延させて得た信号Ｖ１〜Ｖ８（遅延信号群）
を出力する位相同期ループ手段であるＰＬＬ回路４１
と、該ＰＬＬ回路４１からの遅延信号群の各信号Ｖ１〜
Ｖ８について、第２〜ＮチャネルのＡ／Ｄ変換器２３Ｂ
〜２３Ｎ（図６）から出力された各信号ｒｅｆ２〜ｒｅ
ｆＮとの論理演算を行い、その演算結果を基にして、信
号Ｖ１〜Ｖ８のうちで各信号ｒｅｆ２〜ｒｅｆＮのタイ
ミングにそれぞれ最も近い信号を選択するための選択制
御信号Ｖ１”〜Ｖ８”（選択制御信号群）を生成する比
較及び論理演算手段としての比較及び論理演算部４２Ｂ
〜４２Ｎと、各比較及び論理演算部４２Ｂ〜４２Ｎから
出力された選択制御信号Ｖ１”〜Ｖ８”に基づいて、Ｐ
ＬＬ回路４１からの出力信号Ｖ１〜Ｖ８のうちで各信号
ｒｅｆ２〜ｒｅｆＮのタイミングにそれぞれ最も近い信
号を選択し、第２〜Ｎチャネルの各サンプリング信号φ
２〜φＮとして各Ａ／Ｄ変換器２３Ｂ〜２３Ｎに出力す
る信号選択手段としてのマルチプレクサ４３Ｂ〜４３Ｎ
と、から構成される。
第１チャネルのＡ／Ｄ変換器２３Ａ（図６）から出力さ
れた信号ｒｅｆ１を入力し、検出したタイミングエラー
に応じて発振周波数が変化する矩形波の信号Ｖ１を発生
し、該信号Ｖ１を自己の帰還入力に用い、また、信号Ｖ
１を第１チャネルのサンプリング信号φ１としてＡ／Ｄ
変換器２３Ａに出力し、更に、信号Ｖ１を所定の時間間
隔で順次遅延させて得た信号Ｖ１〜Ｖ８（遅延信号群）
を出力する位相同期ループ手段であるＰＬＬ回路４１
と、該ＰＬＬ回路４１からの遅延信号群の各信号Ｖ１〜
Ｖ８について、第２〜ＮチャネルのＡ／Ｄ変換器２３Ｂ
〜２３Ｎ（図６）から出力された各信号ｒｅｆ２〜ｒｅ
ｆＮとの論理演算を行い、その演算結果を基にして、信
号Ｖ１〜Ｖ８のうちで各信号ｒｅｆ２〜ｒｅｆＮのタイ
ミングにそれぞれ最も近い信号を選択するための選択制
御信号Ｖ１”〜Ｖ８”（選択制御信号群）を生成する比
較及び論理演算手段としての比較及び論理演算部４２Ｂ
〜４２Ｎと、各比較及び論理演算部４２Ｂ〜４２Ｎから
出力された選択制御信号Ｖ１”〜Ｖ８”に基づいて、Ｐ
ＬＬ回路４１からの出力信号Ｖ１〜Ｖ８のうちで各信号
ｒｅｆ２〜ｒｅｆＮのタイミングにそれぞれ最も近い信
号を選択し、第２〜Ｎチャネルの各サンプリング信号φ
２〜φＮとして各Ａ／Ｄ変換器２３Ｂ〜２３Ｎに出力す
る信号選択手段としてのマルチプレクサ４３Ｂ〜４３Ｎ
と、から構成される。
【００１４】ＰＬＬ回路４１は、Ａ／Ｄ変換器２３Ａか
らの信号ｒｅｆ１を入力してタイミングエラーを検出す
る位相周波数検出器（ＰＦＤ）４１Ａと、検出されたタ
イミングエラー値に相応する電荷をポンピングして制御
電圧を発生する電荷ポンプ４１Ｂと、その制御電圧の雑
音成分を除去するループフィルタ４１Ｃと、該ループフ
ィルタ４１Ｃを介した制御電圧を入力信号として、発振
周波数が制御電圧に応じて変化する信号Ｖ１を発生し、
該信号Ｖ１を位相周波数検出器４１Ａへの帰還入力及び
Ａ／Ｄ変換器２３Ａへのサンプリング信号φ１として出
力すると共に、信号Ｖ１を基に信号Ｖ２〜Ｖ８を生成し
て各比較及び論理演算部４２Ｂ〜４２Ｎ並びに各マルチ
プレクサ４３Ｂ〜４３Ｎに出力するする電圧制御発振器
（ＶＣＯ）４１Ｄと、で構成される。
らの信号ｒｅｆ１を入力してタイミングエラーを検出す
る位相周波数検出器（ＰＦＤ）４１Ａと、検出されたタ
イミングエラー値に相応する電荷をポンピングして制御
電圧を発生する電荷ポンプ４１Ｂと、その制御電圧の雑
音成分を除去するループフィルタ４１Ｃと、該ループフ
ィルタ４１Ｃを介した制御電圧を入力信号として、発振
周波数が制御電圧に応じて変化する信号Ｖ１を発生し、
該信号Ｖ１を位相周波数検出器４１Ａへの帰還入力及び
Ａ／Ｄ変換器２３Ａへのサンプリング信号φ１として出
力すると共に、信号Ｖ１を基に信号Ｖ２〜Ｖ８を生成し
て各比較及び論理演算部４２Ｂ〜４２Ｎ並びに各マルチ
プレクサ４３Ｂ〜４３Ｎに出力するする電圧制御発振器
（ＶＣＯ）４１Ｄと、で構成される。
【００１５】比較及び論理演算部４２Ｂは、図２に示す
ように、ＰＬＬ回路４１からの各信号Ｖ１〜Ｖ８につい
てＡ／Ｄ変換器２３Ｂからの信号ｒｅｆ２との論理演算
をそれぞれ行う論理演算部５１Ａ〜５１Ｈと、各論理演
算部５１Ａ〜５１Ｈでの演算結果をクロック入力信号と
し、反転出力端子／Ｑとデータ入力端子Ｄが接続され、
各非反転出力端子Ｑから信号Ｖ１’〜Ｖ８’を出力する
第１Ｄ形フリップフロップとしてのＤ形フリップフロッ
プ５２Ａ〜５２Ｈと、遅延器ｄを介した信号ｒｅｆ２を
クロック入力信号とし、各Ｄ形フリップフロップ５２Ａ
〜５２Ｈからの信号Ｖ１’〜Ｖ８’をデータ入力信号と
し、各非反転出力端子Ｑから選択制御信号Ｖ１”〜Ｖ
８”を出力する第２Ｄ形フリップフロップとしてのＤ形
フリップフロップ５３Ａ〜５３Ｈと、で構成される。ま
た、論理演算部５１Ａは、信号ｒｅｆ２を反転させる第
１インバータとしてのインバータＩ１と、該インバータ
Ｉ１の出力信号及び信号Ｖ１の否定論理積を演算する第
１ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ１と、信
号Ｖ１を反転させる第２インバータとしてのインバータ
Ｉ２と、該インバータＩ２の出力信号及び信号ｒｅｆ２
の否定論理積を演算する第２ＮＡＮＤゲートとしてのＮ
ＡＮＤゲートＮＤ２と、各ＮＡＮＤゲートＮＤ１，ＮＤ
２の出力信号の否定論理積を演算してＤ形フリップフロ
ップ５２Ａのクロック入力端子に出力する第３ＮＡＮＤ
ゲートとしてのＮＡＮＤゲートＮＤ３と、から成る。他
の論理演算部５１Ｂ〜５１Ｈも、論理演算部５１Ａの構
成と同様である。更に、他の比較及び論理演算部４２Ｃ
〜４２Ｎについても、上記論理演算部４２Ｂの構成と同
様である。
ように、ＰＬＬ回路４１からの各信号Ｖ１〜Ｖ８につい
てＡ／Ｄ変換器２３Ｂからの信号ｒｅｆ２との論理演算
をそれぞれ行う論理演算部５１Ａ〜５１Ｈと、各論理演
算部５１Ａ〜５１Ｈでの演算結果をクロック入力信号と
し、反転出力端子／Ｑとデータ入力端子Ｄが接続され、
各非反転出力端子Ｑから信号Ｖ１’〜Ｖ８’を出力する
第１Ｄ形フリップフロップとしてのＤ形フリップフロッ
プ５２Ａ〜５２Ｈと、遅延器ｄを介した信号ｒｅｆ２を
クロック入力信号とし、各Ｄ形フリップフロップ５２Ａ
〜５２Ｈからの信号Ｖ１’〜Ｖ８’をデータ入力信号と
し、各非反転出力端子Ｑから選択制御信号Ｖ１”〜Ｖ
８”を出力する第２Ｄ形フリップフロップとしてのＤ形
フリップフロップ５３Ａ〜５３Ｈと、で構成される。ま
た、論理演算部５１Ａは、信号ｒｅｆ２を反転させる第
１インバータとしてのインバータＩ１と、該インバータ
Ｉ１の出力信号及び信号Ｖ１の否定論理積を演算する第
１ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ１と、信
号Ｖ１を反転させる第２インバータとしてのインバータ
Ｉ２と、該インバータＩ２の出力信号及び信号ｒｅｆ２
の否定論理積を演算する第２ＮＡＮＤゲートとしてのＮ
ＡＮＤゲートＮＤ２と、各ＮＡＮＤゲートＮＤ１，ＮＤ
２の出力信号の否定論理積を演算してＤ形フリップフロ
ップ５２Ａのクロック入力端子に出力する第３ＮＡＮＤ
ゲートとしてのＮＡＮＤゲートＮＤ３と、から成る。他
の論理演算部５１Ｂ〜５１Ｈも、論理演算部５１Ａの構
成と同様である。更に、他の比較及び論理演算部４２Ｃ
〜４２Ｎについても、上記論理演算部４２Ｂの構成と同
様である。
【００１６】このように構成された本実施形態の動作に
ついて説明する。まず、図６に示した送信側Txからの信
号Ｓ1(ｔ),Ｓ2(ｔ),…, ＳN ( ｔ）は、それぞれ所定の
時間をずらして受信側Rxの各チャネル２２Ａ〜２２Ｎに
並列に送信され、各々のチャネル２２Ａ〜２２Ｎを通っ
た信号Ｒ1(ｔ) 〜ＲN ( ｔ）が順次Ａ／Ｄ変換器２３Ａ
〜２３Ｎで受信される。この時、各Ａ／Ｄ変換器２３Ａ
〜２３Ｎから出力され図１のタイミング制御回路に送ら
れる信号ｒｅｆ１〜ｒｅｆＮは、信号Ｒ1(ｔ) 〜ＲN (
ｔ）と比べて周波数は同様であるが、ある程度遅延され
た信号となる。
ついて説明する。まず、図６に示した送信側Txからの信
号Ｓ1(ｔ),Ｓ2(ｔ),…, ＳN ( ｔ）は、それぞれ所定の
時間をずらして受信側Rxの各チャネル２２Ａ〜２２Ｎに
並列に送信され、各々のチャネル２２Ａ〜２２Ｎを通っ
た信号Ｒ1(ｔ) 〜ＲN ( ｔ）が順次Ａ／Ｄ変換器２３Ａ
〜２３Ｎで受信される。この時、各Ａ／Ｄ変換器２３Ａ
〜２３Ｎから出力され図１のタイミング制御回路に送ら
れる信号ｒｅｆ１〜ｒｅｆＮは、信号Ｒ1(ｔ) 〜ＲN (
ｔ）と比べて周波数は同様であるが、ある程度遅延され
た信号となる。
【００１７】次いで、Ａ／Ｄ変換器２３Ａから出力され
た受信信号ｒｅｆ１は、ＰＬＬ回路４１に伝達されて、
位相周波数検出器４１Ａでタイミングエラーが検出さ
れ、電荷ポンプ４１Ｂでタイミングエラーに応じたレベ
ルの制御電圧が出力され、更に、ループフィルタ４１Ｃ
で制御電圧の雑音成分が除去された後に、ＶＣＯ４１Ｄ
の入力信号として供給される。
た受信信号ｒｅｆ１は、ＰＬＬ回路４１に伝達されて、
位相周波数検出器４１Ａでタイミングエラーが検出さ
れ、電荷ポンプ４１Ｂでタイミングエラーに応じたレベ
ルの制御電圧が出力され、更に、ループフィルタ４１Ｃ
で制御電圧の雑音成分が除去された後に、ＶＣＯ４１Ｄ
の入力信号として供給される。
【００１８】その後、ＶＣＯ４１Ｄは、入力電圧に応じ
て発振周波数が変化する矩形波信号Ｖ１を発生して、該
信号Ｖ１を位相周波数検出器４１Ａの帰還入力及びＡ／
Ｄ変換器２３Ａのサンプリング信号φ１として出力す
る。また、このＶＣＯ４１Ｄは、信号Ｖ１を所定の時間
ずつ順次遅延させた信号Ｖ２〜Ｖ８を発生する。図３
（Ｂ）〜（Ｉ）には、ＶＣＯ４１Ｄから遅延出力された
信号Ｖ１〜Ｖ８のタイミングを示し、図３（Ａ）には、
信信号ｒｅｆ２のタイミングを示す。
て発振周波数が変化する矩形波信号Ｖ１を発生して、該
信号Ｖ１を位相周波数検出器４１Ａの帰還入力及びＡ／
Ｄ変換器２３Ａのサンプリング信号φ１として出力す
る。また、このＶＣＯ４１Ｄは、信号Ｖ１を所定の時間
ずつ順次遅延させた信号Ｖ２〜Ｖ８を発生する。図３
（Ｂ）〜（Ｉ）には、ＶＣＯ４１Ｄから遅延出力された
信号Ｖ１〜Ｖ８のタイミングを示し、図３（Ａ）には、
信信号ｒｅｆ２のタイミングを示す。
【００１９】このように、第１チャネルのサンプリング
信号φ１は、従来の回路と同様にＰＬＬ回路４１のＶＣ
Ｏ４１Ｄから直接出力される。一方、他のチャネルのサ
ンプリング信号φ２〜φＮは、従来とは異なり、各チャ
ネル毎に設けた比較及び論理演算部４２Ｂ〜４２Ｎ及び
マルチプレクサ４３Ｂ〜４３Ｎを介して出力される。以
下では、サンプリング信号φ２〜φＮの出力過程につい
て詳しく説明する。
信号φ１は、従来の回路と同様にＰＬＬ回路４１のＶＣ
Ｏ４１Ｄから直接出力される。一方、他のチャネルのサ
ンプリング信号φ２〜φＮは、従来とは異なり、各チャ
ネル毎に設けた比較及び論理演算部４２Ｂ〜４２Ｎ及び
マルチプレクサ４３Ｂ〜４３Ｎを介して出力される。以
下では、サンプリング信号φ２〜φＮの出力過程につい
て詳しく説明する。
【００２０】まず、図２を参照して第２チャネルのサン
プリング信号φ２の出力過程を説明する。信号ｒｅｆ２
は、インバーターＩ１で反転された後にＮＡＮＤゲート
ＮＤ１の一方の入力端子に印加されて、他方の入力端子
に印加された図３（Ｂ）に示すようなＶＣＯ４１Ｄの出
力信号Ｖ１と否定論理積され、且つ、直接ＮＡＮＤゲー
トＮＤ２の一方の入力端子に印加されて、インバーター
Ｉ２を介して他方の入力端子に印加された前記ＶＣＯ４
１Ｄの出力信号Ｖ１と否定論理積される。次いで、それ
らＮＡＮＤゲートＮＤ１，ＮＤ２の各出力信号は、ＮＡ
ＮＤゲートＮＤ３で否定論理積され、Ｄ形フリップフロ
ップ５２Ａのクロック入力端子ＣＰに印加されて、出力
端子Ｑから図４（Ｃ）に示したような信号Ｖ１’が出力
される。
プリング信号φ２の出力過程を説明する。信号ｒｅｆ２
は、インバーターＩ１で反転された後にＮＡＮＤゲート
ＮＤ１の一方の入力端子に印加されて、他方の入力端子
に印加された図３（Ｂ）に示すようなＶＣＯ４１Ｄの出
力信号Ｖ１と否定論理積され、且つ、直接ＮＡＮＤゲー
トＮＤ２の一方の入力端子に印加されて、インバーター
Ｉ２を介して他方の入力端子に印加された前記ＶＣＯ４
１Ｄの出力信号Ｖ１と否定論理積される。次いで、それ
らＮＡＮＤゲートＮＤ１，ＮＤ２の各出力信号は、ＮＡ
ＮＤゲートＮＤ３で否定論理積され、Ｄ形フリップフロ
ップ５２Ａのクロック入力端子ＣＰに印加されて、出力
端子Ｑから図４（Ｃ）に示したような信号Ｖ１’が出力
される。
【００２１】その後、Ｄ形フリップフロップ５２Ａの出
力信号Ｖ１’が、後段のＤ形フリップフロップ５３Ａの
データ入力端子Ｄに供給されると共に、図４（Ａ）に示
した信号ｒｅｆ２が遅延器ｄを通って、図４（Ｂ）に示
すように所定の時間遅延された後にＤ形フリップフロッ
プ５３Ａのクロック入力端子ＣＰに印加される。Ｄ形フ
リップフロップ５３Ａでは、前記遅延された信号ｒｅｆ
２の上昇エッジにおいて前記信号Ｖ１’がハイ状態を維
持すると、図４（Ｋ）に示すような論理値１を示す選択
制御信号Ｖ１”が非反転出力端子Ｑから出力される。
力信号Ｖ１’が、後段のＤ形フリップフロップ５３Ａの
データ入力端子Ｄに供給されると共に、図４（Ａ）に示
した信号ｒｅｆ２が遅延器ｄを通って、図４（Ｂ）に示
すように所定の時間遅延された後にＤ形フリップフロッ
プ５３Ａのクロック入力端子ＣＰに印加される。Ｄ形フ
リップフロップ５３Ａでは、前記遅延された信号ｒｅｆ
２の上昇エッジにおいて前記信号Ｖ１’がハイ状態を維
持すると、図４（Ｋ）に示すような論理値１を示す選択
制御信号Ｖ１”が非反転出力端子Ｑから出力される。
【００２２】また、上記動作と同様に、図３（Ｃ）に示
すようなＶＣＯ４１Ｄの出力信号Ｖ２と、図４（Ａ）に
示した信号ｒｅｆ２とが論理演算部５１Ｂ（図２）で論
理演算された後にＤ形フリップフロップ５２Ｂのクロッ
ク入力端子ＣＰに供給されて、非反転出力端子Ｑから図
４（Ｄ）に示すような信号Ｖ２’が出力され、後段のＤ
形フリップフロップ５３Ｂのデータ入力端子Ｄに印加さ
れる。このとき、フリップフロップ５３Ｂのクロック入
力端子ＣＰに供給される図４（Ｂ）の遅延された受信信
号ｒｅｆ２の上昇エッジにおいて、前記信号Ｖ２’がハ
イ状態を維持するため、図４（Ｍ）に示すように論理値
１を示す選択制御信号Ｖ２”が出力される。
すようなＶＣＯ４１Ｄの出力信号Ｖ２と、図４（Ａ）に
示した信号ｒｅｆ２とが論理演算部５１Ｂ（図２）で論
理演算された後にＤ形フリップフロップ５２Ｂのクロッ
ク入力端子ＣＰに供給されて、非反転出力端子Ｑから図
４（Ｄ）に示すような信号Ｖ２’が出力され、後段のＤ
形フリップフロップ５３Ｂのデータ入力端子Ｄに印加さ
れる。このとき、フリップフロップ５３Ｂのクロック入
力端子ＣＰに供給される図４（Ｂ）の遅延された受信信
号ｒｅｆ２の上昇エッジにおいて、前記信号Ｖ２’がハ
イ状態を維持するため、図４（Ｍ）に示すように論理値
１を示す選択制御信号Ｖ２”が出力される。
【００２３】更に、ＶＤＯ４１Ｄの各出力信号Ｖ３〜Ｖ
８についても同様に、それぞれの論理演算部５１Ｃ〜５
１Ｈで信号ｒｅｆ２と論理演算された後、Ｄ形フリップ
フロップ５２Ｃ〜５２Ｈのクロック入力端子ＣＰに供給
されて、図４（Ｅ）〜（Ｊ）に示すような信号Ｖ３’〜
Ｖ８’が出力され、後段のＤ形フリップフロップ５３Ｃ
〜５３Ｈのデータ入力端子Ｄにそれぞれ供給されて、前
述した図４（Ｂ）の遅延された信号ｒｅｆ２の上昇エッ
ジと比較判定され、図４（Ｍ）〜（Ｒ）に示すような選
択制御信号Ｖ３”〜Ｖ８”が出力される。
８についても同様に、それぞれの論理演算部５１Ｃ〜５
１Ｈで信号ｒｅｆ２と論理演算された後、Ｄ形フリップ
フロップ５２Ｃ〜５２Ｈのクロック入力端子ＣＰに供給
されて、図４（Ｅ）〜（Ｊ）に示すような信号Ｖ３’〜
Ｖ８’が出力され、後段のＤ形フリップフロップ５３Ｃ
〜５３Ｈのデータ入力端子Ｄにそれぞれ供給されて、前
述した図４（Ｂ）の遅延された信号ｒｅｆ２の上昇エッ
ジと比較判定され、図４（Ｍ）〜（Ｒ）に示すような選
択制御信号Ｖ３”〜Ｖ８”が出力される。
【００２４】即ち、比較及び論理演算部４２Ｂは、ＶＣ
Ｏ４１Ｄから出力された図３（Ｂ）〜（Ｉ）に示すよう
な信号Ｖ１〜Ｖ８を信号ｒｅｆ２と論理演算して、図４
（Ｃ）〜（Ｊ）に示すような信号Ｖ１’〜Ｖ８’を生成
し、更に、図４（Ｂ）に示すような遅延された信号ｒｅ
ｆ２の上昇エッジと比較して、図４（Ｋ）〜（Ｒ）に示
すような選択制御信号Ｖ１”〜Ｖ８”を出力する。
Ｏ４１Ｄから出力された図３（Ｂ）〜（Ｉ）に示すよう
な信号Ｖ１〜Ｖ８を信号ｒｅｆ２と論理演算して、図４
（Ｃ）〜（Ｊ）に示すような信号Ｖ１’〜Ｖ８’を生成
し、更に、図４（Ｂ）に示すような遅延された信号ｒｅ
ｆ２の上昇エッジと比較して、図４（Ｋ）〜（Ｒ）に示
すような選択制御信号Ｖ１”〜Ｖ８”を出力する。
【００２５】そして、マルチプレクサ４３Ｂは、比較及
び論理演算部４２Ａから出力された選択制御信号Ｖ１”
〜Ｖ８”のうちのいずれの信号が最初にロー状態で出力
されるかを検出し、信号Ｖ１〜Ｖ８のうちで前記検出さ
れた選択制御信号に対応する信号を第２チャネルのサン
プリング信号φ２として選択する。例えば、図４（Ｋ）
〜（Ｒ）に示したような選択制御信号Ｖ１”〜Ｖ８”の
うちでは、最初にロー状態で出力される信号が図４
（Ｎ）の選択制御信号Ｖ４”であるので、ＶＣＯ４１Ｄ
から出力された信号Ｖ１〜Ｖ８のうちの信号Ｖ４をサン
プリング信号φ２として選択して出力する。この場合、
図４（Ａ）及び（Ｆ）に示すように、信号ｒｅｆ２及び
信号Ｖ４が波形の反転された同様なタイミングの関係に
あることがわかる。
び論理演算部４２Ａから出力された選択制御信号Ｖ１”
〜Ｖ８”のうちのいずれの信号が最初にロー状態で出力
されるかを検出し、信号Ｖ１〜Ｖ８のうちで前記検出さ
れた選択制御信号に対応する信号を第２チャネルのサン
プリング信号φ２として選択する。例えば、図４（Ｋ）
〜（Ｒ）に示したような選択制御信号Ｖ１”〜Ｖ８”の
うちでは、最初にロー状態で出力される信号が図４
（Ｎ）の選択制御信号Ｖ４”であるので、ＶＣＯ４１Ｄ
から出力された信号Ｖ１〜Ｖ８のうちの信号Ｖ４をサン
プリング信号φ２として選択して出力する。この場合、
図４（Ａ）及び（Ｆ）に示すように、信号ｒｅｆ２及び
信号Ｖ４が波形の反転された同様なタイミングの関係に
あることがわかる。
【００２６】即ち、マルチプレクサ４３Ｂは、比較及び
論理演算部４２Ｂから出力された選択制御信号Ｖ１”〜
Ｖ８”に基づいて、信号Ｖ１〜Ｖ８のうちで信号ｒｅｆ
２とタイミングの類似な信号を選択して出力するもので
ある。また、他の比較及び論理演算部４２Ｃ〜４２Ｎに
ついても、上記比較及び論理演算部４２Ｂの場合と同様
に、信号ｒｅｆ３〜ｒｅｆＮをＶＣＯ４１Ｄの出力信号
Ｖ１〜Ｖ８とそれぞれ論理演算して比較し、その結果に
従う選択制御信号Ｖ１”〜Ｖ８”を生成する。更に、こ
れら選択制御信号Ｖ１”〜Ｖ８”に基づいて、マルチプ
レクサ４３Ｂと同様に各マルチプレクサ４３Ｃ〜４３Ｎ
でも、ＶＣＯ４１Ｄの出力信号Ｖ１〜Ｖ８のうちで各信
号ｒｅｆ３〜ｒｅｆＮとタイミングの類似な信号をそれ
ぞれ選択して第３〜Ｎチャネルのサンプリング信号φ３
〜φＮとして出力する。
論理演算部４２Ｂから出力された選択制御信号Ｖ１”〜
Ｖ８”に基づいて、信号Ｖ１〜Ｖ８のうちで信号ｒｅｆ
２とタイミングの類似な信号を選択して出力するもので
ある。また、他の比較及び論理演算部４２Ｃ〜４２Ｎに
ついても、上記比較及び論理演算部４２Ｂの場合と同様
に、信号ｒｅｆ３〜ｒｅｆＮをＶＣＯ４１Ｄの出力信号
Ｖ１〜Ｖ８とそれぞれ論理演算して比較し、その結果に
従う選択制御信号Ｖ１”〜Ｖ８”を生成する。更に、こ
れら選択制御信号Ｖ１”〜Ｖ８”に基づいて、マルチプ
レクサ４３Ｂと同様に各マルチプレクサ４３Ｃ〜４３Ｎ
でも、ＶＣＯ４１Ｄの出力信号Ｖ１〜Ｖ８のうちで各信
号ｒｅｆ３〜ｒｅｆＮとタイミングの類似な信号をそれ
ぞれ選択して第３〜Ｎチャネルのサンプリング信号φ３
〜φＮとして出力する。
【００２７】このように本実施形態によれば、１つのＰ
ＬＬ回路４１、チャネル数Ｎに対応した比較及び論理演
算部４２Ｂ〜４２Ｎ及びマルチプレクサ４３Ｂ〜４３Ｎ
を用いて、各チャネルで必要とするサンプリング信号φ
１〜φＮのタイミングをそれぞれ制御させることによっ
て、従来のように複数のＶＣＯの使用により発生した相
互干渉現象が防止されるため、ＰＡＭ方式通信装置の動
作の安定化を図ることができる。また、従来回路と比較
して、タイミング制御回路の構成が簡略なものになるた
め高集積化を図ることも可能である。
ＬＬ回路４１、チャネル数Ｎに対応した比較及び論理演
算部４２Ｂ〜４２Ｎ及びマルチプレクサ４３Ｂ〜４３Ｎ
を用いて、各チャネルで必要とするサンプリング信号φ
１〜φＮのタイミングをそれぞれ制御させることによっ
て、従来のように複数のＶＣＯの使用により発生した相
互干渉現象が防止されるため、ＰＡＭ方式通信装置の動
作の安定化を図ることができる。また、従来回路と比較
して、タイミング制御回路の構成が簡略なものになるた
め高集積化を図ることも可能である。
【００２８】なお、本実施形態では、順次遅延させた８
つの信号Ｖ１〜Ｖ８に基づいて処理を行い各チャネルの
サンプリング信号を発生する構成としたが、本発明はこ
れに限られるものではなく、サンプリング信号のタイミ
ングの正確度を一層向上させようとする場合には、処理
する信号の数（ビット数）を増加させることが望まし
い。
つの信号Ｖ１〜Ｖ８に基づいて処理を行い各チャネルの
サンプリング信号を発生する構成としたが、本発明はこ
れに限られるものではなく、サンプリング信号のタイミ
ングの正確度を一層向上させようとする場合には、処理
する信号の数（ビット数）を増加させることが望まし
い。
【００２９】
【発明の効果】以上説明したように、請求項１または２
に記載の発明に係るＰＡＭ方式通信装置のタイミング制
御回路は、１つの位相同期ループ手段、及び複数のチャ
ネルに対応した比較及び論理演算手段並びに信号選択手
段を用いて、各チャネルのＡ／Ｄ変換手段で使用するサ
ンプリング信号のタイミングを制御する構成としたこと
によって、従来のように複数の電圧制御発振器（ＶＣ
Ｏ）を使用する必要がなくなって各ＶＣＯ間での相互干
渉現象が防止されるため、ＰＡＭ方式通信装置の動作の
安定化を図ることができる。また、タイミング制御回路
が簡略な構成となるため高集積化を図ることも可能であ
る。
に記載の発明に係るＰＡＭ方式通信装置のタイミング制
御回路は、１つの位相同期ループ手段、及び複数のチャ
ネルに対応した比較及び論理演算手段並びに信号選択手
段を用いて、各チャネルのＡ／Ｄ変換手段で使用するサ
ンプリング信号のタイミングを制御する構成としたこと
によって、従来のように複数の電圧制御発振器（ＶＣ
Ｏ）を使用する必要がなくなって各ＶＣＯ間での相互干
渉現象が防止されるため、ＰＡＭ方式通信装置の動作の
安定化を図ることができる。また、タイミング制御回路
が簡略な構成となるため高集積化を図ることも可能であ
る。
【図１】本発明の実施形態に係るＰＡＭ方式通信装置の
タイミング制御回路の構成を示したブロック図である。
タイミング制御回路の構成を示したブロック図である。
【図２】同上実施形態の比較及び論理演算部の回路図で
ある。
ある。
【図３】同上実施形態におけるＰＬＬ回路の入力信号及
び順次遅延された各出力信号の波形を示す図である。
び順次遅延された各出力信号の波形を示す図である。
【図４】同上実施形態における比較及び論理演算部の各
部での信号波形を示す図である。
部での信号波形を示す図である。
【図５】従来の基本的なベースバンドのＰＡＭ方式通信
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図６】従来のＮ個のチャネルを有したＰＡＭ方式通信
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図７】図６のＰＬＬ回路の構成を示すブロック図であ
る。
る。
４１ ＰＬＬ回路 ４１Ａ 位相周波数検出器 ４１Ｂ 電荷ポンプ ４１Ｃ ループフィルタ ４１Ｄ 電圧制御発振器（ＶＣＯ） ４２Ｂ〜４２Ｎ 比較及び論理演算部 ４３Ｂ〜４３Ｎ マルチプレクサ ５２Ａ〜５２Ｈ，５３Ａ〜５３Ｈ Ｄ形フリップフ
ロップ ５１Ａ〜５１Ｈ 論理演算部
ロップ ５１Ａ〜５１Ｈ 論理演算部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−260820（ＪＰ，Ａ) 特開 平４−108241（ＪＰ，Ａ) 特開 平２−35836（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/36 H03L 7/06 H04L 7/033 H04L 25/02
Claims (2)
- 【請求項１】パルス振幅を変調させたアナログの信号を
複数のチャネル毎に送信側から受信側に伝送するＰＡＭ
方式通信装置に用いられ、前記受信側で受信された各チ
ャネル毎の信号をディジタルの信号に変換する複数のＡ
／Ｄ変換手段でそれぞれ使用されるサンプリング信号の
タイミングを制御するタイミング制御回路において、 第１チャネルに対応する前記Ａ／Ｄ変換手段の出力信号
及び帰還入力信号を基に検出したタイミングエラーに相
応する制御電圧に応じて周波数が変化する発振信号を発
生し、該発振信号を前記帰還入力信号及び第１チャネル
のサンプリング信号として出力すると共に、前記発振信
号を所定の時間間隔で順次遅延させた遅延信号群を出力
する位相同期ループ手段と、 該位相同期ループ手段からの遅延信号群の各信号につい
て、第１チャネルを除く他のチャネルにそれぞれ対応す
る前記Ａ／Ｄ変換手段の各出力信号との論理演算を行っ
て位相を比較し、該位相比較結果を示す選択制御信号群
を生成する、前記他のチャネル毎に設けられた比較及び
論理演算手段と、 該各比較及び論理演算手段から出力された選択制御信号
群に基づいて、前記遅延信号群の各信号のうちで前記各
Ａ／Ｄ変換手段からの出力信号のタイミングにそれぞれ
最も近い信号を選択し、該選択した信号を対応するチャ
ネルのサンプリング信号として出力する、前記他のチャ
ネル毎に設けられた信号選択手段と、 を備えて構成されたことを特徴とするＰＡＭ方式通信装
置のタイミング制御回路。 - 【請求項２】前記各比較及び論理演算手段は、対応する
チャネルの前記Ａ／Ｄ変換手段からの出力信号を反転さ
せる第１インバータと、該第１インバータの出力信号と
前記遅延信号群のうちの１つの信号との否定論理積を演
算する第１ＮＡＮＤゲートと、前記遅延信号群のうちの
１つの信号を反転させる第２インバータと、該第２イン
バータの出力信号と前記Ａ／Ｄ変換手段からの出力信号
との否定論理積を演算する第２ＮＡＮＤゲートと、前記
第１、２ＮＡＮＤゲートの各出力信号の否定論理積を演
算する第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの
演算結果をクロック入力信号とし、反転出力端子とデー
タ入力端子とが接続された第１Ｄ形フリップフロップ
と、前記Ａ／Ｄ変換手段からの出力信号を遅延させる遅
延器と、該遅延器を介した信号をクロック入力信号と
し、前記第１Ｄ形フリップフロップの非反転出力端子か
らの出力信号をデータ入力信号とし、非反転出力端子か
ら前記選択制御信号群のうちの１つの信号を出力する第
２Ｄ形フリップフロップと、を前記遅延信号群の各信号
毎にそれぞれ備えたことを特徴とする請求項１記載のＰ
ＡＭ方式通信装置のタイミング制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR37810/1996 | 1996-09-02 | ||
| KR1019960037810A KR100214503B1 (ko) | 1996-09-02 | 1996-09-02 | 피에이엠방식 통신장치의 타이밍 복구회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173719A JPH10173719A (ja) | 1998-06-26 |
| JP3072509B2 true JP3072509B2 (ja) | 2000-07-31 |
Family
ID=19472479
Family Applications (1)
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