JPH1032489A - ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ - Google Patents
ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループInfo
- Publication number
- JPH1032489A JPH1032489A JP20640196A JP20640196A JPH1032489A JP H1032489 A JPH1032489 A JP H1032489A JP 20640196 A JP20640196 A JP 20640196A JP 20640196 A JP20640196 A JP 20640196A JP H1032489 A JPH1032489 A JP H1032489A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock generator
- digital
- locked loop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 周波数一定のままで、遅延量を１周期にわた
り連続的、高分解能に、ディジタルデータで制御できる
クロック発生器を提供する。 【解決手段】 基準信号源11の出力が遅延素子12とＮ分
周器14により遅延された基準信号となり、位相比較器15
に入力され位相ロックループにより遅延制御されたクロ
ックが出力され、ディジタル遅延制御クロック発生器19
を構成するようにする。更にこのディジタル遅延制御ク
ロック発生器19を従来の電圧制御クロックに置き換え、
ループフィルタをディジタルループフィルタとし、更に
相関器とｎ段帰還シフトレジスタを結合して遅延ロック
ループを構成することができる。
り連続的、高分解能に、ディジタルデータで制御できる
クロック発生器を提供する。 【解決手段】 基準信号源11の出力が遅延素子12とＮ分
周器14により遅延された基準信号となり、位相比較器15
に入力され位相ロックループにより遅延制御されたクロ
ックが出力され、ディジタル遅延制御クロック発生器19
を構成するようにする。更にこのディジタル遅延制御ク
ロック発生器19を従来の電圧制御クロックに置き換え、
ループフィルタをディジタルループフィルタとし、更に
相関器とｎ段帰還シフトレジスタを結合して遅延ロック
ループを構成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は通信方式の同期等に
用いられるクロック発生器に関し、特に遅延素子及び位
相ロックループを用いて遅延分解能が高く、クロックに
不定やグリッチ等が発生しないようにしたクロック発生
器に関するものである。
用いられるクロック発生器に関し、特に遅延素子及び位
相ロックループを用いて遅延分解能が高く、クロックに
不定やグリッチ等が発生しないようにしたクロック発生
器に関するものである。
【０００２】
【従来の技術】近年移動体通信等の利用が急激に増加し
ているが、それらの受信システムの同期に位相ロックル
ープや位相ロックループ及び遅延素子を用いたクロック
発生器が使用されている。一方新しい通信方式の一つの
スペクトラム拡散信号の受信システムの同期には遅延ロ
ックループが用いられている。
ているが、それらの受信システムの同期に位相ロックル
ープや位相ロックループ及び遅延素子を用いたクロック
発生器が使用されている。一方新しい通信方式の一つの
スペクトラム拡散信号の受信システムの同期には遅延ロ
ックループが用いられている。
【０００３】以下に従来の位相ロックループと、遅延素
子及び位相ロックループを用いたクロック発生器と、遅
延ロックループについて説明する。
子及び位相ロックループを用いたクロック発生器と、遅
延ロックループについて説明する。
【０００４】図３は従来の位相ロックループを用いたク
ロック発生器を示すものである。図３においてクロック
発生器は、基準信号源31と、Ｎ分周器32と、位相比較器
33と、ループフィルタ34と、ＶＣＯ35と、Ｍ分周器36と
から構成されている。
ロック発生器を示すものである。図３においてクロック
発生器は、基準信号源31と、Ｎ分周器32と、位相比較器
33と、ループフィルタ34と、ＶＣＯ35と、Ｍ分周器36と
から構成されている。
【０００５】以上のように構成された位相ロックループ
37は周知である。ここでＮ分周器とＭ分周器の関係は、
基準信号の周波数をｆref、出力の周波数をｆとする
と、f＝（ｆref／Ｎ）×Ｍとなる。
37は周知である。ここでＮ分周器とＭ分周器の関係は、
基準信号の周波数をｆref、出力の周波数をｆとする
と、f＝（ｆref／Ｎ）×Ｍとなる。
【０００６】図４は従来の遅延素子及び位相ロックルー
プを用いた遅延制御クロック発生器を示すものである。
図４において遅延制御クロック発生器は、図３に示した
位相ロックループ37と、遅延素子41と、セレクタ42とか
ら構成されている。
プを用いた遅延制御クロック発生器を示すものである。
図４において遅延制御クロック発生器は、図３に示した
位相ロックループ37と、遅延素子41と、セレクタ42とか
ら構成されている。
【０００７】以上のように構成された遅延制御クロック
発生器は、図３に示した位相ロックループを使用し、出
力クロックを遅延素子で遅延させることにより構成する
ことができる。この遅延の方法は遅延量の異なる遅延素
子とそれを選択するセレクタによって遅延量を制御す
る。
発生器は、図３に示した位相ロックループを使用し、出
力クロックを遅延素子で遅延させることにより構成する
ことができる。この遅延の方法は遅延量の異なる遅延素
子とそれを選択するセレクタによって遅延量を制御す
る。
【０００８】図５は従来の遅延ロックループを示すもの
である。図５において遅延ロックループは、相関器51
と、Ｄ／Ａ変換器52と、ループフィルタ53と、ｎ段帰還
シフトレジスタ54と、電圧制御クロック（ＶＣＣ）55と
から構成されるがＶＣＣは一般にＶＣＯが使用される。
ここでＤ／Ａ変換器52は相関器51からの誤差データがデ
ィジタル値の場合に必要となる。以上のように構成され
た遅延ロックループは周知である。
である。図５において遅延ロックループは、相関器51
と、Ｄ／Ａ変換器52と、ループフィルタ53と、ｎ段帰還
シフトレジスタ54と、電圧制御クロック（ＶＣＣ）55と
から構成されるがＶＣＣは一般にＶＣＯが使用される。
ここでＤ／Ａ変換器52は相関器51からの誤差データがデ
ィジタル値の場合に必要となる。以上のように構成され
た遅延ロックループは周知である。
【０００９】
【発明が解決しようとする課題】しかしながら前記従来
の遅延素子及び位相ロックループを用いた遅延制御クロ
ック発生器では、遅延素子を選択することで遅延量を制
御するので、遅延分解能を高くするには遅延量の小さい
遅延素子を使用しなければいけない。更にクロックの１
周期分にわたって遅延を可変するためには数多く使用し
なければいけない。またそれを選択するセレクタも多数
必要となる。更にセレクタを使用するためセレクタの切
り替え時にクロックに不定やグリッチ等が発生するとい
う問題を有していた。
の遅延素子及び位相ロックループを用いた遅延制御クロ
ック発生器では、遅延素子を選択することで遅延量を制
御するので、遅延分解能を高くするには遅延量の小さい
遅延素子を使用しなければいけない。更にクロックの１
周期分にわたって遅延を可変するためには数多く使用し
なければいけない。またそれを選択するセレクタも多数
必要となる。更にセレクタを使用するためセレクタの切
り替え時にクロックに不定やグリッチ等が発生するとい
う問題を有していた。
【００１０】一方、前記従来の遅延ロックループではＶ
ＣＣ（ＶＣＯ）を使用するため相関器からの誤差信号が
ディジタル値の場合、電圧（アナログ値）に変換しなけ
ればいけない。つまりＤ／Ａ変換器で変換している。こ
のようにＤ／Ａ変換することでＤ／Ａ変換器の精度によ
る誤差及び直線性誤差等の発生やＤ／Ａ変換器の素子の
増加という問題や、更に遅延ロックループでの同期の方
法は、ＶＣＯを用いて周波数を常に変化させそれにより
見かけ上遅延を変化させる方法をとっており、周波数を
常に変化させることにより同期の確立や追跡のロックア
ップ時間が増加するという問題を有していた。
ＣＣ（ＶＣＯ）を使用するため相関器からの誤差信号が
ディジタル値の場合、電圧（アナログ値）に変換しなけ
ればいけない。つまりＤ／Ａ変換器で変換している。こ
のようにＤ／Ａ変換することでＤ／Ａ変換器の精度によ
る誤差及び直線性誤差等の発生やＤ／Ａ変換器の素子の
増加という問題や、更に遅延ロックループでの同期の方
法は、ＶＣＯを用いて周波数を常に変化させそれにより
見かけ上遅延を変化させる方法をとっており、周波数を
常に変化させることにより同期の確立や追跡のロックア
ップ時間が増加するという問題を有していた。
【００１１】本発明は前記従来の２つの問題を解決する
ために、第一には、遅延素子及び位相ロックループを用
いて遅延分解能が高く、クロックに不定やグリッチ等が
発生しない優れたクロック発生器を提供することを目的
としている。
ために、第一には、遅延素子及び位相ロックループを用
いて遅延分解能が高く、クロックに不定やグリッチ等が
発生しない優れたクロック発生器を提供することを目的
としている。
【００１２】また第二には、本発明のクロック発生器を
遅延ロックループのＶＣＣに置き換えることで、Ｄ／Ａ
変換の必要がなくＤ／Ａ変換器を削除でき、Ｄ／Ａ変換
器の精度による誤差及び直線性誤差が発生しない。更に
クロックの周波数は一定で遅延のみ変化させるため、同
期の確立や追跡のロックアップ時間においても優れた遅
延ロックループを提供することを目的としている。
遅延ロックループのＶＣＣに置き換えることで、Ｄ／Ａ
変換の必要がなくＤ／Ａ変換器を削除でき、Ｄ／Ａ変換
器の精度による誤差及び直線性誤差が発生しない。更に
クロックの周波数は一定で遅延のみ変化させるため、同
期の確立や追跡のロックアップ時間においても優れた遅
延ロックループを提供することを目的としている。
【００１３】
【課題を解決するための手段】前記２つの目的を達成す
るために、本発明は、第一には、基準信号源と、基準信
号の遅延をディジタルデータで遅延量の制御ができる遅
延素子と、前記遅延素子を制御する遅延制御回路と、前
記遅延素子より出力されるパルスを分周してデューティ
５０％のクロックにするＮ分周器と、前記遅延素子及び
前記Ｎ分周器を経た基準信号とＶＣＯの出力を位相比較
する位相比較器と、前記位相比較器の出力電圧をフィル
タするループフィルタと、前記ＶＣＯと、前記ＶＣＯの
出力を分周して前記位相比較器に入力するＭ分周器とか
ら成るディジタル遅延制御クロック発生器の構成を備え
ている。また、第二には、相関器と、前記相関器に入力
するデータを発生するｎ段帰還シフトレジスタと、前記
相関器の誤差データをフィルタするディジタルループフ
ィルタと、前記本発明のディジタル遅延制御クロック発
生器とから成る遅延ロックループの構成を備えている。
るために、本発明は、第一には、基準信号源と、基準信
号の遅延をディジタルデータで遅延量の制御ができる遅
延素子と、前記遅延素子を制御する遅延制御回路と、前
記遅延素子より出力されるパルスを分周してデューティ
５０％のクロックにするＮ分周器と、前記遅延素子及び
前記Ｎ分周器を経た基準信号とＶＣＯの出力を位相比較
する位相比較器と、前記位相比較器の出力電圧をフィル
タするループフィルタと、前記ＶＣＯと、前記ＶＣＯの
出力を分周して前記位相比較器に入力するＭ分周器とか
ら成るディジタル遅延制御クロック発生器の構成を備え
ている。また、第二には、相関器と、前記相関器に入力
するデータを発生するｎ段帰還シフトレジスタと、前記
相関器の誤差データをフィルタするディジタルループフ
ィルタと、前記本発明のディジタル遅延制御クロック発
生器とから成る遅延ロックループの構成を備えている。
【００１４】前記本発明の構成で重要な役割を果たすの
は、遅延素子である。この素子は遅延量をディジタルデ
ータで制御でき、遅延量の分解能及び可変範囲（スパ
ン）を設定できるものである。これは単純な遅延素子と
いうより、エッジ発生器である。この場合エッジ発生器
のため、この出力はパルス状となるので、分周しデュー
ティを５０％にする。基準信号源の基準信号をこの遅延
素子を用いて遅延させ、その遅延された基準信号を位相
比較器の基準信号入力に入力することで、ループフィル
タを介しＶＣＯの出力が、遅延された基準信号に同期す
る。これによりディジタルデータで直接遅延を制御でき
る。
は、遅延素子である。この素子は遅延量をディジタルデ
ータで制御でき、遅延量の分解能及び可変範囲（スパ
ン）を設定できるものである。これは単純な遅延素子と
いうより、エッジ発生器である。この場合エッジ発生器
のため、この出力はパルス状となるので、分周しデュー
ティを５０％にする。基準信号源の基準信号をこの遅延
素子を用いて遅延させ、その遅延された基準信号を位相
比較器の基準信号入力に入力することで、ループフィル
タを介しＶＣＯの出力が、遅延された基準信号に同期す
る。これによりディジタルデータで直接遅延を制御でき
る。
【００１５】ここで、遅延素子を基準信号源の後に挿入
する利点について以下に説明する。従来の技術と同様に
本発明で使用する遅延素子を、位相ロックループの後に
挿入した場合には、遅延素子後のデューティを５０％に
するＮ分周器により遅延された出力の周波数が位相ロッ
クループの出力（ｆ）の１／Ｎとなってしまい、遅延さ
れた出力ｆoutを希望の周波数とするには、あらかじめ
位相ロックループの出力ｆをＮ倍しなければいけない。
その場合周波数がＮ倍されると、周期は１／Ｎとなり、
その後で遅延を可変する場合、周期が１／Ｎとなってい
るため、１周期分の可変はできない。
する利点について以下に説明する。従来の技術と同様に
本発明で使用する遅延素子を、位相ロックループの後に
挿入した場合には、遅延素子後のデューティを５０％に
するＮ分周器により遅延された出力の周波数が位相ロッ
クループの出力（ｆ）の１／Ｎとなってしまい、遅延さ
れた出力ｆoutを希望の周波数とするには、あらかじめ
位相ロックループの出力ｆをＮ倍しなければいけない。
その場合周波数がＮ倍されると、周期は１／Ｎとなり、
その後で遅延を可変する場合、周期が１／Ｎとなってい
るため、１周期分の可変はできない。
【００１６】一方、本発明で使用する遅延素子とＮ分周
器を基準信号源の後に挿入した場合には、通常の位相ロ
ックループでの基準信号の周波数は出力の周波数以下と
なり、基準信号の周期は逆に出力の周期以上となるの
で、この場合には出力の１周期分を可変することは可能
になる。
器を基準信号源の後に挿入した場合には、通常の位相ロ
ックループでの基準信号の周波数は出力の周波数以下と
なり、基準信号の周期は逆に出力の周期以上となるの
で、この場合には出力の１周期分を可変することは可能
になる。
【００１７】さらに、デューティを５０％にするＮ分周
器が通常の位相ロックループでの出力ｆと基準信号ｆre
fの関係を示す式ｆ＝（ｆref／Ｎ）×ＭでのＮを示すＮ
分周器にそのまま置き換えられる。
器が通常の位相ロックループでの出力ｆと基準信号ｆre
fの関係を示す式ｆ＝（ｆref／Ｎ）×ＭでのＮを示すＮ
分周器にそのまま置き換えられる。
【００１８】また、前記本発明のディジタル遅延制御ク
ロック発生器を遅延ロックループのＶＣＣ（ＶＣＯ）に
置き換えることで相関器からのディジタルの誤差データ
で直接クロックの遅延を制御し、これによりｎ段帰還シ
フトレジスタのクロックの遅延が制御され相関器の誤差
信号が一致の方向に向かい、一連の遅延ロックループの
動作が行なえる。
ロック発生器を遅延ロックループのＶＣＣ（ＶＣＯ）に
置き換えることで相関器からのディジタルの誤差データ
で直接クロックの遅延を制御し、これによりｎ段帰還シ
フトレジスタのクロックの遅延が制御され相関器の誤差
信号が一致の方向に向かい、一連の遅延ロックループの
動作が行なえる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２０】（第１の実施の形態）図１は、本発明の第
１の実施の形態におけるディジタル遅延制御クロック発
生器のブロック構成を示すものである。図１においてデ
ィジタル遅延制御クロック発生器19は、基準信号源11
と、遅延素子12と、遅延制御回路13と、Ｎ分周器14と、
位相比較器15と、ループフィルタ16と、ＶＣＯ17と、Ｍ
分周器18とから構成されている。
１の実施の形態におけるディジタル遅延制御クロック発
生器のブロック構成を示すものである。図１においてデ
ィジタル遅延制御クロック発生器19は、基準信号源11
と、遅延素子12と、遅延制御回路13と、Ｎ分周器14と、
位相比較器15と、ループフィルタ16と、ＶＣＯ17と、Ｍ
分周器18とから構成されている。
【００２１】以上のように構成されたディジタル遅延制
御クロック発生器についてまず重要な役割を果たす遅延
素子について説明する。この遅延素子は通常の固定値を
有する遅延素子ではなく、ディジタル・プログラマブル
・タイミング・エッジ発生器から構成されるものであ
る。
御クロック発生器についてまず重要な役割を果たす遅延
素子について説明する。この遅延素子は通常の固定値を
有する遅延素子ではなく、ディジタル・プログラマブル
・タイミング・エッジ発生器から構成されるものであ
る。
【００２２】これは外部より電流等で遅延可変範囲（ス
パン）を設定でき、数ビットのディジタルデータで遅延
量を制御し、入力のエッジから遅延量分の遅延後に一定
のパルス幅のパルスを出力するもので、更に遅延データ
の取り込みを入力のエッジで行なうため、遅延データの
更新がダイナミックに行なえ、かつ遅延データ更新時の
出力パルスにグリッチ等が発生しない。
パン）を設定でき、数ビットのディジタルデータで遅延
量を制御し、入力のエッジから遅延量分の遅延後に一定
のパルス幅のパルスを出力するもので、更に遅延データ
の取り込みを入力のエッジで行なうため、遅延データの
更新がダイナミックに行なえ、かつ遅延データ更新時の
出力パルスにグリッチ等が発生しない。
【００２３】この素子の使用によりデータを連続的に可
変でき、出力も連続的に変化する。但し、出力が一定の
パルス幅のパルスとなっているため、そのままではクロ
ックとして使用できない。そこでこの出力パルスをＮ分
周することで、デューティが５０％のクロックとするこ
とができるが、周波数が１／Ｎとなってしまう。
変でき、出力も連続的に変化する。但し、出力が一定の
パルス幅のパルスとなっているため、そのままではクロ
ックとして使用できない。そこでこの出力パルスをＮ分
周することで、デューティが５０％のクロックとするこ
とができるが、周波数が１／Ｎとなってしまう。
【００２４】そこで前記遅延素子で基準信号に遅延を加
え、位相比較器に入力することでループフィルタを介し
ＶＣＯの出力が前記遅延素子により遅延された基準信号
に同期する。但し、前記遅延素子による遅延の後でＮ分
周しているが、従来の位相ロックループの出力ｆ＝（ｆ
ref／Ｎ）×Ｍの出力ｆを出力周波数ｆoutに置き換えて
当てはめることができるので、上式よりＮ分周器、Ｍ分
周器のＮとＭが求められる。
え、位相比較器に入力することでループフィルタを介し
ＶＣＯの出力が前記遅延素子により遅延された基準信号
に同期する。但し、前記遅延素子による遅延の後でＮ分
周しているが、従来の位相ロックループの出力ｆ＝（ｆ
ref／Ｎ）×Ｍの出力ｆを出力周波数ｆoutに置き換えて
当てはめることができるので、上式よりＮ分周器、Ｍ分
周器のＮとＭが求められる。
【００２５】また、前記遅延素子に対しては遅延量の絶
対値を与えなければならず、その上現在からの増減のデ
ータで制御するには、２の補数の積分器を用いた遅延制
御回路が必要となる。以上のような工夫をこらすことに
よりディジタルデータで直接遅延を制御できるものとな
る。
対値を与えなければならず、その上現在からの増減のデ
ータで制御するには、２の補数の積分器を用いた遅延制
御回路が必要となる。以上のような工夫をこらすことに
よりディジタルデータで直接遅延を制御できるものとな
る。
【００２６】（第２の実施の形態）図２は、本発明の第
２の実施の形態における遅延ロックループのブロック構
成を示すものである。図２において遅延ロックループ
は、前記図１に示したディジタル遅延制御クロック発生
器19と、相関器21と、ディジタルループフィルタ22と、
ｎ段帰還シフトレジスタ23とから構成されている。
２の実施の形態における遅延ロックループのブロック構
成を示すものである。図２において遅延ロックループ
は、前記図１に示したディジタル遅延制御クロック発生
器19と、相関器21と、ディジタルループフィルタ22と、
ｎ段帰還シフトレジスタ23とから構成されている。
【００２７】以上のように構成された遅延ロックループ
において、相関器21からの誤差データをディジタルルー
プフィルタ22を介しディジタルデータで直接ディジタル
遅延制御クロック発生器19を制御し、このクロックをｎ
段帰還シフトレジスタ23に供給し一連の遅延ロックルー
プが実現できる。。
において、相関器21からの誤差データをディジタルルー
プフィルタ22を介しディジタルデータで直接ディジタル
遅延制御クロック発生器19を制御し、このクロックをｎ
段帰還シフトレジスタ23に供給し一連の遅延ロックルー
プが実現できる。。
【００２８】
【発明の効果】以上の説明から明らかなように本発明に
よれば、基準信号源と遅延素子と遅延制御回路とＮ分周
器と位相比較器とループフィルタとＶＣＯとＭ分周器を
設けることにより、クロック発生器の遅延をクロックの
１周期分にわたり、直接ディジタルデータで高分解能に
かつ連続的に変化させることができる優れたクロック発
生器を実現することができる。
よれば、基準信号源と遅延素子と遅延制御回路とＮ分周
器と位相比較器とループフィルタとＶＣＯとＭ分周器を
設けることにより、クロック発生器の遅延をクロックの
１周期分にわたり、直接ディジタルデータで高分解能に
かつ連続的に変化させることができる優れたクロック発
生器を実現することができる。
【００２９】さらに、本発明の前記クロック発生器と、
相関器と、ｎ段帰還シフトレジスタと、ディジタルルー
プフィルタを設けることにより、スペクトル拡散信号の
受信システムの同期に用いられる遅延ロックループを構
成でき、この遅延ロックループによれば、従来例の遅延
ロックループのようにＤ／Ａ変換器を介すことなく、Ｄ
／Ａ変換器の精度による誤差や直線性誤差等の削除やロ
ックアップ時間の短縮ができる優れた遅延ロックループ
を実現できる。
相関器と、ｎ段帰還シフトレジスタと、ディジタルルー
プフィルタを設けることにより、スペクトル拡散信号の
受信システムの同期に用いられる遅延ロックループを構
成でき、この遅延ロックループによれば、従来例の遅延
ロックループのようにＤ／Ａ変換器を介すことなく、Ｄ
／Ａ変換器の精度による誤差や直線性誤差等の削除やロ
ックアップ時間の短縮ができる優れた遅延ロックループ
を実現できる。
【図１】本発明の第１の実施の形態におけるディジタル
遅延制御クロック発生器のブロック図、
遅延制御クロック発生器のブロック図、
【図２】図１のディジタル遅延制御クロック発生器を使
用した本発明の第２の実施の形態における遅延ロックル
ープのブロック図、
用した本発明の第２の実施の形態における遅延ロックル
ープのブロック図、
【図３】従来の位相ロックループを用いたクロック発生
器のブロック図、
器のブロック図、
【図４】従来の遅延素子及び位相ロックループを用いた
クロック発生器のブロック図、
クロック発生器のブロック図、
【図５】従来の遅延ロックループのブロック図である。
11、31 基準信号源 12 遅延素子（ディジタル・プログラマブル・エッジ発
生器） 13 遅延制御回路 14、32 Ｎ分周器 15、33 位相比較器 16、34、53 ループフィルタ 17、35 電圧制御発振器（ＶＣＯ） 18、36 Ｍ分周器 19 ディジタル遅延制御クロック発生器 21、51 相関器 22 ディジタルループフィルタ 23、54 ｎ段帰還シフトレジスタ 37 位相ロックループ 41 遅延量固定の遅延素子 42 セレクタ 52 Ｄ／Ａ変換器 55 電圧制御クロック（ＶＣＣ） ｆout 遅延出力クロック ｆ 出力クロック
生器） 13 遅延制御回路 14、32 Ｎ分周器 15、33 位相比較器 16、34、53 ループフィルタ 17、35 電圧制御発振器（ＶＣＯ） 18、36 Ｍ分周器 19 ディジタル遅延制御クロック発生器 21、51 相関器 22 ディジタルループフィルタ 23、54 ｎ段帰還シフトレジスタ 37 位相ロックループ 41 遅延量固定の遅延素子 42 セレクタ 52 Ｄ／Ａ変換器 55 電圧制御クロック（ＶＣＣ） ｆout 遅延出力クロック ｆ 出力クロック
Claims (2)
- 【請求項１】 基準信号源と、基準信号の遅延をディジ
タル値で可変でき、遅延データの更新がダイナミックに
行なえる遅延素子と、前記遅延素子を制御する遅延制御
回路と、前記遅延素子より出力されるパルスを分周して
デューティ５０％のクロックにするＮ分周器と、前記遅
延素子及び前記Ｎ分周器を経た基準信号と電圧制御発振
器（ＶＣＯ）の出力を位相比較する位相比較器と、前記
位相比較器の出力電圧をフィルタするループフィルタ
と、前記ＶＣＯと、前記ＶＣＯの出力を分周して前記位
相比較器に入力するＭ分周器とを備えたクロック発生
器。 - 【請求項２】 前記請求項１記載のクロック発生器と、
相関器と、前記相関器に入力するデータを発生するｎ段
帰還シフトレジスタと、前記相関器の誤差データをフィ
ルタするディジタルループフィルタとを備えた遅延ロッ
クループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20640196A JP3305587B2 (ja) | 1996-07-18 | 1996-07-18 | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20640196A JP3305587B2 (ja) | 1996-07-18 | 1996-07-18 | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032489A true JPH1032489A (ja) | 1998-02-03 |
| JP3305587B2 JP3305587B2 (ja) | 2002-07-22 |
Family
ID=16522754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20640196A Expired - Fee Related JP3305587B2 (ja) | 1996-07-18 | 1996-07-18 | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305587B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303781B1 (ko) * | 1998-12-30 | 2001-09-24 | 박종섭 | 레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기위한 언록 보상회로를 갖는 디디엘 클럭 발생기 |
| KR20040018825A (ko) * | 2002-08-27 | 2004-03-04 | 삼성전자주식회사 | 광 기록 시스템에서 클럭신호 발생장치 및 그 방법 |
| JP2005020083A (ja) * | 2003-06-23 | 2005-01-20 | Renesas Technology Corp | クロック発生回路 |
| KR100621536B1 (ko) * | 1998-06-24 | 2006-09-12 | 지멘스 악티엔게젤샤프트 | Ｄｄｒ ｓｄｒａｍ 애플리케이션에서의 캘리브레이트된 ｄｄｌ 로킹 장치 |
| JP2008135835A (ja) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Ｐｌｌ回路 |
| WO2020012550A1 (ja) * | 2018-07-10 | 2020-01-16 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
-
1996
- 1996-07-18 JP JP20640196A patent/JP3305587B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621536B1 (ko) * | 1998-06-24 | 2006-09-12 | 지멘스 악티엔게젤샤프트 | Ｄｄｒ ｓｄｒａｍ 애플리케이션에서의 캘리브레이트된 ｄｄｌ 로킹 장치 |
| KR100303781B1 (ko) * | 1998-12-30 | 2001-09-24 | 박종섭 | 레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기위한 언록 보상회로를 갖는 디디엘 클럭 발생기 |
| KR20040018825A (ko) * | 2002-08-27 | 2004-03-04 | 삼성전자주식회사 | 광 기록 시스템에서 클럭신호 발생장치 및 그 방법 |
| JP2005020083A (ja) * | 2003-06-23 | 2005-01-20 | Renesas Technology Corp | クロック発生回路 |
| JP4660076B2 (ja) * | 2003-06-23 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | クロック発生回路 |
| JP2008135835A (ja) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Ｐｌｌ回路 |
| US8638140B2 (en) | 2006-11-27 | 2014-01-28 | Spansion Llc | PLL circuit |
| WO2020012550A1 (ja) * | 2018-07-10 | 2020-01-16 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
| JPWO2020012550A1 (ja) * | 2018-07-10 | 2021-08-02 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
| US11777701B2 (en) | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305587B2 (ja) | 2002-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5781054A (en) | Digital phase correcting apparatus | |
| US6728526B2 (en) | Fractional-N frequency synthesizer with multiple clocks having different timings | |
| US5910753A (en) | Direct digital phase synthesis | |
| US6049238A (en) | Clock generator and clock generating method capable of varying clock frequency without increasing the number of delay elements | |
| US7605665B2 (en) | Fractional-N phase locked loop | |
| US6642800B2 (en) | Spurious-free fractional-N frequency synthesizer with multi-phase network circuit | |
| KR20040046329A (ko) | 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ | |
| US9385732B2 (en) | Synthesizing method of signal having variable frequency and synthesizer of signal having variable frequency | |
| JPWO2003061129A1 (ja) | クロック生成回路 | |
| JP2006191372A (ja) | デュアルループｐｌｌおよび逓倍クロック発生装置 | |
| JP3850063B2 (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| US7157953B1 (en) | Circuit for and method of employing a clock signal | |
| US5546434A (en) | Dual edge adjusting digital phase-locked loop having one-half reference clock jitter | |
| JP2003124806A (ja) | 逓倍クロック生成回路 | |
| JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
| US5903593A (en) | Spread spectrum signal receiver | |
| JP2000148281A (ja) | クロック選択回路 | |
| JP3161137B2 (ja) | Ｐｌｌ回路 | |
| JPS62146020A (ja) | Ｐｌｌ周波数シンセサイザ | |
| KR100189773B1 (ko) | 디지털 위상 동기 회로 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH0661848A (ja) | 位相同期発振器 | |
| KR100316533B1 (ko) | 다위상 출력 위상고정루프를 이용한 부동소수점 주파수합성장치 | |
| KR200346379Y1 (ko) | 주파수 합성기 | |
| JPH0795051A (ja) | ディジタルｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |