KR20040018825A - 광 기록 시스템에서 클럭신호 발생장치 및 그 방법 - Google Patents

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Abstract

광 기록 시스템에서 클럭신호 발생장치 및 그 방법이 개시된다. 본 발명에 따른 클럭신호 발생장치는 기준신호를 입력하여, 기준신호에 록킹되는 비교신호를 생성하고, 비교신호를 기준으로 인접한 두 신호간에 소정의 위상차를 갖는 n개의 발진신호를 생성하여 출력하는 PLL부 및 PLL부에서 출력되는 n개의 발진신호들 중, 선택신호에 응답하여 위상이 근접한 두 개의 발진신호를 선택하고, 전류제어신호에 응답하여 선택된 두 발진신호간의 위상보간을 수행하여 위상 보간된 신호를 클럭신호로서 출력하는 DLL부를 포함하는 것을 특징으로 하며, 지터의 영향을 최소화하면서도 동작주파수 범위의 제한을 받지 않고, 라우팅 패스를 간단히 할 수 있어 하드웨어적 부담을 줄일 수 있다.

Description

광 기록 시스템에서 클럭신호 발생장치 및 그 방법{Apparatus and method for generating clock signal in optical recording system}
본 발명은 광 기록 시스템에 관한 것으로, 특히, 광 디스크에 데이터를 기록하기 위한 쓰기 신호를 생성하거나 또는 샘플 앰드 홀드(dample and hold) 신호를 생성하기 위해 필요한 클럭신호를 발생하는 클럭신호 발생장치 및 그 방법에 관한것이다.
최근의 광 기록 시스템은 4MHz(CD1x)~207MHz(CD48x)의 광대역에서 동작해야 한다. 이처럼, 광대역의 광 기록 시스템에서 사용되는 클럭신호 발생기는 동작 범위가 넓어야 하고, 정확한 기록을 위하여 낮은 지터(jitter) 및 낮은 스큐(skew) 특성을 가져야 한다.
이러한 요구 조건을 만족하기 위해서는 다수의 지연소자를 가지는 PLL(Phase Locked Loop)이나, 두 개의 DLL(Delay Locked Loop)로 구성된 클럭 발생기를 사용한다. 그러나, 일반적인 클럭 발생기에 많이 사용되는 PLL의 경우에는 전압제어발진기(Voltage control oscillator:VCO)의 제어 전압 변화에 의하여 주파수가 변화된다. 따라서, 전원잡음이나 열잡음에 의해 생기는 작은 전압 변화로 인하여 VCO의 출력 주파수가 민감하게 변화한다. 이러한 VCO 잡음은 PLL에서 제거되지 않고 누적되어 지터로 작용한다. PLL의 이득을 작게하면 이러한 지터를 줄일 수 있지만 이득을 작게 하면 록킹(locking) 시간이 많이 걸리는 문제가 발생한다.
이러한 PLL의 문제를 해결하기 위해, VCO를 이용하는 PLL 대신에 지연소자의 지연 특성을 이용한 DLL을 사용하기도 한다. DLL은 제어전압에 의한 지연시간 변화에 따라 위상이 변화되므로 위상오차가 누적되지 않고 또한, 1차 시스템이므로 시스템이 안정적으로 동작할 수 있다는 장점이 있다.
도 1은 종래에 두 개의 DLL로 구성된 클럭신호 발생기를 개략적으로 나타내는 블록도이다. 도 1에 도시된 종래의 클럭신호 발생기는 제1VCDL(Voltage Control Delay Logic, 15), 제1PFD(Phase/Frequency Detector, 20) 및 제1챠지펌프 및 바이어스부(25)를 포함하는 제1클럭발생기(10)와, 제2VCDL(55), 제2PFD(60) 및 제2챠지 펌프 및 바이어스부(65)를 포함하는 제2클럭발생기를 포함하여 구성된다.
도 1을 참조하여, 제1클럭발생기(10)의 제1VCDL(15)은 기준클럭신호(REFCLK)를 입력하여, 제1챠지 펌프 및 바이어스부(25)에서 발생되는 제어전압에 상응하는 지연시간으로 10 stage 지연을 수행한다. 그리고, 거친지연제어전압(Coarse delay control voltage)에 응답하여 제1VCDL(15)은 지연된 신호들중 하나를 선택하여 제1PFD(20)로 출력한다. 그리고, 제1VCDL(15)은 거친지연제어전압에 의해 선택된 지연신호가 기준클럭신호(REFCLK)와 록킹되면, 록킹된 지연신호를 제2VCDL(55)로 출력한다. 제1PFD(20)는 기준클럭신호(REFCLK)와 제1VCDL(15)에서 출력된 신호의 주파수 및 위상을 비교하고 비교 결과에 따라 업신호(UP) 또는 다운신호(DOWN)를 출력한다. 제1챠지 펌프 및 바이어스부(25)는 업신호 또는 다운신호(UP/DOWN)에 상응하는 제어전압을 생성하고, 생성된 제어전압을 제1VCDL(15)로 제공한다.
제2클럭발생기(50)의 제2VCDL(55)은 제1VCDL(15)로부터 출력되는 지연신호를 입력하여, 제2챠지 펌프 및 바이어스부(65)에서 발생되는 제어전압에 상응하는 지연시간으로 10 stage 지연을 수행한다. 그리고, 미세한지연제어전압(Fine delay control voltage)에 응답하여 제2VCDL(55)은 지연된 신호들중 하나를 선택하여 제2PFD(60)로 출력한다. 그리고, 제2VCDL(65)은 미세지연제어전압에 의해 선택된 지연신호가 제1VCDL(15)로부터 출력되는 지연신호와 록킹되면, 록킹된 지연신호를 최종적인 클럭신호(CLK)로서 출력한다.
그러나, 일반적으로 DLL의 조절 가능한 지연 범위가 제한되므로 매우 한정적인 범위의 지연 시간만을 가질 수 있으며, 이것으로 인하여 DLL의 동작 주파수 범위가 제한된다. 또한, 주파수 체배가 불가능하기 때문에 DLL의 동작 주파수와 같은 입력 기준주파수가 필요하게 되어 높은 클럭 주파수가 필요한 시스템에서는 PLL을 사용할 수밖에 없다.
한편, 레이저 파워의 열화등을 고려하여, 기록 신호(write signal), 프리-히트(pre-heat) 신호, 오버 드라이브 신호, 피크 신호 등 여러 개의 파형을 조합하여 도 2에 도시된 바와 같은 데이터 기록을 위한 기록 펄스가 만들어진다. 뿐만 아니라, 여러 가지 타이밍의 샘플 앤드 홀드 신호들도 기록 펄스와 같이 여러 개의 파형을 조합하여 만들어진다. 또한, 기록 펄스의 해상도를 높이기 위하여 다중위상을 가지는 클럭신호 발생기가 필요하다. 종래의 쓰기 신호 발생기는 최대 40개 정도의 서로 다른 위상을 가지는 부-클럭 신호들을 이용하여 필요한 하나의 에지 타이밍을 만든다. 따라서, 쓰기 펄스와 샘플 앤드 홀드 신호들의 개수가 13개라면 40:1 먹스가 13개 필요하게 된다. 즉, 최대 520(40 x 13) 개의 라우팅 패스 사이의 스큐를 맞춰야 하며, 이는 하드웨어적인 복잡성을 증가시키는 요인이 된다.
본 발명이 이루고자 하는 기술적 과제는 지터의 영향을 최소화하면서도 동작주파수 범위의 제한을 받지 않고, 라우팅 패스를 간단히 할 수 있어 하드웨어적 부담을 줄이는 클럭신호 발생장치 및 그 방법을 제공하는 데 있다.
도 1은 종래에 두 개의 DLL로 구성된 클럭신호 발생기를 개략적으로 나타내는 블록도이다.
도 2는 기록 펄스의 일예를 나타내는 도면이다.
도 3은 본 발명에 따른 클럭 발생장치의 일실예를 개략적으로 나타내는 블록도이다.
도 4는 도 3에 도시된 위상 보간기(220)의 일실시예의 회로도이다.
도 5는 도 4에 도시된 제1전류 제어부(300)의 일실시예를 나타내는 회로도이다.
도 6은 도 4에 도시된 위상보간 결과를 나타내는 도면이다.
상기 과제를 이루기 위해, 본 발명에 따른 클럭신호 발생장치는 기준신호를입력하여, 기준신호에 록킹되는 비교신호를 생성하고, 비교신호를 기준으로 인접한 두 신호간에 소정의 위상차를 갖는 n개의 발진신호를 생성하여 출력하는 PLL부 및 PLL부에서 출력되는 n개의 발진신호들 중, 선택신호에 응답하여 위상이 근접한 두 개의 발진신호를 선택하고, 전류제어신호에 응답하여 선택된 두 발진신호간의 위상보간을 수행하여 위상 보간된 신호를 클럭신호로서 출력하는 DLL부를 포함하는 것이 바람직하다.
상기 과제를 이루기 위해, 본 발명에 따른 클럭신호 발생방법은 외부로부터 기준신호가 수신되면, 기준신호에 록킹되는 비교신호를 생성하고, 비교신호를 기준으로 인접한 두 신호간에 소정의 위상차를 갖는 n개의 발진신호들을 생성하는 (a)단계, n개의 발진신호들 중, 선택신호에 응답하여 위상이 근접한 두 개의 발진신호를 선택하는 (b)단계 및 전류제어신호에 응답하여 선택된 두 발진신호간의 위상보간을 수행하여 위상 보간된 신호를 클럭신호로서 생성하는 (c)단계를 포함하는 것이 바람직하다.
이하, 광 기록 시스템에서 본 발명에 따른 클럭신호 발생 장치 및 그 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 클럭 발생장치의 일실예를 개략적으로 나타내는 블록도이다. 도 3에 도시된 클럭 발생장치는 PLL부(100) 및 DLL(200)부를 포함하여 구성된다.
도 3을 참조하여, PLL부(10)는 기준신호(R_CLK)를 입력하여, 기준신호(R_CLK)에 록킹되는 비교신호를 생성한다. 그리고, 비교신호를 기준으로하여 인접한 두 신호간에 소정의 위상차를 갖는 n개의 발진신호들을 생성하여 출력한다. 이하, 설명의 편의를 위해, PLL부(10)는 인접한 두 신호간에 45°의 위상차를 갖는 8개의 발진신호들을 생성하여 출력하는 것으로 가정한다. 이 PLL부(100)를 통해 거친 위상동기를 수행할 수 있다. 구체적으로, PLL부(100)는 위상/주파수차 검출부(110), 챠징펌핑부(120), 저역통과필터(130), 전압제어발진부(140) 및 분주기(150)를 포함하여 구성된다.
위상/주파수차 검출부(110)는 분주기(150)에서 출력되는 분주 신호와 기준신호(R_CLK)를 입력하여 위상 및 주파수차를 검출하고, 검출된 결과에 따라 업신호(UP) 또는 다운신호(DOWN)를 출력한다.
챠지펌핑부(120)는 위상/주파수차 검출부(110)에서 출력되는 업신호(UP) 또는 다운신호(DOWN)에 상응하여 전류량이 제어되는 신호를 저역통과필터(130)로 출력한다.
저역통과필터(130)는 전하 펌핑부(120)로부터 출력된 신호의 저역 성분을 필터링하고, 필터링된 신호를 제어 전압으로서 전압제어발진부(140)로 출력한다.
전압제어발진부(140)는 저역통과필터(130)에서 출력되는 제어전압에 상응하는 주파수로 발진되고, 인접한 신호간에 45°의 위상차를 갖는 8개의 발진신호들을 생성한다. 그리고, 8개의 발진신호들 중 하나의 발진신호를 비교신호로서 선택하여 분주기(150)로 출력한다.
분주기(150)는 전압제어발진부(140)에서 출력되는 비교신호를 1/N로 분주하고, 분주된 신호를 분주신호로서 위상/주파수차 검출기(110)로 출력한다.
계속해서, DLL부(200)는 PLL부(100)에서 출력되는 8개의 발진신호들 중, 선택신호(SEL)에 위상이 근접한 두 개의 발진신호를 선택하고, 전류제어신호(Ictrl)에 상응하여 선택된 두 개의 발진신호의 위상보간을 수행하고, 위상 보간된 신호를 클럭신호(CLK)로서 출력한다. 구체적으로, DLL부(200)는 먹스(210) 및 위상 보간기(220)를 포함하여 구성된다.
먹스(210)는 PLL부(100)에서 출력되는 8개의 발진신호들을 입력하고, 선택신호(SEL)에 응답하여 8개의 발진신호들 중 위상이 근접한 즉, 45°의 위상을 갖는 두 개의 발진신호를 선택하여 출력한다.
위상보간기(220)는 먹스(210)로부터 입력되는 두 개의 발진신호를 전류제어신호(Ictrl)에 따라 위상 보간을 수행하고, 위상 보간된 신호를 클럭신호(CLK)로서 출력한다. 이 때, 전류제어신호(Ictrl)는 n비트의 써머메터 코드로서, n비트의 써머메터 코드에 따라 전류량을 제어하여 선택된 두 개의 발진신호 사이의 위상을 조정한다. 위상보간기(220)에 대해서는 도 4를 참조하여 후술될 것이다. 이와 같은 위상보간을 통해 세밀한 위상동기를 수행할 수 있다.
이상에서와 같이, PLL부(100)에서 거친 위상 동기를 수행하고, DLL부(200)에서 세밀한 위상동기를 수행한다. 이 때, PLL부(100)의 전압제어발진기(140)에서 발생되는 클럭의 지터가 도 3에 도시된 클럭발생 장치의 지터의 대부분을 차지한다고 할 수 있다. 따라서, 전압제어발진기(140)를 구현할 때 전원잡음에 강한 차동구조(Differential Type)의 지연소자를 이용하여 전압제어발진기(140)를 구현하는 것이 바람직하다. 이처럼, 차동구조의 지연소자를 이용하여 발진신호를 생성할 경우, 4개의 지연기를 직렬연결함으로써, 각각이 45°의 위상차를 갖는 8개의 발진신호들을 생성하는 링 타입의 전압제어발진기(140)를 구현할 수 있다.
도 4는 도 3에 도시된 위상 보간기(220)의 일실시예의 회로도로서, 지연버퍼(450)와 위상제어부(500)를 포함하여 구성된다.
도 3 및 도 4를 참조하여, 지연버퍼(450)의 트랜지스터 TR1~TR4는 출력 로드이며, 트랜지스터 TR1 및 TR2의 드레인으로 미세조정된 클럭신호(CLK)가 최종적으로 출력된다. 그리고, 트랜지스터 TR3 및 TR4의 드레인으로 반전된 클럭신호()가 출력된다.
지연버퍼(450)의 트랜지스터 TR5 및 TR7은 먹스(210)에서 선택된 인접한 위상의 두 발진신호 OSn및 OSn+1을 차동 모드로 각각 게이팅한다. 그리고, 제1 및 제2전류제어부(300,310)에 의해 제어되는 전류량에 상응하여 게이트로 입력되는 발진신호 OSn및 OSn+1의 위상을 제어하고 그 결과를 클럭신호(CLK)로서 출력한다. 또한, 지연버퍼(450)의 트랜지스터 TR6 및 TR8은 먹스(210)에서 선택된 인접한 위상의 두 발진신호 OSn및 OSn+1의 반전신호인및를 차동 모드로 각각 게이팅한다. 그리고, 제1 및 제2전류 제어부(300,310)에 의해 제어되는 전류량에 상응하여 게이트로 입력되는 발진신호및의 위상을 제어하고 그 결과를 반전된 클럭신호()로서 출력한다.
위상제어부(500)는, 트랜지스터 TR5 및 TR6의 소오스에 연결되어 발진신호OSn및의 위상지연을 제어하는 제1전류 제어부(300) 및 트랜지스터 TR7 및 TR8의 소오스에 연결되어 발진신호 OSn+1및의 위상지연을 제어하는 제2전류 제어부(310)를 포함하여 구성된다. 제1 및 제2전류 제어부(300,310) 각각은 4비트의 써머메터 코드인 전류제어신호 Ictrl와 반전된 전류제어신호에 상응하여 전류량을 제어한다. 제1 및 제2전류 제어부(300,310)에 대해서는 도 5를 참조하여 자세히 설명할 것이다.
이상에서 설명된 바와 같이, 도 4에 도시된 위상 보간기는 두 개의 위상을 입력받아서 하나의 위상을 만들어 내는 듀얼 입력 지연 버퍼이다. 즉, 4비트의 써머메터 코드인 전류 제어신호 Ictrl와에 의해 듀얼 버퍼에 흐르는 전류량을 변화시켜 위상을 조정한다. 도 4에 도시된 위상보간기에서 출력되는 클럭신호(CLK)의 출력 전압 VO는 다음 다음 수학식 1과 같이 나타낼 수 있다.
수학식 1에서, R은 위상 보간기의 저항 부하, C는 출력 커패시턴스, w는 4비트의 가중치(weight factor),는 두 입력 위상 사이의 시간 지연을 각각 나타낸다.
도 5는 도 4에 도시된 제1전류 제어부(300)의 일실시예를 나타내는 회로도이다.
도 5를 참조하여, 제1전류 제어부(300)는 4개의 모스 스위치들(TR10, TR11, TR12, TR13)과 모스 스위치들(TR10, TR11, TR12, TR13)에 각각 연결되는 전류원들(I0, I1, I2, I3)을 포함하여 구성된다. 모스 스위치들(TR10, TR11, TR12, TR13) 각각은 4비트의 서머메터 코드의 각 비트에 따라 온/오프된다. 이처럼 온/오프 제어된 모스 스위치들(TR10, TR11, TR12, TR13)에 의해 전류량이 제어된다. 즉, 전류제어신호(Ictrl)에 따라 전류량이 결정되면, 도 4에 도시된 위상보간기는 위상보간된 하나의 클럭신호(CLK)를 출력한다. 결국, 전류제어신호(Ictrl)에 응답하여 생성될 수 있는 다중위상의 클럭신호들이 모두 출력되는 것이 아니고, 선택된 하나의 클럭신호만이 출력되며, 선택된 하나의 클럭신호가 기록 펄스 또는 샘플 앤드 홀드 신호들을 생성하는 블록으로 입력되므로 라우팅 패스가 간단해지며 따라서 하드웨어적를 간단히 할 수 있다.
결국, 4비트의 써머메터 코드인 전류 제어신호 Ictrl와에 의해 즉, 0000,0001,0011,0111 또는 1111의 전류 제어신호(Ictrl)에 의해 도 4에 도시된 위상제어부(500))의 전류는 5단계로 조정될 수 있으며, 그에 따라 지연 버퍼(450)는 5개의 위상 보간된 클럭신호들을 생성할 수 있으며, 그 중 하나의 신호가 클럭신호(CLK)로서 출력된다.
제2전류 제어부(310) 역시 도 5에 도시된 바와 같이 동일한 구조로 구성될 수 있으며, 따라서, 그 상세한 설명은 생략한다.
도 6은 도 4에 도시된 위상보간 결과를 나타내는 도면이다.
도 4 내지 도 6을 참조하여, 도 6(a)에 도시된 발진신호 OSn과 OSn+1는 4비트의 전류제어신호(Ictrl)에 의해 도 6(b)에 도시된 바와 같이 5개의 위상보간된 클럭신호들이 발생될 수 있으며, 그 중 하나의 위상보간된 클럭신호가 도 4에 도시된 위상보간기에서 출력된다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플라피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 광 기록 시스템에서 클럭신호 발생장치 및 그 방법에 따르면, 지터의 영향을 최소화하면서도 동작주파수 범위의 제한을 받지 않고, 라우팅 패스를 간단히 할 수 있어 하드웨어적 부담을 줄일 수 있다.

Claims (10)

  1. 기준신호를 입력하여, 상기 기준신호에 록킹되는 비교신호를 생성하고, 비교신호를 기준으로 인접한 두 신호간에 소정의 위상차를 갖는 n개의 발진신호를 생성하여 출력하는 PLL부; 및
    상기 PLL부에서 출력되는 n개의 발진신호들 중, 선택신호에 응답하여 위상이 근접한 두 개의 발진신호를 선택하고, 전류제어신호에 응답하여 상기 선택된 두 발진신호간의 위상보간을 수행하여 위상 보간된 신호를 클럭신호로서 출력하는 DLL부를 포함하는 것을 특징으로 하는 클럭신호 발생장치.
  2. 제1항에 있어서, 상기 PLL부는
    분주신호와 기준신호를 입력하여 두 신호간의 위상 및 주파수차를 검출하고, 검출된 결과에 따라 업신호 또는 다운신호를 출력하는 위상/주파수차 검출부;
    상기 업신호 또는 다운신호에 응답하여 전류의 크기가 제어되는 신호를 출력하는 챠지펌핑부;
    상기 전하 펌핑부로부터 출력되는 신호의 저역 성분을 필터링하여 고주파 성분이 제거된 전압신호를 생성하는 저역통과필터;
    상기 전압신호에 상응하는 주파수로 발진되고, 인접한 신호간에 소정의 위상차를 갖는 n개의 발진신호들을 생성하고, n개의 발진신호들중 하나를 상기 비교신호로서 선택 출력하는 전압제어발진부; 및
    상기 전압제어발진부에서 선택 출력되는 상기 비교신호를 1/N로 분주하여 상기 분주신호로서 출력하는 분주기를 포함하는 것을 특징으로 하는 클럭신호 발생장치.
  3. 제2항에 있어서, 상기 전압제어발진기는
    전원잡음에 강한 차동구조(Differential Type)의 지연소자를 직렬 연결한 링타입의 전압제어발진기인 것을 특징으로 하는 클럭신호 발생장치.
  4. 제1항에 있어서, 상기 DLL부는
    상기 PLL부에서 출력되는 n개의 발진신호들을 입력하고, 상기 선택신호에 응답하여 n개의 발진신호들 중 위상이 근접한 두 개의 발진신호를 선택하여 출력하는 먹스; 및
    상기 전류제어신호에 상응하여, 상기 먹스로부터 입력되는 두 개의 발진신호의 위상 보간을 수행하고, 위상 보간된 신호를 상기 클럭신호로서 출력하는 위상 보간기를 포함하는 것을 특징으로 하는 클럭신호 발생장치.
  5. 제4항에 있어서,
    상기 먹스로부터 입력되는 두 개의 발진신호를 차동 모드로 입력하고, 제1 및 제2제어전류에 응답하여, 상기 두 개의 발진신호의 위상차 범위 내에서 위상지연을 조정하고, 위상 조정된 신호를 상기 클럭신호로서 출력하는 지연 버퍼; 및
    상기 전류제어신호 및 반전된 전류제어신호에 응답하여 상기 제1 및 제2제어전류의 전류량을 각각 조절하는 위상제어부를 포함하는 것을 특징으로 하는 클럭신호 발생장치.
  6. 제5항에 있어서,
    상기 전류제어신호 및 상기 반전된 전류제어신호 각각은 m비트의 써머메터 코드로 이루어지며, 상기 m비트의 써머메터 코드에 응답하여 상기 제1 및 제2제어전류는 (m+1)단계로 전류량이 조절되는 것을 특징으로 하는 클럭신호 발생장치.
  7. (a)외부로부터 기준신호가 수신되면, 상기 기준신호에 록킹되는 비교신호를 생성하고, 상기 비교신호를 기준으로 인접한 두 신호간에 소정의 위상차를 갖는 n개의 발진신호들을 생성하는 단계;
    (b)상기 n개의 발진신호들 중, 선택신호에 응답하여 위상이 근접한 두 개의 발진신호를 선택하는 단계; 및
    (c)전류제어신호에 응답하여 상기 선택된 두 발진신호간의 위상보간을 수행하여 위상 보간된 신호를 클럭신호로서 생성하는 단계를 포함하는 것을 특징으로하는 클럭신호 발생방법.
  8. 제7항에 있어서, 상기 (a)단계서 n개의 발진신호들은 전원잡음에 강한 차동구조(Differential Type)의 지연소자를 직렬연결한 링타입의 전압제어발진기에 의해 생성하는 것을 특징으로 하는 클럭신호 발생방법.
  9. 제7항에 있어서, 상기 (c)단계는
    상기 전류 제어신호 및 반전된 전류 제어신호에 응답하여 전류량이 조절되는 제1 및 제2제어전류를 생성하는 단계; 및
    상기 (b)단계에서 선택된 두 개의 발진신호를 차동 모드로 입력하고, 상기 제1 및 제2제어전류에 따라 상기 두 개의 발진신호의 위상차 범위 내에서 위상지연을 조정하고, 위상 조정된 신호를 상기 클럭신호로서 생성하는 단계를 포함하는 것을 특징으로 하는 클럭신호 발생방법.
  10. 제9항에 있어서, 상기 전류제어신호 및 상기 반전된 전류제어신호는 m비트의 써머메터 코드로 이루어지며, 상기 m비트의 써머메터 코드에 응답하여 상기 제1 및 제2제어전류는 각각 (m+1)단계로 전류량이 조절되는 것을 특징으로 하는 클럭신호 발생방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032489A (ja) * 1996-07-18 1998-02-03 Matsushita Electric Ind Co Ltd ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ
JP2001034358A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp クロック生成回路
JP2002049438A (ja) * 2000-08-03 2002-02-15 Hitachi Ltd 半導体装置
US20020075981A1 (en) * 2000-12-20 2002-06-20 Benjamim Tang PLL/DLL dual loop data synchronization

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032489A (ja) * 1996-07-18 1998-02-03 Matsushita Electric Ind Co Ltd ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ
JP2001034358A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp クロック生成回路
JP2002049438A (ja) * 2000-08-03 2002-02-15 Hitachi Ltd 半導体装置
US20020075981A1 (en) * 2000-12-20 2002-06-20 Benjamim Tang PLL/DLL dual loop data synchronization

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