KR20030017623A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR20030017623A
KR20030017623A KR10-2003-7000538A KR20037000538A KR20030017623A KR 20030017623 A KR20030017623 A KR 20030017623A KR 20037000538 A KR20037000538 A KR 20037000538A KR 20030017623 A KR20030017623 A KR 20030017623A
Authority
KR
South Korea
Prior art keywords
circuit
phase
clock signal
control
signal
Prior art date
Application number
KR10-2003-7000538A
Other languages
English (en)
Inventor
오카무라준이치
Original Assignee
쟈인 에레쿠토로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쟈인 에레쿠토로닉스 가부시키가이샤 filed Critical 쟈인 에레쿠토로닉스 가부시키가이샤
Publication of KR20030017623A publication Critical patent/KR20030017623A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/14—Preventing false-lock or pseudo-lock of the PLL

Abstract

직렬 디지탈 전송신호를 수신하는 수신회로에 있서의 DLL용 위상비교회로를 포함하는 반도체 집적회로에 있어서, 퍼스 락를 방지하면서 위상비교회로의 위상검출 특성이 향상되어, 전체 DLL 응답속도 및 락 정밀도가 개선된다. 반도체 집적회로는, 제어전압을 따라 지연시간이 각각 제어되는 지연소자들이 직렬 접속된 복수의 지연소자, 복수의 지연소자 중 소정의 한 지연소자에 입력되는 클럭신호와 복수의 지연소자 중 다른 소정의 한 지연소자로부터 출력된 클럭신호 사이의 위상차에 대응하는 전압을 발생하는 위상비교회로, 상기 위상차가 소정의 범위에 있을 경우에 소정의 전압을 발생하도록 위상비교회로를 제어하는 제어회로, 및 위상비교회로에 의해 발생되는 전압을 필터링함으로써 복수의 지연소자에 인가되어지는 제어전압을 발생하는 필터회로를 포함한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
일반적으로, 고속 직렬 전송 데이타를 수신하는 최근의 회로는, 수신데이타의 복조시, 각 캐릭터에 대하여 직렬화된 데이타에 포함되는 심벌 비트수 이상의 수의 다상클럭신호를 사용하여 직렬 데이타를 샘플링 하는 방식이 채용된다. 다상클럭신호는, 각 캐릭터에 대하여 직렬화된 데이타에 대응하여 전송되어지는 전송클럭신호와 동기되어야만 하고, 각 캐릭터에 대하여 직렬화된 데이타에 포함된 심벌 비트들의 사이의 간격에 대응하는 등간격인 위상차를 갖여야만 한다.
등간격에서 위상차를 갖는 다상클럭신호를 발생하기 위하여, 이러한 수신회로는 전압제어 발진기 및 위상비교회로를 포함하는 PLL(phase-locked loop)이나, 전압제어 지연소자 및 위상비교회로를 포함하는 DLL(delay-locked loop)을 채용하고 있다.
현실의 고속 직렬 디지탈 전송 동안에, 송신회로의 전원전압의 변동이나 전송회로에 있어서의 교란 등에 의해, 직렬전송 데이타 및 전송 클럭신호에 소위 지터라고 불리는 짧은 주기의 주파수 변동이 발생한다. 고속 직렬 디지탈 전송신호용 수신회로에 있어서는, 수신 데이타의 샘플링에 사용되는 다상클럭신호는 지터로서의 주파수 변동에 추종되어야만 한다. 일반적으로, DLL을 사용한 수신회로는 전송 클럭신호에서 지터와 같은 주파수 변동의 추종성에 있어 우수하기 때문에, 고속 직렬 디지탈 전송신호의 수신회로에서 다상클럭신호를 발생하는데 적합한 회로시스템이다.
DLL을 사용하는 수신회로에 있어서, 직렬 전송 데이타에 대한 다상클럭신호의 위상오차는 DLL의 일부를 구성하는 위상비교회로의 회로시스템과 성능에 의해 결정되는 전체 DLL의 위상검출특성에 의해 결정된다. 따라서, 고속 직렬 디지탈 전송용 수신회로에 사용된 DLL용의 위상비교회로는 고정밀도의 위상검출특성을 제공하는 회로시스템을 구비하여야만 한다.
일반적으로, 위상비교회로는 기준클럭신호와 비교클럭신호인 2개의 입력신호의 위상을 비교하여, 비교 클럭신호의 위상이 기준 클럭신호의 위상을 리드하는지 또는 기준 클럭신호의 위상으로부터 지연되는지를 판단한다. 또한, 위상비교회로는, 입력 클럭신호간의 위상차를 (n-1)π보다 크고 (n+1)π보다 작은 범위(여기에서, n은 자연수), 또는 2(n-1)π보다 크고 2(n+1)π보다 작은 범위에서 검출하도록 일반적으로 동작하고, 입력 클럭신호간의 위상차에 비례하는 제어전압을 발생하여 전압제어 지연소자에 네거티브 피드백을 제공하여 시스템을 제어한다. 이 시스템은 입력 클럭신호간의 위상차가 2nπ일 때 위상비교회로에서 출력되는 제어전압이 기준값(예컨대, 0V)에서 안정되도록 설계되며, 이 시스템이 입력 클럭신호간의 위상차가 2nπ에서 안정될 때에 상기 DLL이 락(lock)되어 진다.
예컨대, 고속 직렬 디지탈 전송하에서의 각 캐릭터에 대한 직렬화된 데이타가 N개의 심벌 비트를 포함할 때, 직렬 전송 데이타를 수신하는 수신회로는 제1번째∼제(N+1)번째의 클럭신호를 포함하는 다상클럭신호를 발생한다. 이상적으로는, 제1번째의 클럭신호와 제(N+1)번째의 클럭신호간에는 2π의 위상차를 갖는다. 따라서, 실질적으로 다른 위상을 갖는 클럭신호의 수는 N개이며, 이러한 클럭신호는 N상 클럭신호라고 참조된다.
DLL을 사용하는 수신회로에서는, 제1번째의 클럭신호의 위상과 제(N+1)번째의 클럭신호의 위상을 비교하여, 다상클럭신호에 포함된 각각의 인접한 2개의 클럭신호간의 위상차가 정확하게 전송 클럭신호의 주기의 1/N배에서 락되도록, 다상클럭신호의 지연시간을 제어한다.
전송 클럭신호가 넓은 주파수대역을 갖는 경우에는, 수신회로에 의해 발생되는 클럭신호의 위상의 변화범위도 마찬가지로 넓어야만 한다. 그러나, 클럭신호의 위상의 넓은 범위에서 변화하는 경우 위상비교되어지는 클럭신호 사이에 4π이상의 위상차가 발생할 수가 있기 때문에, 위상비교회로가 2π와는 다른 2mπ(m은 2이상의 정수)의 위상차를 락하는 문제를 회피하기 위해 측정이 취해져야만 한다. 이러한 문제를 퍼스 락(false lock)으로 참조한다.
이러한 문제를 회피하기 위해 도 1에 나타낸 바와 같은 수신회로가 사용된다. 도 1은, 샘플링 방식에 따라 고속 직렬 전송 데이타를 수신하는 종래의 수신회로를 나타내는 블록도이다. 이 경우, 각 캐릭터에 대한 직렬화된 데이타에 포함되는 심벌 비트수가 8비트이기 때문에, 수신회로는 다상클럭신호로서 8상의 클럭신호를 발생한다.
DLL(100)은 입력된 전송클럭신호에 기초하여 다상클럭신호(φ0∼φ8)을 출력하는 전압제어 지연선(103), 다상클럭신호(φ0∼φ8)에 기초하여 위상비교용의 2종류의 클럭신호(φ04,φ48)를 발생하는 비교 클럭신호 발생회로(106), 클럭신호(φ04,φ48)에 기초하여 전송 클럭신호의 위상과 다상클럭신호의 위상을 비교하는 위상 비교회로(107) 및 위상비교회로(107)의 출력신호가 입력되는 필터회로(109)를 포함한다.
필터회로(109)의 출력신호는 지연제어전압으로서 전압제어 지연선(103)에 인가 되어, 네거티브 피드백의 제어를 형성한다. 이 지연제어전압에 의해 전압제어 지연선(103)의 신호지연시간이 제어된다. 여기에서, 필터회로(109)는 DLL의 응답특성을 조정하기 위해 제공되고, 일반적으로 신호선과 접지전위 사이에 접속된 용량(캐패시터)이 사용된다.
도 1에 나타낸 DLL(100)에 있어서, 다상클럭신호에 포함된 각각의 인접한 2개의 클럭신호 사이의 위상차가 전송 클럭신호의 주기의 정확하게 1/8배에서 락되도록, 비교 클럭 신호 발생회로(106)가 위상비교용의 2종류의 클럭신호(φ04,φ48)를 발생하고, 위상비교회로(107)는 이들의 클럭신호에 기초하여 전송클럭과 다상클럭신호의 위상를 비교한다.
직렬-병렬 변환회로(110)는 이와 같이 발생된 다중상 클럭신호(φ0∼φ7)을 사용하여 직렬 데이타를 샘플링한 후 샘플링된 직렬 데이타를 디코딩함으로써 수신된 직렬 데이타를 병렬 데이타로 변환한다.
도 2는 도 1에 나타낸 바와 같은 수신회로에 있어서의 DLL용 위상비교회로를 나타내는 도면이다. 도 2에 나타낸 바와 같이, 위상비교회로(107)는, 위상비교용의 클럭신호(φ04,φ48)의 논리곱을 획득하는 NAND회로(301), 클럭신호(φ04,φ48)의 논리합을 획득하는 NOR회로(302), 및 NAND회로(301)로부터 출력된 위상비교신호 UP바와 NOR회로(302)로부터 출력된 위상비교신호 DN에 기초하여 출력신호를 발생하고, 이 출력신호를 출력단자(108)에 공급하는 출력회로(303)를 포함한다.
도 3은, 도 1에 나타낸 바와 같은 수신회로에 있어서의 다상클럭신호 및 위상비교용 클럭신호의 파형과, 위상비교용의 클럭신호의 발생에 사용된 논리식을 나타내는 도면이다. 도 3에 나타낸 바와 같이, 위상비교용의 클럭신호(φ04)는, 다상클럭신호에 포함된 클럭신호(φ0∼φ4)에 기초하여 발생되고, 위상비교용의 클럭신호(φ48)는 다상클럭신호에 포함된 클럭신호(φ4∼φ8)에 기초하여 발생된다. 클럭신호(φ04)와 클럭신호(φ48) 양측이 하이레벨에 있을 때에는, NAND 회로(301)의 출력신호가 로우 레벨로 되고, 그 결과 출력단자(108)의 전위가 상승한다. 또한, 클럭신호(φ04)와 클럭신호(φ48)의 양측이 로우 레벨일 때에는, NOR회로(302)의 출력신호가 하이레벨로 되고, 그 결과 출력단자(108)의 전위가 하강한다.
도 4의 (A)는 다상클럭신호에 포함된 클럭신호(φ8)의 상이 도 3에 나타낸 바와 같은 상태로부터 지연될 때, 위상비교 클럭신호 및 위상비교신호의 파형을 나타내는 도면이고, 도 4의 (B)는 클럭신호(φ8)의 위상이 도 3에 나타낸 상태로부터 리드한 경우에 있어서의 위상비교 클럭신호 및 위상비교신호의 파형을 나타내는 도면이다.
도 4의 A에 나타낸 바와 같이, 다상클럭신호에 포함된 클럭신호(φ0)와 클럭신호(φ8)의 위상차가 2π(360°)보다 큰 경우, 위상비교회로의 출력단자(108)에 접속된 필터회로(109)의 캐패시터가 충전되어, 전압제어 지연선(103)에 있어서의 신호지연시간을 감소시켜 위상차가 2π가 되도록 제어를 수행한다.
한편, 도 4의 (B)에 나타낸 바와 같이, 클럭신호(φ0)와 클럭신호(φ8)의 위상차가 2π(360°)보다 작은 경우, 위상비교회로의 출력단자(108)에 접속된 필터회로(109)의 캐패시터의 전하가 방전되어, 전압제어 지연선(103)에 있어서의 신호지연시간을 증가시켜 위상차가 2π가 되도록 제어를 수행한다. 그 결과, 다상클럭신호에 포함된 인접한 2개의 각각의 클럭신호 사이의 위상차가 전송클럭신호의 주기의 1/8배에서 정확하게 락된다.
이상의 설명으로부터 명백해지듯이, 도 1에서 도 4의 (B)에 나타낸 바와 같이, 종래의 고속 직렬 디지탈 전송신호의 수신회로에 사용된 위상비교회로(107)는,전압제어 지연선(103)상에서 발생된 다상클럭신호에 포함된 클럭신호(φ0및 φ8)의 위상을 직접 비교하기 보다는, 클럭신호(φ0및 φ8)에 기초하여 비교 클럭신호 발생회로(106)에 의해 발생된 위상비교용의 클럭신호(φ04및 φ48)의 위상을 비교한다.
따라서, 비교클럭신호 발생회로(106)에서 발생한 위상오차가 위상비교회로(107)에서 일어나는 비교오차와 중첩되어 전체 DLL의 위상 검출 특성이 클럭신호(φ0및 φ8)의 위상을 직접 비교함으로써 획득된 위상 검출 특성 보다 낮게 된다는 문제가 있다. 또, NAND회로(301)과 NOR회로(302)라고 하는 다른 종류의 게이트를 사용하기 때문에, 게이트의 동작중에 타이밍 오차가 발생하여 클럭신호(φ0)와 클럭신호(φ8) 사이의 위상차가 2π에 가까워 지고, 따라서 지연제어전압의 레벨이 작을 경우, 타이밍 오차의 영향을 무시할 수 없다는 문제가 발생한다.
미국 특허 6,157,263호 공보에는, 고속 고정밀의 PLL을 제공하기 위한 위상비교회로가 개제되어 있다. 도 5는, PLL용의 위상비교회로의 구성을 나타내는 도면이다. 도 5에 나타낸 바와 같이, 위상비교회로(500)는 2개의 다이내믹형 D 래치회로(501,502), D 래치회로(501,502)에 데이타를 공급하는 NOR회로(503), 및 D 래치회로(501,502)의 출력신호를 각각 반전하는 인버터(504,505)를 포함한다. D 래치회로(501,502)의 각각은 도 6에 나타낸 바와 같은 구성을 갖는다.
다시 도 5을 참조하면, 리셋신호(RS)가 로우레벨에 있을 때, D래치회로(501)는 기준 클럭신호(φREF)에 동기화하여 로우레벨에서의 신호를 래치하고 , D 래치회로(502)는 VCO(전압제어 발진기)로부터 출력된 VC0클럭신호(φvco)에 동기화하여 로우레벨에서의 신호를 래치한다. D 래치회로(501)의 출력신호 UP바 및 D 래치회로(502)의 출력신호 DN바가 로우레벨로 되면, NOR회로(503)로부터 출력된 리셋신호(RS)가 하이레벨로되어, D 래치회로(501,502)를 리셋한다. D 래치회로(501)의 출력신호 UP바 및 D 래치회로(502)의 출력신호 DN바는 각각 반전 회로(504,505)에 의해 반전되어 위상비교신호 UP 및 DN으로서 출력된다.
도 7은, 도 5에 나타낸 위상비교회로의 동작을 나타내는 파형도이다. 이 파형도는, VC0클럭신호(φvco)의 위상이 기준클럭신호(φREF)의 위상으로부터 2π에서4π만큼 시프트 되었을 때, 리셋신호(RS)와 위상비교신호(UP,DN)의 파형을 나타낸다. 도 7에 나타낸 바와 같이, 이 위상비교회로에 의하면, VC0 클럭신호(φvco)와 기준클럭신호(φREF)의 위상차가 2π의 제1 정수배로 되는 제1 경우와, 위상차가 2π의 제2 정수배로 되는 제2 경우 사이에서는 이들을 구별할 수 없다. 이러한 검출 특성을 갖는 위상비교회로는 0보다 크고 4π보다 작은 범위에 있는 입력신호들 사이의 위상차 검출을 위한 PLL용으로 효과적으로 작동하지만, 더 넓은 범위에 있는 위상차 검출에 요구되는 DLL용으로서는 사용할 수 없다.
본 발명은, DLL(Delay-locked loop)용 위상비교회로를 포함하는 반도체 집적회로에 관한 것으로, 특히 직렬전송되는 디지탈신호의 복조에 사용되는 다상클럭신호를 발생하는 기능을 갖는 DLL용 위상비교회로를 포함하는 반도체 집적회로에 관한 것이다.
도 1은 종래의 수신회로를 나타내는 블록도이다.
도 2은 도 1에 나타낸 수신회로에 있어서의 DLL용 위상비교회로를 나타내는 도면이다.
도 3은 도 1에 나타낸 수신회로에 있어서의 다상클럭신호 및 위상비교용 클럭신호의 파형, 및 위상비교용의 클럭신호를 발생하기 위하여 사용된 논리식을 나타내는 도면이다.
도 4의 (A)는 클럭신호의 위상이 지연되었을 때 나타나는 위상비교용 클럭신호 및 위상비교신호의 파형을 나타내는 도면이며, 도 4의 (B)는 클럭신호의 위상이 리드하였을 때 나타나는 위상비교용 클럭신호 및 위상비교신호의 파형을 나타내는 도면이다.
도 5는 종래의 PLL용 위상비교회로의 구성을 나타내는 블록도이다.
도 6은 도 5에 나타낸 위상비교회로에 사용된 다이나믹 D 래치회로의 구성을 나타내는 회로도이다.
도 7은 도 5에 나타낸 위상비교회로의 동작을 나타내는 파형도이다.
도 8은 본 발명의 제1 실시형태에 따른 반도체 집적회로에 포함된 고속 직렬 디지탈 전송신호용 수신회로를 나타내는 블록도이다.
도 9는 도 8에 나타낸 수신회로에서의 DLL용의 위상비교회로의 구성을 나타내는 블록도이다.
도 10은 도 9에 나타낸 위상비교회로에 사용된 다이내믹 D 래치회로의 구성을 나타내는 회로도이다.
도 11은 도 8에 나타낸 수신회로에 있서의 다상클럭신호, 비교제어신호 및위상비교신호의 파형을 나타내고, 또한 비교제어신호를 발생하기 위해 사용된 논리식을 나타내는 도면이다.
도 12의 (A)는, 클럭신호의 위상이 지연되었을 때 비교제어신호 및 위상비교신호의 파형을 나타내는 도면이고, 도 12의 (B)는 클럭신호의 위상이 리드하였을 때 비교제어신호 및 위상비교신호의 파형을 나타내는 도면이다.
도 13은 본 발명의 제2 실시형태에 따른 반도체 집적회로에 포함된 고속 직렬 디지탈 전송신호용 수신회로를 나타내는 블록도이다.
도 14는 도 13에 나타낸 수신회로에서의 DLL용 위상비교회로의 구성을 나타내는 도면이다.
도 15는 도 13에 나타낸 수신회로에서의 다상클럭신호 및 비교제어신호의 파형 및 비교제어신호를 발생하기 위해 사용된 논리식을 나타내는 도면이다.
상술한 문제의 관점으로부터, 본 발명은 직렬 디지탈 전송신호를 수신하는수신회로에 있어서의 DLL용 위상비교회로를 포함하는 반도체 집적회로에서 퍼스 락(false lock)을 방지하면서 위상비교회로의 위상검출 특성을 향상시킴으로써 전체로서의 DLL 응답속도 및 락 정밀도를 향상시키는 데 있다.
이상의 과제를 해결하기 위하여, 본 발명에 따른 반도체 집적회로는, 제어 전압에 따라 제어되는 지연시간을 각각 가지는 지연소자들이 서로 직렬 연결된 복수의 지연소자, 복수의 지연소자 중 소정의 지연소자에 입력된 클럭신호와 복수의 지연소자의 중 다른 소정의 지연소자로부터 출력된 클럭신호의 위상차에 대응하는 전압을 발생하는 위상비교회로, 상기 위상차가 소정의 범위내에 있을 때 소정의 전압을 발생하도록 위상비교회로를 제어하는 제어회로, 및 위상비교회로에 의해 발생된 전압을 필터링하여 복수의 지연소자에 인가되는 제어전압을 발생하는 필터회로를 포함한다.
본 발명에 따르면, 다상클럭신호에 포함된 2개의 클럭신호 사이의 위상차가 위상비교회로에 의해 직접 비교되고, 위상차가 4π이상의 위상차에서 발생하기 쉬운 퍼스 락이 제어회로에 의해 방지되며, 이는 전체 DLL의 응답속도 및 락 정밀도를 개선할 수 있다.
본 발명의 이점 및 특징은 이하의 상세한 설명과 도면을 참조함으로써 보다 명확해 진다. 이들의 도면에 있어서, 동일 참조번호는 동일한 구성요소를 나타낸다.
도 8은 본 발명의 제1 실시형태에 따른 반도체 집적회로에 포함된 고속 직렬 디지탈 전송신호의 수신회로를 나타내는 블록도이다. 이 수신회로는 전송클럭신호에 기초하여 제1번째∼제(N+1)번째의 클럭신호를 포함하고 있는 다상클럭신호를 발생하는 DLL(800) 및 이들의 다상클럭신호를 사용하여 직렬 데이타를 병렬 데이타로 변환하는 직렬-병렬 변환회로(810)를 포함한다.
DLL(800)은, 제1번째의 클럭신호의 위상과 제(N+1)번째의 클럭신호의 위상을 비교하여, 다상클럭신호에 포함된 각각의 인접한 클럭신호 사이의 위상차가 정확하게 전송 클럭신호의 주기의 1/N배에서 락되도록 다상클럭신호의 지연시간을 제어한다. 이 경우, 각 캐릭터에 대한 직렬화된 데이타에 포함된 심벌 비트수가 8이기 때문에, 수신회로는 다상클럭신호로서 8상의 클럭신호를 발생한다.
DLL(800)은 입력 전송클럭신호에 기초하여 동일 위상차를 가지는 다상클럭신호(φ0∼φ8)를 발생하는 전압제어 지연선(803), 제1 클럭신호(φ0)의 위상과 제9 클럭신호(φ8)의 위상을 비교하는 위상비교회로(807), 위상비교회로(807)의 비교동작을 제어하는 비교제어신호 발생회로(806), 및 위상비교회로(807)의 출력신호가 입력되는 필터회로(809)를 포함한다.
필터회로(809)의 출력신호는 지연제어전압으로서 전압제어지연선(803)에 공급되어 네거티브 피드백의 제어계를 형성한다. 이 지연제어전압에 의해 전압제어 지연선(803)의 신호지연시간이 제어된다. 필터회로(809)은 DLL의 응답특성을 조정하기 위해 제공되고, 예컨대 신호선과 접지전위 사이에 접속된 용량(캐패시터)을 사용할 수 있다.
비교제어신호 발생회로(806)는, 다상클럭신호(φ0∼φ8)에 기초하여 비교제어신호를 발생하여, 클럭신호(φ0)와 클럭신호(φN)의 위상차가 소정의 범위를 초과했을 때에 위상비교회로(807)의 동작을 제어한다. 따라서, 퍼스 락이 회피된다.
직렬-병렬 변환회로(810)는, 이렇게 발생된 다상클럭신호(φ0∼φ7)를 사용하여 직렬 데이타를 샘플링하고 난 후, 샘플링 된 직렬 데이타를 디코딩함으로써 입력 직렬 데이타를 병렬 데이타로 변환한다.
도 9는 도 8에 나타낸 수신회로에서의 DLL용 위상비교회로의 구성을 나타내는 도면이다. 이 위상비교회로는 2개의 다이내믹 D 래치회로(901,902), D 래치회로(901,902)에 데이타를 각각 공급하는 제1 논리회로(903) 및 제2 논리회로(904), D 래치회로(902)의 출력 데이타 DN바를 반전하여 반전데이타(위상비교신호) DN을 출력하는 인버터(905), D 래치회로(901)의 출력 데이타(위상비교신호) UP바가 공급되는 게이트를 구비한 P채널 트랜지스터(907), 인버터(905)로부터 출력된 위상비교신호 DN이 공급되는 게이트를 구비한 N채널 트랜지스터(908), 및 트랜지스터(907,908)에 전류를 공급하는 전류원(906,909)를 포함한다.
도 10은 도 9에 나타낸 위상비교회로에 사용된 다이내믹 D 래치회로의 구성을 나타내는 도면이다. 각 다이내믹 D 래치회로(901,902)는 도시한 바와 같이 6개의 트랜지스터에 의해 형성된 간단한 구성을 가지기 때문에 고속으로 동작할 수 있다. 도 9에 나타낸 위상비교회로(807)는 동일 구성의 2개의 다이내믹 D 래치회로(901,902)을 채용하기 때문에 높은 정밀도로 동작할 수 있다.
도 9에 나타낸 바와 같이, 제1 논리회로(903)는 NOR회로로 구성되어, D 래치회로(901)의 출력 데이타 UP바 또는 D 래치회로(902)의 출력 데이타 DN바가 하이레벨에 있을 때, 로우레벨의 데이타를 D 래치회로(901)에 공급한다. D 래치회로(901)는 입력 데이타가 로우레벨에 있을 때에, 제1 클럭신호(φ0)가 일어나는 경우 출력 데이타를 로우레벨로 세트한다. 그 후, 입력 데이타가 하이레벨로 되면, D 래치회로(901)가 리셋 되어서, 출력데이타가 하이레벨로 된다.
제2 논리회로(904)는, OR회로와 NAND회로의 조합이며, 제1 논리회로(903)에서와 같이 동일한 수량내 트랜지스터를 각 입력신호가 통과하도록 설계되어 있다.따라서, 각 입력신호에 더해지는 지연시간도 제1 논리회로(903)에서의 경우와 거의 동일하다.
제2 논리회로(904)는, 비교제어신호(Sc)이 하이레벨에 있고 또한 D 래치회로(901)의 출력데이타 UP바 또는 D 래치회로(902)의 출력 데이타 DN바가 하이레벨에 있을 때, 로우레벨의 데이타를 D 래치회로(902)에 공급한다. D 래치회로(902)는 입력 데이타가 로우레벨에 있을 때 제9 클럭신호(φ8)가 일어나는 경우, 출력 데이타를 로우레벨로 세트한다. 그 후, 입력 데이타가 하이레벨로 되면, D 래치회로(902)가 리셋 되어서 출력데이타가 하이레벨로 된다.
또한, 제2 논리회로(904)는 비교제어신호(Sc)에 따라 D 래치회로(902)을 독자적으로 제어할 수 있다. 상세하게는, 제2 논리회로(904)는, 비교제어신호(Sc)가 로우레벨에 있을 때에 그 출력신호를 하이레벨로 세트 한다. 그 결과, D 래치회로(902)가 리셋되어 그 출력 데이타를 하이레벨에 유지하고, 인버터(905)로부터 출력된 위상비교신호(DN)가 로우레벨에 유지된다. 이 때, 다이내믹 D 래치회로(901)는 리셋 되지 않고, 그 출력 데이타 UP바가 로우레벨에 유지되어 진다.
도 11은 도 8에 나타낸 수신회로에서의 다상클럭신호, 비교제어신호 및 위상비교신호의 파형, 및 비교제어신호를 발생하기 위해 사용된 논리식을 나타내는 도면이다. 위상비교신호 UP바는 클럭신호(φ0)의 기상시 일시적으로 로우레벨로 세트 되지만, 제1 논리회로(903)의 출력신호가 곧 바로 하이레벨로 되기 때문에 리셋 되어서 다시 하이레벨로 된다. 위상비교신호 DN은, 클럭신호(φ8)의 기상시 일시적으로 하이레벨로 세트되지만, 제2 논리회로(904)의 출력신호가 곧 바로 하이레벨로 되기 때문에 리셋 되어서 다시 로우레벨로 된다.
비교제어신호(Sc)는 다상클럭신호에 포함된 클럭신(호φ2∼φ6)에 기초하여 발생된다. 도 11에 나타낸 바와 같이, 다상클럭신호에 포함된 클럭신호(φ0,φ8) 사이의 위상차가 2π(360°) 에 가까운 경우, 비교제어신호(Sc)는 위상비교회로의 동작에 영향을 주지 않는다.
도 12의 (A)는, 도 8에 나타낸 수신회로에서, 다상클럭신호에 포함된 클럭신호(φ8)의 위상이 도 11에 나타낸 상태로부터 지연되었을 때 나타나는 비교제어신호 및 위상비교신호의 파형을 나타내는 도면이며, 도 12의 (B)는, 클럭신호(φ8)의 위상이 도 11에 나타낸 상태보다 리드되었을 때 나타나는 비교제어신호 및 위상비교신호의 파형을 나타내는 도면이다.
클럭신호(φ0)와 클럭신호(φ8)의 위상차가 2π(360°) 보다 크고 도 12의 (A)에 나타낸 바와 같이 소정 범위에 있을 경우에는, 비교제어신호(Sc)가 로우레벨로 된다. 그 결과, 위상비교신호 DN은 항상 로우레벨로 유지되고, 위상비교신호 UP바도 리셋되지 않고 로우레벨로 유지된다. 따라서, 도9에 나타낸 트랜지스터(907)가 ON으로 되고, 트랜지스터(908)가 OFF로 되어, 출력단자(808)의 전압이 상승함에 따라, 위상차가 2π로 될 때 까지 전압제어 지연선(803)(도 8)의 신호지연시간감소되도록 제어가 수행된다.
도 5에 나타낸 위상비교회로에 있어서, 클럭신호(φ0)와 클럭신호(φ8) 사이의 위상차가 4π로 되면, 실제의 위상차보다 2π만큼 작은 위상차가 검출된다. 그러나, 본 실시형태에서는 클럭신호(φ0, φ8) 사이의 위상차가 4π이상으로 되더라도, 위상비교신호 UP바 및 DN이 로우레벨을 유지되기 때문에, 위상차를 감소시키도록 제어스스템이 동작된다.
도 12의 (B)에 나타낸 바와 같이, 클럭신호(φ0)와 클럭신호(φ8) 사이의 위상차가 2π(360°) 보다 작은 경우에, 종래기술과 동일한 방법으로, 클럭신호(φ8)의 기상시 위상비교신호 DN이 하이레벨로 세트되고, 위상비교신호 DN이 클럭신호(φ0)의 기상 직후 로우레벨로 리셋된다. 위상비교신호 UP바 및 DN이 하이레벨인 기간 동안, 도9에 나타낸 트랜지스터(907)가 OFF 로 되고, 트랜지스터(908)는 ON으로 되어 출력단자(808)의 전압이 감소시키고, 따라서 위상차가 2π로 될 때 까지 전압제어 지연선(803)(도 8)에서의 신호지연시간이 증가시키도록 제어가 수행된다. 일반적으로는, 전압제어 지연선(803)에서의 신호지연시간이 제로로 되지 않기 때문에, 클럭신호(φ0)와 클럭신호(φ8) 사이의 위상차가 제로인 것에 기인한 퍼스 락에대해서는 고려하지 않는다.
상술한 바와 같이, 본 실시형태에 있어서, 클럭신호(φ0)의 기상 에지와 클럭신호(φ8)의 기상 에지를 직접 비교하여 다상클럭신호에 포함된 각각의 두개의 인접한 클럭신호 사이의 위상차가 정확하게 전송 클럭신호의 주기의 1/N배로 되도록 DLL을 락 할 수 있다. 따라서, 종래의 기술에서 문제되어 온 비교클럭 신호발생회로의 위상오차가 위상비교회로의 비교오차에 중첩될 일이 없고, 따라서 전체 DLL의 위상검출 특성을 향상할 수 있다.
다음으로, 본 발명의 제2 실시형태를 설명하도록 한다.
도 13은 본 발명의 제2 실시형태에 따른 반도체 집적회로에 포함된 고속 직렬 디지탈 전송신호의 수신회로를 나타내는 블록도이다. 본 실시형태에서는, 비교제어신호 발생회로(826)가 제1 비교제어신호(Sc1) 및 제2 비교제어신호(Sc2)를 발생하고, 위상비교회로(827)가 제1 비교제어신호(Sc1) 및 제2 비교제어신호(Sc2)에 따라 클럭신호(φ0)의 위상과 클럭신호(φ8)의 위상을 비교한다. 이외의 것은 제1 실시형태와 동일하다.
도 14는 도 13에 나타낸 수신회로에서의 DLL용 위상비교회로의 구성을 나타내는 도면이다. 위상비교회로는 2개의 다이내믹 D 래치회로(901,902), D 래치회로(901,902)를 각각 리셋하는 제1 논리회로(923) 및 제2 논리회로(904), D 래치회로(902)의 출력신호 DN바를 반전하여 반전신호(위상비교신호) DN을 출력하는 인버터(905), D 래치회로(901)의 출력신호(위상비교신호) UP바가 공급되는 게이트를 구비한 P채널 트랜지스터(907)과, 인버터(905)로부터 출력된 위상비교신호 DN가 공급되는 게이트를 구비한 N채널 트랜지스터(908), 및 트랜지스터(907,908)에 전류를 공급하는 전류원(906,909)를 포함한다.
제1 논리회로(923)는 제2 논리회로(904)와 유사하게 OR회로와 NAND회로의 조합이다. 제1 논리회로(923)는, 제1 비교제어신호(Sc1)가 하이레벨에 있고, 또한 위상비교신호 UP바 또는 위상비교신호 DN바가 하이레벨에 있을 때, 로우레벨의 데이타를 D 래치회로(901)에 공급한다. D 래치회로(901)는, 입력 데이타가 로우레벨에 있을 때에 제1 클럭신호(φ0)가 일어나면, 출력 데이타를 로우레벨로 세트한다. 그 후, 입력 데이타가 하이레벨로 되면, D 래치회로(901)가 리셋되어 출력 데이타가 하이레벨로 세트된다.
제2 논리회로(904)는 제2 비교제어신호(Sc2)가 하이레벨에 있고, 또한 위상비교신호 UP바 또는 위상비교신호 DN바가 하이레벨에 있을 때, 로우레벨의 데이타를 D 래치회로(902)에 공급한다. D 래치회로(902)는, 입력 데이타가 로우레벨에 있을 때에 제9 클럭신호(φ8)가 일어나면, 출력데이타를 로우레벨로 세트한다. 그 후, 입력 데이타가 하이레벨이 되면, D 래치회로(902)가 리셋되어 출력 데이타가 하이레벨로 세트된다.
게다가, 제1 논리회로(923) 및 제2 논리회로(904)는, 제1 및 제2 비교제어신호(Sc1,Sc2)를 따라 다이내믹 D 래치회로(901,902)를 각각 독립적으로 제어할 수 있다.
클럭신호(φ0)와 클럭신호(φ8) 사이의 위상차가 2π보다 작고 제1 소정 범위에 있을 때, 제1 비교제어신호(Sc1)가 로우레벨로 되고, 제1 논리회로(923)는 그 출력신호를 하이레벨로 설정한다. 그 결과, D 래치회로(901)로부터 출력된 위상비교신호 UP바가 리셋되어 하이레벨로 유지된다. D 래치회로(902)의 출력신호 DN바는 리셋됨이 없이 로우레벨에 유지되고, 인버터(905)로부터 출력된 위상비교신호 DN은 하이레벨에 유지된다. 따라서, 도 14에 나타낸 트랜지스터(907)가 OFF로 되고, 트랜지스터(908)가 ON으로 되어 출력단자(808)의 전압을 감소하고, 따라서 위상차가 2π로 될 때 까지 전압제어 지연선(803)(도 13)에서의 신호지연시간이 길어지도록 제어가 수행된다.
한편, 클럭신호(φ0)와 클럭신호(φ8) 사이의 위상차가 2π크고, 제2 소정 범위에 있을 때, 제2 비교제어신호(Sc2)는 로우레벨로 되고, 제2 논리회로(903)는 그 출력신호를 하이레벨로 세트한다. 그 결과, D 래치회로(902)로부터 출력된 위상비교신호 DN바가 리셋되어 하이레벨에 유지되고, 인버터(905)로부터 출력된 위상비교신호 DN는 로우레벨에 유지된다. 또한, D 래치회로(901)로부터 출력된 위상비교신호 UP바는 리셋됨이 없이 로우레벨에 유지된다. 따라서, 도 14에 나타낸 트랜지스터(907)가 ON으로 되고, 트랜지스터(908)가 OFF로 되어, 출력단자(808)의 전압이 상승하고 위상차가 2π로 될 때 까지 전압제어 지연선(803)(도 13)에서의 신호지연시간이 감소되도록 제어가 수행된다.
도 15은, 도 13에 나타낸 수신회로에서의 다상클럭신호 및 비교제어신호의 파형과, 비교제어신호를 발생하기 위해 사용된 논리식을 나타내는 도면이다. 제1 비교제어신호(Sc1)는 다상클럭신호에 포함된 클럭신호(φ3∼φ5)에 기초하여 발생된다. 제2 비교제어신호(Sc2)는 다상클럭신호에 포함된 클럭신호(φ2∼φ6)에 기초하여 발생된다. 다상클럭신호에 포함된 클럭신호(φ0,φ8) 사이의 위상차가, 도 15에 나타낸 바와 같이 2π에 가까운 경우에는, 제1 비교제어신호(Sc1) 및 제2 비교제어신호(Sc2)는 위상비교회로의 동작에 영향을 받지 않는다.
도 13∼15에 나타낸 본 발명의 제2 실시형태에 있어서, 비교제어신호를 사용하여 위상비교 동작을 제어하는 범위가 클럭신호(φ0,φ8) 사이의 위상차가 증가하는 방향(위상 지연측) 뿐만 아니라, 위상차가 작아지는 방향(위상 리드측)에도 설치되기 때문에, 위상차가 작아지는 방향에서 퍼스 락이 발생할 수도 있는 수신회로일지라도 퍼스 락을 확실하게 방지할 수 있다.
고속 직렬 디지탈 전송신호의 수신회로에 있어서, 본 발명에 따른 반도체 집적회로를 사용하면 송신회로의 전원전압의 변동 및 전송선로에 대한 장애 등에 의해 전송 클럭신호에 지터가 발생한 경우에서도, 지터 추종성이 우수한 다상클럭신호 발생회로를 제공할 수 있고, 이는 전체 DLL의 위상검출 특성을 대폭으로 향상시켜준다.
본 발명을 몇몇 실시형태에 기초하여 설명하였지만, 본 발명은 상술의 실시형태에 한정되지 않고, 청구범위내 요지내에서 자유롭게 변형 및 변경 가능하다. 위상비교회로를 구성하는 특정 다이내믹 D 래치회로를 참조하여 본 발명의 이점을 설명하였지만, 본 발명은, 동일하게 동작하는 다른 다이내믹 D 래치회로를 사용한 경우에도 유효하다.
본 발명은 직렬 전송하의 디지탈 신호를 디코딩하기 위해 사용되어지는 다상클럭신호 발생용 DLL에서 활용 할 수 있다.

Claims (8)

  1. 각기 제어전압에 따라 지연시간이 각각 제어되는, 서로 직렬 접속된 복수의 지연소자;
    상기 복수의 지연소자 중 소정의 한 지연소자에 입력되는 클럭신호와 상기 복수의 지연소자 중 다른 소정의 한 지연소자로부터 출력된 클럭신호 사이의 위상차에 대응하는 전압을 발생하는 위상비교회로;
    상기 위상차가 소정 범위내에 있을 때 상기 위상비교회로를 제어하여 소정 전압을 발생하는 제어회로; 및
    상기 위상비교회로에 의해 발생된 전압을 필터링하여 상기 복수의 지연소자에 인가되어지는 제어전압을 발생하는 필터회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제어회로가 상기 복수의 지연소자 중 소정의 한 지연소자로부터 출력된 클럭신호에 기초하여 상기 위상비교회로를 제어하기 위해 사용되는 하나 이상의 제어신호를 발생하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 적어도 상기 위상차가 4π인 경우에 상기 제어회로가 상기 위상비교회로를 제어하여 상기 소정전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 위상차가 2π보다 작고 제1 소정 범위내에 있을 때는 상기 제어회로가 상기 위상비교회로를 제어하여 제1 소정의 전압을 발생하고, 상기위상차가 2π보다 크고 제2 소정의 범위내에 있을 때는 상기 제어회로가 제2 소정 전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  5. 제2항에 있어서, 상기 위상비교회로는
    상기 복수의 지연소자 중 상기 소정의 한 지연소자에 입력되는 클럭신호가 공급되어지는 클럭신호 입력단자를 갖는 제1 다이내믹 D 래치회로;
    상기 복수의 지연소자 중 상기 다른 소정의 한 지연소자로부터 출력되는 클럭신호가 공급되어지는 클럭신호 입력단자를 갖는 제2 다이내믹 D 래치회로;
    상기 제1 및 제2 다이내믹 D 래치회로의 출력신호에 기초하여 상기 제1 다이내믹 D 래치회로의 데이타 입력단자에 데이타를 공급하는 제1 논리회로;
    상기 제1 및 제2 다이내믹 D 래치회로의 출력신호에 기초하여 상기 제2 다이내믹 D 래치회로의 데이타 입력단자에 데이타를 공급하는 제2 논리회로; 및
    상기 제1 및 제2 다이내믹 D 래치회로의 출력신호에 기초하여 상기 위상비교회로로부터 출력되어지는 전압을 발생하는 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 제1 논리회로는 상기 제1 및 제2 다이내믹 D 래치회로의 출력신호에 기초하여 상기 제1 다이내믹 D 래치회로를 리셋하고,
    상기 제2 논리회로는 상기 제1 및 제2 다이내믹 D 래치회로의 출력신호에 기초하여 상기 제2 다이내믹 D 래치회로를 리셋하는 것을 특징으로 하는 반도체 집적회로.
  7. 제6항에 있어서, 상기 제2 논리회로는 상기 1개 이상의 제어신호에 기초하여 상기 제2 다이내믹 D 래치회로를 리셋하는 것을 특징으로 하는 반도체 집적회로.
  8. 제6항에 있어서, 상기 제어회로는 상기 복수의 지연소자 중 소정의 지연소자들로부터 출력된 클럭신호에 기초하여 상기 위상차가 2π보다 작고 제1 소정의 범위에 있을 때 상기 위상비교회로를 제어하기 위해 사용되는 제1 제어신호를 발생하고, 상기 위상차가 2π보다 크고 제2 소정의 범위에 있을 때 상기 위상비교회로를 제어하기 위해 사용되는 제2 제어신호를 발생하며,
    상기 제1 논리회로는 상기 제1 제어신호에 기초하여 상기 제1 다이내믹 D 래치회로를 리셋하고,
    상기 제2 논리회로는 상기 제2 제어신호에 기초하여 상기 제2 다이내믹 D 래치회로를 리셋하는 것을 특징으로 하는 반도체 집적회로.
KR10-2003-7000538A 2001-05-17 2002-05-14 반도체 집적회로 KR20030017623A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001147185 2001-05-17
JPJP-P-2001-00147185 2001-05-17
PCT/JP2002/004664 WO2002095947A1 (fr) 2001-05-17 2002-05-14 Circuit integre sur semi-conducteur

Publications (1)

Publication Number Publication Date
KR20030017623A true KR20030017623A (ko) 2003-03-03

Family

ID=18992707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7000538A KR20030017623A (ko) 2001-05-17 2002-05-14 반도체 집적회로

Country Status (6)

Country Link
US (1) US6911850B2 (ko)
JP (1) JP3755663B2 (ko)
KR (1) KR20030017623A (ko)
CN (1) CN1252932C (ko)
TW (1) TW541798B (ko)
WO (1) WO2002095947A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101247269B1 (ko) * 2010-06-18 2013-03-25 에스케이하이닉스 주식회사 위상 오차에 대한 루프 대역폭 의존성을 가지는 지연고정루프
KR102529583B1 (ko) 2022-08-12 2023-05-08 (주)스페이스엔지니어링 휠체어 탑승이 가능한 피난용 슬라이드

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4366233B2 (ja) * 2003-05-30 2009-11-18 キヤノン株式会社 Ｄｌｌ回路及び同回路を用いたビデオカメラ
CN101501995B (zh) * 2006-07-28 2012-07-25 松下电器产业株式会社 相位比较器、相位比较装置以及时钟数据恢复系统
JP5097508B2 (ja) * 2007-11-07 2012-12-12 ラピスセミコンダクタ株式会社 遅延ロックループ回路
JP5588254B2 (ja) * 2009-08-04 2014-09-10 キヤノン株式会社 遅延同期ループ回路
JP2013172344A (ja) 2012-02-21 2013-09-02 Toshiba Corp ロック検出回路、ｄｌｌ回路及び受信回路
KR102013840B1 (ko) * 2013-03-15 2019-08-23 삼성전자주식회사 다중 위상 생성기
CN103888132A (zh) * 2014-04-02 2014-06-25 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种产生i/q两路正交时钟的电路及方法
KR102375949B1 (ko) 2015-01-02 2022-03-17 삼성전자주식회사 주파수 합성기의 출력을 제어하기 위한 장치 및 방법
CN104601166B (zh) * 2015-01-23 2017-08-25 北京大学 一种具有启动控制功能的延时锁相环电路
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
CN108183708B (zh) * 2018-01-17 2022-04-15 上海艾为电子技术股份有限公司 相位锁定检测方法及其电路、锁相环
CN112242169B (zh) * 2019-07-16 2024-03-01 武汉杰开科技有限公司 一种调整采样相位的方法及串行闪存控制器
CN114930730A (zh) 2020-01-08 2022-08-19 发那科株式会社 通信装置、工业机械及通信质量判定方法
KR20210141813A (ko) * 2020-05-13 2021-11-23 삼성디스플레이 주식회사 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815041A (en) * 1996-04-12 1998-09-29 Silicon Image, Inc. High-speed and high-precision phase locked loop having phase detector with dynamic logic structure
JPH11205102A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 遅延同期回路
JP3523069B2 (ja) * 1998-06-30 2004-04-26 株式会社東芝 遅延型位相同期回路
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
JP2002022524A (ja) 2000-07-13 2002-01-23 Tanita Corp 摂取塩分計
US6411142B1 (en) * 2000-12-06 2002-06-25 Ati International, Srl Common bias and differential structure based DLL with fast lockup circuit and current range calibration for process variation

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101247269B1 (ko) * 2010-06-18 2013-03-25 에스케이하이닉스 주식회사 위상 오차에 대한 루프 대역폭 의존성을 가지는 지연고정루프
US8513991B2 (en) 2010-06-18 2013-08-20 Hynix Semiconductor Inc. Delay-locked loop having a loop bandwidth dependency on phase error
US8742809B2 (en) 2010-06-18 2014-06-03 SK Hynix Inc. Delay-locked loop having a loop bandwidth dependency on phase error
KR102529583B1 (ko) 2022-08-12 2023-05-08 (주)스페이스엔지니어링 휠체어 탑승이 가능한 피난용 슬라이드

Also Published As

Publication number Publication date
TW541798B (en) 2003-07-11
CN1252932C (zh) 2006-04-19
CN1463494A (zh) 2003-12-24
WO2002095947A1 (fr) 2002-11-28
US20040036087A1 (en) 2004-02-26
JPWO2002095947A1 (ja) 2004-09-09
JP3755663B2 (ja) 2006-03-15
US6911850B2 (en) 2005-06-28

Similar Documents

Publication Publication Date Title
US6791379B1 (en) Low jitter high phase resolution PLL-based timing recovery system
US7304510B2 (en) Digital phase detector improving phase detection resolution thereof
US7977986B2 (en) Semiconductor device having delay locked loop and method for driving the same
US7492198B2 (en) Phase-locked loop circuit, delay locked loop circuit, timing generator, semiconductor test instrument, and semiconductor integrated circuit
EP2145243B1 (en) Multi-phase clock system
KR100728301B1 (ko) 디지털로 제어 가능한 다중 위상 클럭 발생기
US8232844B2 (en) Synchronous oscillator, clock recovery apparatus, clock distribution circuit, and multi-mode injection circuit
KR20030017623A (ko) 반도체 집적회로
US7825712B2 (en) Multi-phase clock signal generating circuit having improved phase difference and a controlling method thereof
KR20100116012A (ko) 지연 고정 루프 및 그 구동 방법
KR100295210B1 (ko) 반도체장치
US6987825B1 (en) Digital synchronous circuit for stably generating output clock synchronized with input data
JPH1127116A (ja) 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ
US10972106B1 (en) Phase and delay compensation circuit and method
US5359635A (en) Programmable frequency divider in a phase lock loop
US6836522B1 (en) Clock signal extracting circuit, parallel digital interface including clock signal extracting circuit, clock signal extracting method and parallel data bit signal synchronizing method using clock signal extracting method
EP1145440B1 (en) Low jitter high phase resolution pll-based timing recovery system
KR100897381B1 (ko) 입력신호 듀티비에 무관한 클록 발생장치
US6801094B2 (en) Phase comparator
KR20070071142A (ko) 지연 고정 루프 기반의 주파수 체배기
US11165432B1 (en) Glitch-free digital controlled delay line apparatus and method
US11374578B2 (en) Zero-offset phase detector apparatus and method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application