JP2013172344A - ロック検出回路、ｄｌｌ回路及び受信回路 - Google Patents

ロック検出回路、ｄｌｌ回路及び受信回路 Download PDF

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Abstract

【課題】初期状態においても安定して動作するロック検出回路、遅延同期ループ回路及び受信回路を提供する。
【解決手段】実施形態に係るロック検出回路は、パルス幅変調信号が入力されていないときに、チャージポンプに第２制御信号の出力を停止させると共に、遅延線に対して、遅延回路全体の遅延量が、ＯＶＥＲ信号生成回路が動作可能な範囲、ＵＮＤＥＲ信号生成回路が動作可能な範囲、及び、ＵＮＤＥＲ閾値より大きくＯＶＥＲ閾値より小さい範囲のいずれかに含まれるように前記遅延量を制御する第３制御信号を出力する初期状態対応回路を備える。
【選択図】図２

Description

本発明の実施形態は、ロック検出回路、ＤＬＬ（Delay Locked Loop：遅延同期ループ）回路及び受信回路に関する。
フォトカプラ、デジタルアイソレータにおける磁気結合型の伝送素子、及び、キャパシタにおける電界結合型の伝送回路等の信号伝達デバイスの受信回路には、復調回路が設けられており、入力された変調信号から元信号及びクロック信号を再生する。信号の変調方式には様々な方式があるが、そのうちの一つとして、ＰＷＭ（Pulse Width Modulation：パルス幅変調）信号を用いる方式がある。ＰＷＭ信号とは、パルス幅変調されたデジタルデータがクロック信号に重畳された二値信号である。そして、ＰＷＭ方式の受信回路は、この入力信号からクロック信号とデジタルデータを分離して出力する。このため、受信回路には、入力信号からクロック信号を検出し、このクロック信号から所定の位相だけ遅れた多相クロック信号を生成する遅延同期ループ（ＤＬＬ）回路と、多相クロック信号に同期して入力信号の値を読み出し、この値からデジタルデータを再生する復調回路とが設けられている。
ＤＬＬ回路は、入力信号に基づいて基準クロック信号を生成し、この基準クロック信号から所定時間だけ遅延した多相クロック信号を順次生成し、１クロック分遅延させた多相クロック信号と１クロック遅れた基準クロック信号との位相を比較し、この比較結果に基づいて、多相クロック信号の遅延量を制御することにより、多相クロック信号を基準クロック信号に同期させている。しかしながら、このようなＤＬＬ回路は、入力信号が入力されない初期状態において、安定して動作させることが難しいという問題がある。
特開２０１１−５５４２８号公報
本発明の目的は、初期状態においても安定して動作するロック検出回路、ＤＬＬ回路及び受信回路を提供することである。
実施形態に係るロック検出回路は、ＤＬＬ回路に搭載されるロック検出回路である。前記ＤＬＬ回路は、デジタルデータがパルス幅変調されたパルス幅変調信号から、周期が前記パルス幅変調信号の周期の２倍であり、位相が前記パルス幅変調信号の位相に等しい基準クロック信号を生成する基準クロック信号生成回路、入力された信号を所定の遅延量だけ遅らせて出力する遅延線が複数段直列に接続され、最前段の遅延線に前記基準クロック信号が入力される遅延回路、前記基準クロック信号及び最後段の前記遅延線の出力信号が入力され、第１制御信号を出力する位相比較回路、並びに、前記第１制御信号に基づいて、前記遅延線に対して前記遅延量を制御する第２制御信号を出力するチャージポンプを含む。前記位相比較回路は、ＯＶＥＲ信号が入力されたときは、前記遅延量が小さくなるような前記第１制御信号を出力し、ＵＮＤＥＲ信号が入力されたときは、前記遅延量が大きくなるような前記第１制御信号を出力し、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号が入力されないときは、前記基準クロック信号の位相と前記最後段の遅延線の出力信号の位相とが一致するような前記第１制御信号を出力し、少なくとも一部の前記遅延線の出力信号を出力する。前記ロック検出回路は、前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるか否かを判定し、前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるときに、前記ＯＶＥＲ信号を発信するＯＶＥＲ信号生成回路と、前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるか否かを判定し、前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるときに、前記ＵＮＤＥＲ信号を発信するＵＮＤＥＲ信号生成回路と、前記パルス幅変調信号が入力されていないときに、前記チャージポンプに前記第２制御信号の出力を停止させると共に、前記遅延線に対して、前記遅延回路全体の遅延量が、前記ＯＶＥＲ信号生成回路が動作可能な範囲、前記ＵＮＤＥＲ信号生成回路が動作可能な範囲、及び、前記ＵＮＤＥＲ閾値より大きく前記ＯＶＥＲ閾値より小さい範囲のいずれかに含まれるように前記遅延量を制御する第３制御信号を出力する初期状態対応回路と、を備える。
実施形態に係るＤＬＬ回路は、デジタルデータがパルス幅変調されたパルス幅変調信号から、周期が前記パルス幅変調信号の周期の２倍であり、位相が前記パルス幅変調信号の位相に等しい基準クロック信号を生成する基準クロック信号生成回路と、入力された信号を所定の遅延量だけ遅らせて出力する遅延線が複数段直列に接続され、最前段の遅延線に前記基準クロック信号が入力される遅延回路と、前記基準クロック信号及び最後段の前記遅延線の出力信号が入力され、第１制御信号を出力する位相比較回路と、前記第１制御信号に基づいて、前記遅延線に対して前記遅延量を制御する第２制御信号を出力するチャージポンプと、前記パルス幅変調信号及び前記遅延線の出力信号が入力されるロック検出回路と、を備える。前記ロック検出回路は、前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるか否かを判定し、前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるときに、ＯＶＥＲ信号を発信するＯＶＥＲ信号生成回路と、前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるか否かを判定し、前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるときに、ＵＮＤＥＲ信号を発信するＵＮＤＥＲ信号生成回路と、前記パルス幅変調信号が入力されていないときに、前記チャージポンプに前記第２制御信号の出力を停止させると共に、前記遅延線に対して、前記遅延回路全体の遅延量が、前記ＯＶＥＲ信号生成回路が動作可能な範囲、前記ＵＮＤＥＲ信号生成回路が動作可能な範囲、及び、前記ＵＮＤＥＲ閾値より大きく前記ＯＶＥＲ閾値より小さい範囲のいずれかに含まれるように前記遅延量を制御する第３制御信号を出力する初期状態対応回路と、を有する。前記位相比較回路は、前記ＯＶＥＲ信号が入力されたときは、前記遅延量が小さくなるような前記第１制御信号を出力し、前記ＵＮＤＥＲ信号が入力されたときは、前記遅延量が大きくなるような前記第１制御信号を出力し、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号が入力されないときは、前記基準クロック信号の位相と前記最後段の遅延線の出力信号の位相とが一致するような前記第１制御信号を出力する。ＤＬＬ回路は、少なくとも一部の前記遅延線の出力信号を出力する。
実施形態に係る受信回路は、前記ＤＬＬ回路と、前記少なくとも一部の遅延線の出力信号に同期して前記パルス幅変調信号の値を読み出すことにより、前記デジタルデータを再生する復調回路と、を備える。
実施形態に係る受信回路を例示するブロック図である。 実施形態に係るロック検出回路を例示するブロック図である。 実施形態における入力信号検出回路を例示する回路図である。 実施形態における初期状態制御回路を例示する回路図である。 実施形態における初期状態出力回路を例示する回路図である。 ＶＰＷＭ信号及びφ０〜φ１６信号の波形を例示するタイミングチャートである。 遅延量ΔＴが位相比較回路の動作に及ぼす影響を例示するタイミングチャートである。 φ２信号の立ち上がりで他の多相クロック信号をラッチした場合を例示するタイミングチャートである。 遅延量ΔＴとラッチ信号の値との関係を例示する表である。 （ａ）は、横軸にＶＣＯＮＴ信号の値をとり、縦軸に遅延回路の遅延量ΔＴをとって、ＶＣＯＮＴ信号と遅延量との関係を例示するグラフ図であり、（ｂ）は、横軸にＶＣＯＮＴ信号の値をとり、縦軸にＵＮＤＥＲ信号及びＯＶＥＲ信号の値をとって、ＵＮＤＥＲ信号及びＯＶＥＲ信号の出力状態を例示するグラフ図である。 図４に示す初期状態制御回路の真理値表である。 （ａ）は、横軸に時間をとり、縦軸にＶＣＯＮＴ信号の値をとって、ＶＣＯＮＴ信号の収束動作を例示するグラフ図であり、（ｂ）は、横軸に時間をとり、縦軸にＶＣＴＲ信号、ＯＶＥＲ信号、ＵＮＤＥＲ信号の値をとって、ロック検出回路の動作を例示するグラフ図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る受信回路を例示するブロック図であり、
図２は、本実施形態に係るロック検出回路を例示するブロック図であり、
図３は、本実施形態における入力信号検出回路を例示する回路図であり、
図４は、本実施形態における初期状態制御回路を例示する回路図であり、
図５は、本実施形態における初期状態出力回路を例示する回路図である。
本実施形態に係る受信回路は、例えば、フォトカプラの受信回路である。
図１に示すように、本実施形態に係る受信回路１は、立ち上がりタイミングがクロック信号と同期し、元信号のデジタルデータに応じてパルス幅が決定されているパルス幅変調（ＰＷＭ：Pulse Width Modulation）信号ＶＰＷＭが入力され、この入力信号からクロック信号とデジタルデータを分離して出力する。すなわち、パルス幅変調信号ＶＰＷＭには、元信号及びクロック信号が含まれている。以下、パルス幅変調信号ＶＰＷＭを、「ＶＰＷＭ信号」ともいう。他の信号についても、同様に表記する。
ＶＰＷＭ信号には、１クロック当たりに所定のビット数の情報が含まれており、この情報がデューティ比、すなわち、パルス幅の違いとして書き込まれている。例えば、１クロック当たりに１．５ビットの情報が含まれるパルス幅変調の場合、ＶＰＷＭ信号は、デューティ比が２５％、５０％、７５％の３種類のパルス幅から構成される。このため、ＶＰＷＭ信号の微視的なデューティ比は、変調前のデジタルデータの内容を反映する。一方、ＶＰＷＭ信号の巨視的なデューティ比は、変調前のデジタルデータの性質及びパルス幅の設定に依存し、通常は統計的に所定の範囲内に収めることができる。
受信回路１においては、遅延同期ループ回路（ＤＬＬ回路）６及び復調回路７が設けられている。ＤＬＬ回路６には、ＶＰＷＭ信号が入力され、このＶＰＷＭ信号から基準クロック信号φ０を抽出する。基準クロック信号φ０はＴ型フリップフロップ１１で生成され、ＶＰＷＭ信号の周期がＴＳであることから、基準クロック信号φ０の周期は２ＴＳでパルスデューティ比は５０％となる。ＤＬＬ回路６は、この基準クロック信号φ０から所定の位相だけ遅れた複数の多相クロック信号φ１〜φＮを生成し、そのうちのいくつかを復調回路７に対して出力する。復調回路７は、ＶＰＷＭ信号及びＤＬＬ回路６から出力された多相クロック信号φｉ（ｉは１〜Ｎの整数）が入力され、多相クロック信号φｉに同期してＶＰＷＭ信号の値を読み出し、この値からデジタルデータを再生し、クロック信号及びデジタルデータを出力する。復調回路７は論理回路によって構成されている。
図１に示す例では、ＶＰＷＭ信号に含まれるデジタルデータは１．５ビット信号であり、Ｎは１６である。すなわち、ＤＬＬ回路６は、基準クロック信号φ０を生成し、これに基づいて１６相の多相クロック信号φ１〜φ１６を生成する。ＤＬＬ回路６の動作が正常に収束している場合、各多相クロック信号の位相は、（２ＴＳ／１６）ずつ異なっている。ＤＬＬ回路６は、多相クロック信号φ１〜φ１６のうち、多相クロック信号φ３、φ４、φ５、φ１１、φ１２、φ１３を復調回路７に対して出力する。その理由及び具体的な方法は、後述する。
ＤＬＬ回路６においては、基準クロック信号生成回路としてのＴ型フリップフロップ１１、遅延回路１２、ロック検出回路１３、位相比較回路１４、チャージポンプ１５が設けられている。このうち、ＶＰＷＭ信号は、Ｔ型フリップフロップ１１、ロック検出回路１３及び復調回路７に入力される。
また、Ｔ型フリップフロップ１１のＱ端子から基準クロック信号φ０が出力される。Ｔ型フリップフロップ１１のＱ端子は、遅延回路１２、ロック検出回路１３、位相比較回路１４に接続されている。
遅延回路１２においては、Ｎ段、例えば１６段の電圧制御型遅延線（ＶＣＤＬ：Voltage Controlled Delay Line）２１が設けられており、直列に接続されている。ＶＣＤＬ２１は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）や容量素子により構成されている。各ＶＣＤＬ２１は、入力された信号を所定の時間（遅延量）Δｔだけ遅延させて、出力する。このＶＣＤＬ２１一段当たりの遅延量Δｔは、チャージポンプ１５から出力される制御信号ＶＣＯＮＴによって制御され、遅延回路１２全体の遅延量ΔＴが（２ＴＳ）に収束するように制御される。
１段目のＶＣＤＬ２１には、Ｔ型フリップフロップ１１のＱ端子からφ０信号が入力されて、（２ＴＳ／Ｎ）だけ遅延したφ１信号を出力する。２段目のＶＣＤＬ２１には、このφ１信号が入力されて、さらに（２ＴＳ／Ｎ）だけ遅延したφ２信号を出力する。同様にして、ｉ段目のＶＣＤＬ２１には、φ（ｉ−１）信号が入力されて、これより（２ＴＳ／Ｎ）だけ遅延したφｉ信号を出力する。そして、Ｎ段目のＶＣＤＬ２１は、φＮ信号を出力する。位相比較回路１４では、φ０信号とφＮ信号の位相差を検出し、位相差がなくなるようにチャージポンプ１５を制御している。したがって、ＤＬＬ回路６の動作が収束した状態では、遅延回路１２全体の遅延量ΔＴが（２ＴＳ）となる。なお、各ＶＣＤＬ２１の出力端子はロック検出回路１３に接続されている。また、一部のＶＣＤＬ２１の出力端子は復調回路７にも接続されている。
ロック検出回路１３には、ＶＰＷＭ信号及びφ０〜φＮ信号が入力される。ロック検出回路１３は、位相比較回路１４が判定できない位相状態、すなわち、φ０信号とφＮ信号との位相差が半周期以上になった場合を判定する。そして、遅延量ΔＴが所定の値（ＵＮＤＥＲ閾値）よりも小さいときにＵＮＤＥＲ信号を出力し、遅延量ΔＴが所定の値（ＯＶＥＲ閾値）よりも大きいときにＯＶＥＲ信号を出力する。ＵＮＤＥＲ信号及びＯＶＥＲ信号は、位相比較回路１４に対して出力される。位相比較回路１４は、ＵＮＤＥＲ信号又はＯＶＥＲ信号が入力されている場合は、φ０信号とφＮ信号との位相差に関係なくチャージポンプ１５を制御する。また、ロック検出回路１３は、ＶＰＷＭ信号が入力されていないときは「初期状態」であると判定し、チャージポンプ１５に対して無入力信号ＶＣＴＲを出力すると共に、遅延回路１２の各ＶＣＤＬ２１に対して制御信号ＶＣＯＮＴを出力して、ＶＣＤＬ２１の遅延時間を強制的に設定する。ロック検出回路１３の構成は後述する。
位相比較回路１４には、Ｔ型フリップフロップ１１からφ０信号が入力され、遅延回路１２からφＮ信号が入力され、ロック検出回路１３からＵＮＤＥＲ信号及びＯＶＥＲ信号が入力される。また、位相比較回路１４は、デジタルの電圧信号であるｕｐ信号及びｄｏｗｎ信号をチャージポンプ１５に対して出力する。ｕｐ信号及びｄｏｗｎ信号は第１制御信号である。位相比較回路１４は、φ０信号の位相とφＮ信号の位相を比較し、これらの位相差がゼロになるようにｕｐ信号及びｄｏｗｎ信号を制御する。例えば、φＮ信号の位相がφ０信号の位相よりも遅れている場合は、ｄｏｗｎ信号よりｕｐ信号を長く発生させる。一方、φＮ信号の位相がφ０信号の位相よりも進んでいる場合は、ｕｐ信号よりｄｏｗｎ信号を長く発生させる。また、ＯＶＥＲ信号又はＵＮＤＥＲ信号が入力された場合は、φ０信号とφＮ信号の位相差とは無関係に、ｕｐ信号及びｄｏｗｎ信号を出力する。例えば、ＯＶＥＲ信号が入力された場合はｕｐ信号を出力させ、ＵＮＤＥＲ信号が入力された場合はｄｏｗｎ信号を出力させる。位相比較回路１４は論理回路によって構成されている。
チャージポンプ１５には、電源電位ＶＤＤ及び接地電位ＧＮＤが供給されており、これらの間に、直流電流源２２及び２３が直列に接続されている。ここで、直流電流源２２と直流電流源２３の電流値はほぼ等しい値であるとする。電源電位ＶＤＤに接続された直流電流源２２はｕｐ信号が入力されており、ｕｐ信号が入力されると直流電流源２２が動作する。また、接地電位ＧＮＤに接続された直流電流源２３はｄｏｗｎ信号が入力されており、ｄｏｗｎ信号が入力されると、直流電流源２３が動作する。直流電流源２２と直流電流源２３との接続点Ｎ１は、キャパシタ２４、遅延回路１２の各ＶＣＤＬ２１及びロック検出回路１３に接続されている。
ｕｐ信号が出力されている場合、直流電流源２２が動作してキャパシタ２４に電荷が蓄積され、制御信号ＶＣＯＮＴの電位が上昇する。一方、ｄｏｗｎ信号が出力されている場合、直流電流源２３が動作してキャパシタ２４から電荷が引き抜かれ、制御信号ＶＣＯＮＴの電位が下降する。さらに、ｕｐ信号とｄｏｗｎ信号が同時に出力されている場合、及びどちらも出力されていない場合は、制御信号ＶＣＯＮＴの電位は一定値のままになる。さらに、チャージポンプ１５には、ロック検出回路１３からＶＣＴＲ信号が入力されるようになっており、ＶＣＴＲ信号が入力されると、直流電流源２２及び２３を停止させ、ロック検出回路１３によってＶＣＯＮＴ信号が出力されるようにする。
次に、ロック検出回路１３の構成について説明する。
図２に示すように、ロック検出回路１３においては、セット端子付きのｎ個（ｎは１以上の整数）のエッジトリガ動作型のＤ型フリップフロップ３１が設けられている。また、ロック検出回路１３には、ＯＶＥＲ信号生成回路３２、ＵＮＤＥＲ信号生成回路３３、入力信号検出回路３４、初期状態制御回路３５、初期状態出力回路３６が設けられている。これらの回路のうち、入力信号検出回路３４以外は論理回路によって構成することができる。入力信号検出回路３４、初期状態制御回路３５、初期状態出力回路３６により、初期状態対応回路３０が構成されている。
各Ｄ型フリップフロップ３１のクロック端子には、１つのＶＣＤＬ２１の出力端子が接続されており、多相クロック信号φｉが入力される。また、各Ｄ型フリップフロップ３１のＤ端子には、相互に異なるＶＣＤＬ２１の出力端子が接続されており、多相クロック信号φ１〜φＮから選択されたｎ種類の多相クロック信号φｋ１、φｋ２、・・・、φｋ（ｎ−１）、φｋｎがそれぞれ入力される。但し、Ｄ端子に入力される多相クロック信号φｋ１、φｋ２、・・・、φｋ（ｎ−１）、φｋｎは、クロック端子に入力される多相クロック信号φｉとは異なる信号である。更に、各Ｄ型フリップフロップ３１のセット端子には、初期状態制御回路３５から初期状態信号ＶＩＮＴ＊が入力される。Ｄ型フリップフロップ３１は、クロック端子に入力されたφｉ信号の立ち上がりに同期して、Ｄ端子に入力された信号の値をラッチし、Ｑ端子及び反転Ｑ端子から出力する。各Ｄ型フリップフロップ３１の出力端子及び反転Ｑ端子は、ＯＶＥＲ信号生成回路３２、ＵＮＤＥＲ信号生成回路３３、初期状態制御回路３５に接続されている。
ＯＶＥＲ信号生成回路３２は、各Ｄ型フリップフロップ３１においてラッチされた信号が入力され、これらの信号に基づいて、φ０信号に対するφＮ信号の遅延量ΔＴがＯＶＥＲ閾値以上であるか否かを判定し、遅延量ΔＴがＯＶＥＲ閾値以上である場合に、ＯＶＥＲ＊信号を初期状態制御回路３５に対して出力する。ＯＶＥＲ閾値は、正常収束値である２ＴＳより大きく、位相比較回路１４で検出できない位相差である３ＴＳ以下の値とする。本実施形態においては、ＯＶＥＲ閾値はマージンをとって、例えば（１６／１３×２ＴＳ）とする。
ＵＮＤＥＲ信号生成回路３３は、各Ｄ型フリップフロップ３１においてラッチされた信号が入力され、これらの信号に基づいて、φ０信号に対するφＮ信号の遅延量ΔＴがＵＮＤＥＲ閾値以下であるか否かを判定し、遅延量がＵＮＤＥＲ閾値以下である場合に、ＵＮＤＥＲ信号を位相比較回路１４に対して出力する。ＵＮＤＥＲ閾値は、位相比較回路１４で検出できない位相差となるＴＳより大きく、正常収束値である２ＴＳ未満の値とする。本実施形態においては、ＵＮＤＥＲ閾値はマージンをとって、例えば（４／５×２ＴＳ）とする。後述するように、ＯＶＥＲ信号生成回路３２及びＵＮＤＥＲ信号生成回路３３は、入力端子が複数のＤ型フリップフロップ３１のＱ端子に接続された論理回路によって構成することができる。
入力信号検出回路３４は、ＶＰＷＭ信号が入力されるようになっており、ＶＰＷＭ信号の有無を判定し、ＶＰＷＭ信号が入力されていないと判定したときに、Ｈレベルの無入力信号ＶＣＴＲを初期状態制御回路３５及びチャージポンプ１５（図１参照）に対して出力する。
図３に示すように、入力信号検出回路３４においては、抵抗４１、キャパシタ４２、上限インバータ４３、下限インバータ４４、インバータ４５、ＮＡＮＤ回路４６が設けられている。抵抗４１の一端にはＶＰＷＭ信号が入力される。キャパシタ４２は、抵抗４１の他端と接地電位ＧＮＤとの間に接続されている。上限インバータ４３は、ＬレベルとＨレベルとの閾値がＨレベル側に変位したインバータであり、下限インバータ４４は、閾値がＬレベル側に変位したインバータである。ＶＰＷＭ信号の統計的性質より、ＶＰＷＭ信号の平均デューティ比がある一定の範囲内に収まることを仮定し、この範囲の上限を上限インバータ４３の閾値とし、下限を下限インバータ４４の閾値とする。例えば、Ｌレベルが接地電位ＧＮＤであり、Ｈレベルが電源電位ＶＤＤである場合に、ＶＰＷＭ信号の平均デューティ比が５０％であるとすると、上限インバータ４３の閾値は（３／４）ＶＤＤとし、下限インバータ４４の閾値は（１／４）ＶＤＤとする。
上限インバータ４３及び下限インバータ４４は、例えば、面積が非対称なｐ形ＭＯＳＦＥＴ（ｐＭＯＳ）及びｎ形ＭＯＳＦＥＴ（ｎＭＯＳ）を組み合わせることにより、構成することができる。上限インバータ４３及び下限インバータ４４の入力端子は、抵抗４１とキャパシタ４２との接続点Ｎ２に接続されている。インバータ４５の入力端子は下限インバータ４４の出力端子に接続されている。ＮＡＮＤ回路４６の入力端子には、上限インバータ４３の出力端子及びインバータ４５の出力端子が接続されており、ＮＡＮＤ回路４６の出力信号がＶＣＴＲ信号となる。
図２に示すように、初期状態制御回路３５には、各Ｄ型フリップフロップ３１の出力信号が入力され、ＯＶＥＲ信号生成回路３２からＯＶＥＲ＊信号が入力され、ＵＮＤＥＲ信号生成回路３３からＵＮＤＥＲ信号が入力され、入力信号検出回路３４からＶＣＴＲ信号が入力される。そして、初期状態制御回路３５は、ＯＶＥＲ信号生成回路３２からＯＶＥＲ＊信号が入力された場合、及び、ＨレベルのＶＣＴＲ信号が入力された場合（ＶＰＷＭ信号が入力されていない場合）に、位相比較回路１４（図１参照）に対してＯＶＥＲ信号を出力する。また、初期状態制御回路３５は、ＨレベルのＶＣＴＲ信号が入力されたときに、初期状態出力回路３６に対してＨレベルの初期状態信号ＶＩＮＴを出力すると共に、Ｄ型フリップフロップ３１のセット端子にＬレベルの初期状態信号ＶＩＮＴ＊を出力する。
図４には、遅延回路１２を構成するＶＣＤＬ２１が１６段である場合の初期状態制御回路３５の構成を示している。図４に示すように、初期状態制御回路３５においては、ＮＡＮＤ回路５１及び５２、ＮＯＲ回路５３、ＯＲ回路５４、ＮＡＮＤ回路５５、インバータ５６、ＮＡＮＤ回路５７〜６０、インバータ６１が設けられている。ＮＡＮＤ回路５１及び５２の入力端子には、相互に異なるＤ型フリップフロップ３１のＱ端子が接続されている。これらのＤ型フリップフロップ３１は、φ０信号に対するφＮ信号の遅延量ΔＴがどのような量であっても、Ｑ出力が同時にＨレベルにならないような組み合わせとする。
ＮＯＲ回路５３の入力端子には、ＮＡＮＤ回路５１及び５２の出力端子が接続されている。ＯＲ回路５４の入力端子には、ＮＯＲ回路５３の出力端子が接続されると共に、ＯＶＥＲ＊信号が入力される。ＮＡＮＤ回路５５の入力端子には、ＯＲ回路５４の出力端子が接続されると共に、ＵＮＤＥＲ信号が入力される。インバータ５６の入力端子には、ＵＮＤＥＲ信号が入力される。ＮＡＮＤ回路５７の入力端子には、インバータ５６の出力端子及びＯＲ回路５４の出力端子が接続されている。ＮＡＮＤ回路５８の入力端子には、ＮＡＮＤ回路５７の出力端子及びＯＲ回路５４の出力端子が接続されている。ＮＡＮＤ回路５９の入力端子には、ＮＡＮＤ回路５８の出力端子が接続される共に、ＶＣＴＲ信号が入力される。
ＮＡＮＤ回路６０の入力端子には、ＮＡＮＤ回路５５の出力端子及びＮＡＮＤ回路５９の出力端子が接続されている。インバータ６１の入力端子には、ＮＡＮＤ回路６０の出力端子が接続されている。ＮＡＮＤ回路６０の出力端子は初期状態出力回路３６（図２参照）に接続されている。インバータ６１の出力端子は各Ｄ型フリップフロップ３１（図２参照）のセット端子に接続されている。そして、ＮＡＮＤ回路６０の出力信号がＶＩＮＴ信号となり、インバータ６１の出力信号がＶＩＮＴ＊信号となる。また、ＯＲ回路５４の出力信号がＯＶＥＲ信号となる。
図５に示すように、初期状態出力回路３６においては、定電流源７１、ｎＭＯＳ７２、ｐＭＯＳ７３、ｎＭＯＳ７４、インバータ７５が設けられている。定電流源７１のアノードは電源電位ＶＤＤに接続されており、カソードはｎＭＯＳ７２のドレイン及びゲートに接続されている。ｎＭＯＳ７２のソースは接地電位ＧＮＤに接続されている。ｐＭＯＳ７３のソース・ドレインの一方及びｎＭＯＳ７４のソース・ドレインの一方は定電流源７１のカソードに接続されている。ＶＩＮＴ信号はインバータ７５の入力端子及びｎＭＯＳ７４のゲートに印加される。インバータ７５の出力端子はｐＭＯＳ７３のゲートに接続されている。ｐＭＯＳ７３のソース・ドレインの他方とｎＭＯＳ７４のソース・ドレインの他方との接続点Ｎ３からは、ＶＣＯＮＴ信号が出力される。このように、ｐＭＯＳ７３及びｎＭＯＳ７４により、アナログスイッチが構成されている。これにより、初期状態出力回路３６は、電源電位ＶＤＤ及び接地電位ＧＮＤに基づいてアナログのＶＣＯＮＴ信号を生成し、初期状態制御回路３５からＨレベルのＶＩＮＴ信号が入力されると、第３制御信号としてのＶＣＯＮＴ信号を各ＶＣＤＬ２１に対して出力する。
次に、本実施形態に係る受信回路の動作について説明する。
図６は、ＶＰＷＭ信号及びφ０〜φ１６信号の波形を例示するタイミングチャートであり、
図７は、遅延量ΔＴが位相比較回路の動作に及ぼす影響を例示するタイミングチャートであり、
図８は、φ２信号の立ち上がりで他の多相クロック信号をラッチした場合を例示するタイミングチャートであり、
図９は、遅延量ΔＴとラッチ信号の値との関係を例示する表であり、
図１０（ａ）は、横軸にＶＣＯＮＴ信号の値をとり、縦軸に遅延回路の遅延量ΔＴをとって、ＶＣＯＮＴ信号と遅延量との関係を例示するグラフ図であり、（ｂ）は、横軸にＶＣＯＮＴ信号の値をとり、縦軸にＵＮＤＥＲ信号及びＯＶＥＲ信号の値をとって、ＵＮＤＥＲ信号及びＯＶＥＲ信号の出力状態を例示するグラフ図であり、
図１１は、図４に示す初期状態制御回路の真理値表であり、
図１２（ａ）は、横軸に時間をとり、縦軸にＶＣＯＮＴ信号の値をとって、ＶＣＯＮＴ信号の収束動作を例示するグラフ図であり、（ｂ）は、横軸に時間をとり、縦軸にＶＣＴＲ信号、ＯＶＥＲ信号、ＵＮＤＥＲ信号の値をとって、ロック検出回路１３の動作を例示するグラフ図である。
先ず、ＶＰＷＭ信号が入力され、遅延回路１２全体の遅延量ΔＴが所定の値にあるとき、すなわち動作収束状態の受信回路１の動作について説明する。
以下、ＶＰＷＭ信号が１．５ビット信号であり、従って、各クロックのデューティ比は３水準、例えば、２５％、５０％、７５％のうちのいずれかであり、ＶＣＤＬ２１の段数Ｎが１６である場合を例にとって説明する。
図１に示すように、ＶＰＷＭ信号は、ＤＬＬ回路６のＴ型フリップフロップ１１のクロック端子及びロック検出回路１３に入力されると共に、復調回路７に入力される。Ｔ型フリップフロップ１１のＱ出力は、ＶＰＷＭ信号がＬレベルからＨレベルに立ち上がるときに反転する。従って、図６に示すように、Ｔ型フリップフロップ１１のＱ端子から出力されるφ０信号は、周期が２ＴＳであり、デューティ比が５０％であり、信号遷移のタイミングがＶＰＷＭ信号の立ち上がりのタイミングに同期した２値信号となる。Ｔ型フリップフロップ１１は、φ０信号を遅延回路１２の最前段のＶＣＤＬ２１に対して出力する。
各ＶＣＤＬ２１は、入力された信号を所定の遅延量Δｔだけ遅延させて出力する。これにより、最前段のＶＣＤＬ２１は、入力されたφ０信号からφ１信号を生成し、２段目のＶＣＤＬ２１はφ１信号からφ２信号を生成し、ｉ段目のＶＣＤＬ２１はφ(iー１）信号からφｉ信号を生成し、最後段である１６段目のＶＣＤＬ２１はφ１５信号からφ１６信号を生成する。そして、３、４、５、１１、１２、１３段目のＶＣＤＬ２１が、それぞれ、φ３信号、φ４信号、φ５信号、φ１１信号、φ１２信号、φ１３信号を、復調回路７に対して出力する。
復調回路７は、φ３信号、φ５信号、φ１１信号、φ１３信号に同期させて、ＶＰＷＭ信号の値を読み出し、この値に基づいてデジタルデータを再生する。図６に示すように、ＶＰＷＭ信号は１．５ビット信号であり、３種類のパルス幅Ｗから構成されているため、これらの３種類のパルス幅Ｗを判別するためには、復調回路７は、ＶＰＷＭ信号の１クロック当たり２箇所のタイミングで値を読み出す必要がある。そして、多相クロック信号の周期は２ＴＳであり、ＶＰＷＭ信号の２周期分に相当するため、多相クロック信号の１クロック当たり４箇所のタイミングで値を得る必要がある。
このため、φ０信号から１６相の多相クロック信号φ１〜φ１６を生成し、このうち、４相の多相クロック信号をＶＰＷＭ信号の読み出しに使用する。すなわち、φ３信号、φ５信号、φ１１信号、φ１３信号の立ち上がりに同期させてＶＰＷＭ信号の値を読み出す。これにより、φ０信号の立ち上がりから（２ＴＳ×３／１６）＝０．３７５ＴＳ後、（２ＴＳ×５／１６）＝０．６２５ＴＳ後、（２ＴＳ×１１／１６）＝１．３７５ＴＳ後、（２ＴＳ×１３／１６）＝１．６２５ＴＳ後におけるＶＰＷＭ信号の値がＬレベルであるかＨレベルであるかを検出する。このように、ＶＰＷＭ信号の遷移点から可及的に離れたタイミングで値を読み出すことにより、信号伝送の過程でＶＰＷＭ信号のパルス幅が変動しても、変動に対する許容度を最大にして、復調誤りを回避することができる。
復調回路７は、各タイミングで読み出したＶＰＷＭ信号の値から、パルス幅Ｗが、デューティ比が１５％、５０％、７５％のいずれに相当するかを判定する。すなわち、ＶＰＷＭ信号における奇数番目のクロックのパルス幅Ｗ（奇数）は、φ３信号及びφ５信号に同期して読み出した値から判定し、偶数番目のクロックのパルス幅Ｗ（偶数）は、φ１１信号及びφ１３信号に同期して読み出した値から判定する。そして、復調回路７は、これらの値に基づいてデジタルデータを復元して、受信回路１から出力する。また、φ０信号と、φ４信号又はφ１２信号に基づいてクロック信号を復元する。具体的には、φ０信号の遷移点と、φ４信号又はφ１２信号の遷移点に同期して値が反転する信号を生成し、これをクロック信号とする。そして、このクロック信号を復調回路７から出力する。
このように、ＶＰＷＭ信号が１．５ビット信号である場合は、復調を行うためには６相の多相クロック信号、すなわち、φ３信号、φ４信号、φ５信号、φ１１信号、φ１２信号、φ１３信号が必要となり、信号伝送による歪みの影響を最小化するためには、少なくとも１６相の多相クロック信号φ１〜φ１６が必要となる。従って、遅延回路１２には１６段のＶＣＬＤ２１が必要となる。一般に、ＶＰＷＭ信号がａビットであるとき、必要なＶＣＬＤ２１の段数Ｎは、ａが正の整数の場合、Ｎ＝（２ａ＋１）×４、ａが正の半整数（１．５、２．５等）の場合、Ｎ＝（２ａ−０．５＋２）×４である。例えば、ａ＝２であれば、Ｎ＝２０である。また、上述の如く、ａ＝１．５であれば、Ｎ＝１６である。
また、Ｔ型フリップフロップ１１はφ０信号を位相比較回路１４に対して出力し、遅延回路１２の最後段のＶＣＤＬ２１はφ１６信号を位相比較回路１４に対して出力する。位相比較回路１４はφ０信号とφ１６信号の位相差を検出し、その結果に基づいて、チャージポンプ１５に対して出力するｕｐ信号及びｄｏｗｍ信号（第１制御信号）を制御する。例えば、φ１６信号の位相がφ０信号の位相よりも遅れている場合はｕｐ信号を出力させ、進んでいる場合はｄｏｗｎ信号を出力させる。チャージポンプ１５は、ｕｐ信号及びｄｏｗｎ信号に基づいて直流電流源２２及び２３を制御し、ＶＣＤＬ２１に印加するＶＣＯＮＴ信号（第２制御信号）の電位を制御する。この動作を、φ０信号とφ１６信号の位相が一致するまで繰り返す。これにより、遅延回路１２全体の遅延量ΔＴがＴＳ〜３ＴＳの範囲内にある場合には、各ＶＣＤＬ２１の遅延量Δｔにフィードバックがかかり、遅延量ΔＴが２ＴＳに収束し、φ０信号の位相とφ１６信号の位相とが一致する。
このように、ＶＰＷＭ信号が安定して入力され、ＶＣＤＬ２１の遅延量が一定の範囲内にあるときは、位相比較回路１４及びチャージポンプ１５が各ＶＣＤＬ２１に対してフィードバックをかけることにより、ＤＬＬ回路６は復調回路７に対して多相クロック信号を供給することができる。
次に、ＶＣＤＬ２１の遅延量が大きくずれた場合の動作について説明する。
遅延量ΔＴが２ＴＳからＴＳ以上ずれた場合、すなわち、遅延量ΔＴがＴＳ以下となった場合、及び３ＴＳ以上となった場合には、上述の位相比較回路１４によるフィードバックはうまく働かなくなる。
すなわち、図７に示すように、遅延量ΔＴがＴＳよりも大きく３ＴＳ未満である場合（ＴＳ＜ΔＴ＜３ＴＳ）には、位相比較回路１４はφ１６信号のＡ１点をφ０信号のＡ０点と比較し、Ａ１点のタイミングをＡ０点のタイミングと一致させようとするため、遅延量ΔＴは２ＴＳに収束し、上述のフィードバックが正常に作用する。
しかしながら、遅延量ΔＴがＴＳ未満である場合（ΔＴ＜ＴＳ）には、位相比較回路１４はφ１６信号のＢ１点をφ０信号のＢ０点と比較し、これらのタイミングを一致させようとするため、遅延量ΔＴは０に向かって収束しようとする。また、遅延量ΔＴが３ＴＳよりも大きく５ＴＳ未満である場合（３ＴＳ＜ΔＴ＜５ＴＳ）には、位相比較回路１４はφ１６信号のＣ１点をφ０信号のＣ０点と比較し、これらのタイミングを一致させようとするため、遅延量ΔＴは４ＴＳに収束する。このように、遅延量ΔＴが２ＴＳからＴＳ以上ずれた場合には、φ１６信号の立ち上がりのタイミングが、そこから最も近いφ０信号の立ち上がりのタイミングに収束してしまう。このような現象を「疑似ロック」といい、疑似ロックが発生すると、遅延量ΔＴが望まない値に収束してしまう。
そこで、受信回路１においては、遅延量ΔＴが２ＴＳから大きく外れた場合には、ＯＶＥＲ信号生成回路３２がＯＶＥＲ＊信号を発信するか、ＵＮＤＥＲ信号生成回路３３がＵＮＤＥＲ信号を発信し、遅延量ΔＴを強制的に（ＴＳ＜ΔＴ＜３ＴＳ）の範囲内に戻す。以下、この動作について説明する。
図８は、ＶＰＷＭ信号が１．５ビット信号であり、従って、パルス幅が３水準であり、ＶＣＤＬ２１の段数Ｎが１６であって、遅延回路１２全体の遅延量ΔＴが２ＴＳである場合の多相クロック信号φ０〜φ１６の波形を示している。
図８に示すように、先ず、多相クロック信号φ０〜φ１６から任意に１つの信号φｉ、例えば、φ２信号を選択する。そして、このφ２信号の立ち上がりのタイミングで、他の多相クロック信号の値を読み出す。
具体的には、Ｄ型フリップフロップ３１のクロック端子にφ２信号を入力し、Ｄ端子に他の多相クロック信号の全部又は一部をそれぞれ入力することにより、これらの多相クロック信号をラッチし、ラッチした信号をＯＶＥＲ信号生成回路３２、ＵＮＤＥＲ信号生成回路３３、初期状態制御回路３５に対して出力する。そして、ＯＶＥＲ信号生成回路３２が、遅延量ΔＴがＯＶＥＲ閾値以上であるか否かを判定し、遅延量がＯＶＥＲ閾値以上である場合には、ＯＶＥＲ＊信号を初期状態制御回路３５に対して出力する。これにより、初期状態制御回路３５がＯＶＥＲ信号を位相比較回路１４に対して出力する。また、ＵＮＤＥＲ信号生成回路３３が、遅延量ΔＴがＵＮＤＥＲ閾値以下であるか否かを判定し、遅延量がＵＮＤＥＲ閾値以下である場合には、ＵＮＤＥＲ信号を位相比較回路１４に対して出力する。
例えば、図８に示すように、遅延量ΔＴが２ＴＳである場合には、信号φ３〜φ９のラッチ信号はＬレベルとなり、信号φ１１〜φ１６のラッチ信号はＨレベルとなる。また、φ１０信号については、φ２信号の立ち上がりと同じタイミングでφ１０信号がＨレベルからＬレベルに遷移しているため、ラッチされる値が不定（ＵＮＳＴＡＢＬＥ）となる。そして、各多相クロック信号のラッチ信号の値は、遅延量ΔＴに依存して変化する。
一般的には、遅延量ΔＴは下記数式１によって表すことができる。ここで、Δは、ＶＣＤＬ２１一段当たりの遅延量Δｔの（２ＴＳ／Ｎ）からのずれ量であり、ＤＬＬ回路６は、Δ＝０となるように遅延量Δｔを制御する。そして、φｉ信号の立ち上がり点とφｊ信号の遷移点との時間差がＴＳの整数倍である場合に、φｊ信号のラッチ信号は不定（ＵＮＳＴＡＢＬＥ）となる。この状態は、下記数式２によって表される。下記数式２において、ｍは整数である。また、遅延量ΔＴが下記数式２の状態よりも大きいか小さいかによって、ラッチ信号の値が変化する。従って、下記数式２を用いることにより、遅延量ΔＴが任意の値であるときに、φｉ信号と同期してラッチされるφｊ信号の値を知見することができる。
Figure 2013172344
Figure 2013172344
図９に、基準となるφｉ信号をφ２信号とし、上記数式２を用いて計算した遅延量ΔＴと、そのときの各ラッチ信号の値を示す。図９に示す遅延量ΔＴにおいては、１つ以上の多相クロック信号がＬレベルからＨレベル、又はＨレベルからＬレベルに遷移するため、ラッチ信号の値は「不定」となる。図９において、「Ｌ」はラッチ信号がＬレベルであることを示し、「Ｈ」はラッチ信号がＨレベルであることを示し、「Ｌ／Ｈ」はラッチ信号が不定であることを示す。また、遅延量ΔＴの値は、２ＴＳで規格化した値である。
図９に示すように、各多相クロック信号のラッチ信号の値の組み合わせから、遅延量ΔＴの値を求めることができる。但し、遅延量ΔＴを求めるためには、全ての多相クロック信号φ１〜φ１６についてラッチ信号の値を検出する必要はなく、図９において太枠で囲んだセルの値を検出すればよい。従って、この例では、９個のＤ型フリップフロップ３１を設け、それらのＤ端子に、それぞれ、φ４信号、φ５信号、φ６信号、φ７信号、φ９信号、φ１０信号、φ１１信号、φ１２信号、φ１５信号を入力すればよい。
そして、ＵＮＤＥＲ信号生成回路３３は、φ５信号、φ７信号、φ１０信号、φ１２信号のラッチ信号がいずれもＬレベルである場合に、これらの論理積（ＡＮＤ）を求めることによって、遅延量ΔＴが（４／５×２ＴＳ）以下であると判定し、ＵＮＤＥＲ信号を位相比較回路１４に対して出力する。この場合、値（４／５×２ＴＳ）がＵＮＤＥＲ閾値となる。
一方、ＯＶＥＲ信号生成回路３２は、φ１０信号のラッチ信号がＨレベルでありφ１５信号のラッチ信号がＬレベルである場合に、遅延量ΔＴが（１６／１３×２ＴＳ）≒（１．２３０８×２ＴＳ）よりも大きく、（２４／１３×２ＴＳ）≒（１．８４６２×２ＴＳ）よりも小さいと判定することができる。また、φ７信号のラッチ信号がＨレベルでありφ１１信号のラッチ信号がＬレベルである場合に、遅延量ΔＴが（１６／９×２ＴＳ）≒（１．７７７８×２ＴＳ）よりも大きく、（８／３×２ＴＳ）≒（２．６６６７×２ＴＳ）よりも小さいと判定することができる。同様にして、φ４信号のラッチ信号がＬレベルでありφ６信号のラッチ信号がＨレベルである場合、φ５信号のラッチ信号がＨレベルでありφ９信号のラッチ信号がＬレベルである場合、φ５信号のラッチ信号がＨレベルでありφ７信号のラッチ信号がＬレベルである場合、φ５信号のラッチ信号がＨレベルでありφ９信号のラッチ信号がＬレベルである場合、φ７信号のラッチ信号がＨレベルでありφ１１信号のラッチ信号がＬレベルである場合にも、それぞれ、遅延量ΔＴが所定の範囲内にあることを判定できる。
このようにして、ＯＶＥＲ信号生成回路３２は、複数の多相クロック信号の値に基づいて論理演算を行うことにより、図９に示すように、遅延量ΔＴが（１６／１３×２ＴＳ）以上（６．０×２ＴＳ）以下の範囲内にある場合を判定することができる。そして、遅延量ΔＴがこの範囲内にある場合に、ＯＶＥＲ＊信号を初期状態制御回路３５に対して出力する。この場合、値（１６／１３×２ＴＳ）がＯＶＥＲ閾値となる。なお、ＯＶＥＲ信号生成回路３２に入力するラッチ信号の組み合わせは、上述の例には限定されず、遅延量ΔＴとＯＶＥＲ閾値との関係が判断できる組み合わせであればよい。但し、後述する初期状態制御回路３５の論理回路を構築するために、ＯＶＥＲ信号の生成は、２つ以上の多相クロック信号の異なる状態を検出することにする。すなわち、全ての多相クロック信号の状態がＨレベルとなるような状態、又は全ての多相クロック信号の状態がＬレベルとなるような状態は用いない。
図４に示すように、初期状態制御回路３５にＯＶＥＲ＊信号が入力された場合、すなわち、ＯＶＥＲ＊信号がＨレベルである場合には、ＯＲ回路５４の出力はＨレベルとなり、位相比較回路１４に対してＯＶＥＲ信号が出力される。これにより、位相比較回路１４は、ＶＣＤＬ２１の遅延量Δｔが小さくなるように、チャージポンプ１５を制御する。例えば、ｕｐ信号を出力し、直流電流源２２の電流量を増加させ、ＶＣＯＮＴ信号の電位を上昇させる。一方、位相比較回路１４にＵＮＤＥＲ信号が入力された場合には、位相比較回路１４は、ＶＣＤＬ２１の遅延量Δｔが大きくなるように、チャージポンプ１５を制御する。例えば、ｄｏｗｎ信号を出力し、直流電流源２３の電流量を増加させ、ＶＣＯＮＴ信号の電位を低下させる。
図１０（ａ）及び（ｂ）に示すように、上述の動作により、遅延量ΔＴが所定の範囲から外れたときは、ロック検出回路１３が位相比較回路１４に対してＵＮＤＥＲ信号又はＯＶＥＲ信号を発信することにより、遅延量ΔＴを所定の範囲内に戻している。これにより、遅延量ΔＴが２ＴＳからＴＳ以上ずれた場合でも、（０×２ＴＳ）より大きく（６．０×２ＴＳ）以下の範囲内にあれば、疑似ロックを回避し、遅延量ΔＴを２ＴＳに収束させることができる。以下、この（０×２ＴＳ）より大きく（６．０×２ＴＳ）以下の範囲、すなわち、ＯＶＥＲ信号生成回路３２が動作可能な範囲、ＵＮＤＥＲ信号生成回路３３が動作可能な範囲、及び、ＵＮＤＥＲ閾値より大きくＯＶＥＲ閾値より小さい範囲からなる範囲を、「収束動作可能範囲」という。
次に、受信回路１が初期状態にある場合、すなわち、受信回路１は電源電位が供給されており動作可能であるが、ＶＰＷＭ信号が未入力である場合の動作について説明する。
初期状態においては、ＶＰＷＭ信号が入力されず、従って、φ０信号及びφ１６信号も生成されないため、位相比較回路１４は動作せず、ＶＣＯＮＴ信号の電位も制御されない。従って、ＶＣＤＬ２１の状態も制御されない。
このため、ＶＰＷＭ信号が入力し始めたときに、遅延量ΔＴの最初の値が収束動作可能範囲内にある保証はなく、上述の動作のみでは、遅延量ΔＴを２ＴＳに収束させることができない場合がある。例えば、ＶＣＯＮＴ信号の電位が接地電位ＧＮＤに固定されている状態では、遅延量ΔＴの初期値が（６．０×２ＴＳ）よりも大きくなってしまう可能性がある。また、遅延量ΔＴの初期値が（６．０×２ＴＳ）以下である場合でも、Ｄ型フリップフロップ３１のＱ出力が不定となるため、ロック検出回路１３が正常に動作しない可能性がある。このため、本実施形態においては、ロック検出回路１３に入力信号検出回路３４、初期状態制御回路３５、初期状態出力回路３６からなる初期状態対応回路３０を設け、初期状態に対応している。
図１及び図２に示すように、受信回路１に入力されたＶＰＷＭ信号はＤＬＬ回路６の入力信号検出回路３４にも入力される。以下、入力信号検出回路３４の動作について説明する。
先ず、ＶＰＷＭ信号が入力されている場合について説明する。
図３に示すように、入力信号検出回路３４に入力されたＶＰＷＭ信号は、抵抗４１及びキャパシタ４２によって平滑化される。これにより、接続点Ｎ２の電位はＶＰＷＭ信号の平均デューティ比に対応した電位となる。ＶＰＷＭ信号の平均デューティ比はＶＰＷＭ信号の統計的性質に依存し、例えば５０％であるものとする。この場合、ＶＰＷＭ信号のＬレベルが接地電位ＧＮＤであり、Ｈレベルが電源電位ＶＤＤであれば、接続点Ｎ２の電位は（１／２）ＶＤＤとなる。従って、上限インバータ４３の出力はＨレベルとなり、下限インバータ４４の出力はＬレベルとなり、インバータ４５の出力はＨレベルとなり、ＮＡＮＤ回路４６の出力、すなわち、ＶＣＴＲ信号はＬレベルとなる。
次に、ＶＰＷＭ信号が入力されていない場合について説明する。
この場合、ＶＰＷＭ信号の電位は受信回路１の動作論理に依存し、電源電位ＶＤＤ又は接地電位ＧＮＤとなる。これにより、接続点Ｎ２の電位も電源電位ＶＤＤ又は接地電位ＧＮＤとなる。接続点Ｎ２の電位が電源電位ＶＤＤであると、上限インバータ４３の出力はＬレベルとなり、下限インバータ４４の出力はＬレベルとなり、インバータ４５の出力はＨレベルとなり、ＶＣＴＲ信号はＨレベルとなる。また、接続点Ｎ２の電位が接地電位ＧＮＤであると、上限インバータ４３の出力はＨレベルとなり、下限インバータ４４の出力はＨレベルとなり、インバータ４５の出力はＬレベルとなり、ＶＣＴＲ信号はやはりＨレベルとなる。
このように、入力信号検出回路３４は、ＶＰＷＭ信号の統計的性質によって平均デューティ比が一定の範囲内に収まることを仮定し、この平均デューティ比が所定の範囲内にない場合に、ＨレベルのＶＣＴＲ信号を発出する。これにより、ＶＰＷＭ信号が入力されているときはＶＣＴＲ信号をＬレベルとし、ＶＰＷＭ信号が入力されていないときはＶＣＴＲ信号をＨレベルとする。
図２に示すように、入力信号検出回路３４から出力されたＶＣＴＲ信号は、初期状態制御回路３５及びチャージポンプ１５に入力される。これにより、チャージポンプ１５はＶＣＯＮＴ信号の発信を停止する。
図４及び図１１に示すように、初期状態制御回路３５においては、ＶＣＴＲ信号がＨレベルであれば、他の信号がいかなる値であっても、ＶＩＮＴ信号はＨレベルとなり、ＶＩＮＴ＊信号はＬレベルとなる。ＨレベルのＶＩＮＴ信号は初期状態出力回路３６に対して出力される。
図５に示すように、初期状態出力回路３６においては、ｎＭＯＳ７２のゲート電位は、ｎＭＯＳ７２の閾値によって決まる電位となる。すなわち、ｎＭＯＳ７２のゲート電位はｎＭＯＳ７２のゲート−ソース間電圧ＶＧＳと等しくなり、電圧ＶＧＳは閾値電圧Ｖｔｈ及びオーバードライブ電圧ＶＯＶの和となる。そして、初期状態出力回路３６にＨレベルのＶＩＮＴ信号が入力されると、ｐＭＯＳ７３及びｎＭＯＳ７４がオン状態となり、ｎＭＯＳ７２のゲート電位がＶＣＯＮＴ信号として遅延回路１２の各ＶＣＤＬ２１に対して出力され、遅延量ΔＴを初期値にセットする。このときのＶＣＯＮＴ信号の電位を電位ＶＳＴＡＲＴとする。
図１０（ａ）に示すように、電位ＶＳＴＡＲＴは、遅延量ΔＴが収束動作可能範囲、すなわち、ＯＶＥＲ信号生成回路３２が動作可能な範囲、ＵＮＤＥＲ信号生成回路３３が動作可能な範囲、及び、ＵＮＤＥＲ閾値より大きくＯＶＥＲ閾値より小さい範囲のいずれかに含まれるような電位とし、例えば、遅延量ΔＴが、ＯＶＥＲ信号生成回路３２が動作可能な範囲に含まれるような電位とする。換言すれば、電位ＶＳＴＡＲＴは、ＶＰＷＭ信号が入力されている通常状態であれば、ＯＶＥＲ信号生成回路３２によりＯＶＥＲ＊信号が発出されるような電位とする。上述の例では、遅延量ΔＴが（１６／１３×２ＴＳ）以上（６．０×２ＴＳ）以下となるような電位とする。遅延量ΔＴが（６．０×２ＴＳ）となるようなＶＣＯＮＴ信号の電位を電位ＶＳＴＯＰとしたとき、ＶＣＯＮＴ信号の電位が電位ＶＳＴＯＰよりも低いと、ロック検出回路１３及び位相比較回路１４は動作を停止する。そこで、初期状態出力回路３６から出力される電位ＶＳＴＡＲＴを、電位ＶＳＴＯＰよりもやや高い電位とする。
これにより、図１０（ａ）及び（ｂ）に示すように、仮にＶＣＯＮＴ信号の初期値Ｖ０が、遅延量ΔＴが（６．０×２ＴＳ）以上となるような低い電位であったとしても、上述の動作により、遅延量ΔＴが（６．０×２ＴＳ）以下となるような電位ＶＳＴＡＲＴに移行する。
また、初期状態においては、Ｄ型フリップフロップ３１（図２参照）に多相クロック信号が入力されていないため、Ｑ出力が不定になる。このため、初期状態制御回路３５がＬレベルのＶＩＮＴ＊信号をＤ型フリップフロップ３１のセット端子に対して出力する。これにより、Ｄ型フリップフロップ３１の正相出力（Ｑ出力）がＨレベルに設定され、逆相出力をＬレベルに設定されて、安定する。
この結果、図４に示すように、初期状態制御回路３５において、ＮＡＮＤ回路５１及び５２の入力信号、すなわち、Ｄ端子にφ４信号、φ６信号、φ７信号、φ１２信号が入力されるＤ型フリップフロップ３１の正相出力（Ｑ出力）が全てＨレベルとなるため、ＮＡＮＤ回路５１及び５２の出力はＬレベルとなり、ＮＯＲ回路５３の出力がＨレベルとなる。このとき、ＯＶＥＲ＊信号は入力されていないため、ＯＲ回路５４の出力はＨレベルとなり、ＯＶＥＲ信号が発信される。なお、ＶＰＷＭ信号が入力されているときは、図９に示すように、φ４信号、φ６信号、φ７信号、φ１２信号が同時にＨレベルになることはない。
以上の動作をまとめると、ＶＰＷＭ信号が入力されない初期状態においては、入力信号検出回路３４がＨレベルのＶＣＴＲ信号を生成し、初期状態制御回路３５及びチャージポンプ１５に対して出力し、チャージポンプ１５によるＶＣＯＮＴ信号（第２制御信号）の発信を停止させる。一方、初期状態制御回路３５がＨレベルのＶＩＮＴ信号を初期状態出力回路３６に対して出力し、初期状態出力回路３６が電位ＶＳＴＡＲＴを生成し、これをＶＣＯＮＴ信号（第３制御信号）として遅延回路１２に対して出力する。これにより、ＶＣＯＮＴ信号の供給源がチャージポンプ１５から初期状態出力回路３６に切り替わり、遅延量ΔＴの初期値が２ＴＳ以上（６．０×２ＴＳ）以下に設定される。また、初期状態制御回路３５がＬレベルのＶＩＮＴ＊信号をＤ型フリップフロップ３１のセット端子に対して出力することにより、Ｄ型フリップフロップ３１の正相出力（Ｑ出力）を全てＨレベルとし、位相比較回路１４に対してＯＶＥＲ信号を出力する。これにより、仮にチャージポンプ１５が作動すれば、遅延回路１２に対して遅延量ΔＴを小さくするようなＶＣＯＮＴ信号を出力する状態となる。
次に、この初期状態において、ＶＰＷＭ信号が入力された場合の起動動作について説明する。
図１に示すように、受信回路１にＶＰＷＭ信号が入力されると、Ｔ型フリップフロップ１１がＶＰＷＭ信号に基づいてφ０信号を生成する。このとき、ＶＣＯＮＴ信号の電位はＶＳＴＡＲＴとなっているため、ＶＣＤＬ２１は直ちに応答することができ、φ０信号からφ１〜φ１６信号を生成し、ロック検出回路１３に対して出力する。
図２に示すように、ＶＰＷＭ信号は入力信号検出回路３４にも入力され、抵抗４１及びキャパシタ４２のＣＲ積によって決まる入力信号検出回路３４の応答時間後に、入力信号検出回路３４がＶＣＴＲ信号をＬレベルとし、初期状態を解除する。ＶＣＴＲ信号がＬレベルとなることにより、チャージポンプ１５が動作を開始する。また、初期状態制御回路３５がＶＩＮＴ信号をＬレベルとし、初期状態出力回路３６のｐＭＯＳ７３及びｎＭＯＳ７４をオフ状態とし、電位ＶＳＴＡＲＴの出力を停止する。これにより、ＶＣＯＮＴ信号の供給源が初期状態出力回路３６からチャージポンプ１５に切り替わる。更に、初期状態制御回路３５がＶＩＮＴ＊信号をＨレベルとし、Ｄ型フリップフロップ３１のセット状態を解除する。これにより、Ｄ型フリップフロップ３１のＱ出力が遅延量ΔＴに基づいて決定され、これらのＱ出力に基づいて、ＯＶＥＲ信号生成回路３２、ＵＮＤＥＲ信号生成回路３３、初期状態制御回路３５が動作するようになる。
このような一連の動作により、ＤＬＬ回路６は、例えば図１２（ａ）及び（ｂ）に示すような挙動を経て、初期状態から通常状態に移行する。すなわち、ＶＰＷＭ信号が入力され、入力信号検出回路３４の応答時間後にＶＣＴＲ信号がＬレベルになると、ＶＣＯＮＴ信号はチャージポンプ１５から出力されるようになるが、当初は初期状態制御回路３５から位相比較回路１４に対してＯＶＥＲ信号が出力されているため、チャージポンプ１５はＶＣＯＮＴ信号の電位を増加させる。その後、Ｔ型フリップフロップ１１及び遅延回路１２の動作に基づいてロック検出回路１３が動作するようになっても、遅延量ΔＴは依然としてＯＶＥＲ閾値以上の値であるため、ＯＶＥＲ信号生成回路３２がＯＶＥＲ信号を出力し続け、ＶＣＯＮＴ信号の電位は増加し続ける。このように、ＶＣＴＲ信号がＨレベルからＬレベルに遷移する前後において、ＯＶＥＲ信号は連続して出力されるため、初期状態から通常状態に移行する際に、ＶＣＯＮＴ信号の制御がスムーズに進行する。
その後、遅延量ΔＴがＯＶＥＲ閾値未満となると、ＯＶＥＲ信号は停止し、位相比較回路１４によるロック動作に移行する。すなわち、位相比較回路１４がφ０信号とφ１６信号の位相差がゼロになるように、ＶＣＯＮＴ信号を制御する。仮に、遅延量ΔＴがオーバーシュートし、ＵＮＤＥＲ閾値以下となった場合には、ＵＮＤＥＲ信号生成回路３３がＵＮＤＥＲ信号を発信し、ＶＣＯＮＴ信号を強制的に低下させる。そして、遅延量ΔＴがＵＮＤＥＲ閾値よりも大きくなると、再び、位相比較回路１４によるロック動作に移行する。このようにして、遅延量ΔＴは２ＴＳに収束していき、ＤＬＬ回路６はＶＰＷＭ信号に同期する。
次に、本実施形態における上記以外の動作について説明する。
図１１に示すように、初期状態制御回路３５は、入力信号検出回路３４から入力されるＶＣＴＲ信号がＨレベルであれば、他の信号がどのような値であっても、ＶＩＮＴ＊信号をＬレベルとする。この状態は初期状態（無信号状態）に相当する。また、ＶＣＴＲ信号がＬレベルであって、ＵＮＤＥＲ信号及びＯＶＥＲ信号が共にＨレベルである場合も、ＶＩＮＴ＊信号をＬレベルとする。この理由は、ＶＰＷＭ信号が入力され、ロック検出回路１３が正常に動作している限り、ＵＮＤＥＲ信号及びＯＶＥＲ信号が共にＨレベルとなる状況はあり得ず、ノイズ等の影響によりロック検出が不安定になっていると考えられるためである。この場合は、ＬレベルのＶＩＮＴ＊信号をＤ型フリップフロップ３１のセット端子に入力することにより、ＤＬＬ回路６の状態を一旦初期状態に戻し、再ロックさせる。これにより、ノイズ等によりロック検出回路１３の動作が不安定になっても、初期状態制御回路３５がＤ型フリップフロップ３１をセットすることにより、動作を安定化させることができる。
更に、ＶＣＴＲ信号がＬレベルであって、ＵＮＤＥＲ信号及びＯＶＥＲ信号のうち少なくとも一方がＬレベルであれば、ＶＩＮＴ＊信号をＨレベルとする。これにより、Ｄ型フリップフロップ３１に対する干渉を停止し、多相クロック信号に基づいて動作させる。この状態は、遅延量ΔＴがＵＮＤＥＲ閾値からＯＶＥＲ閾値までの範囲内にありＵＮＤＥＲ信号及びＯＶＥＲ信号が共にＬレベルであるロック状態、遅延量ΔＴがＯＶＥＲ閾値以上でありＯＶＥＲ信号がＨレベルにあるＯＶＥＲ状態、遅延量ΔＴがＵＮＤＥＲ閾値以下でありＵＮＤＥＲ信号がＨレベルにあるＵＮＤＥＲ状態のいずれかに相当する。
また、遅延回路１２のＶＣＤＬ２１は、例えばＭＯＳＦＥＴにより構成されているため、温度変化等の要因によりＭＯＳＦＥＴの閾値電圧が変動する場合がある。閾値電圧が変動すると、ＶＣＯＮＴ信号が一定であってもＶＣＤＬ２１の遅延量が変動する。例えば、閾値電圧が高くなると、ＶＣＯＮＴ信号が一定であっても遅延量が増加する。この結果、図１０に示す電位ＶＳＴＯＰが増加する。この場合には、電位ＶＳＴＡＲＴも増加させることが好ましい。
そこで、本実施形態においては、図５に示すように、初期状態出力回路３６において、定電流源７１がｎＭＯＳ７２のソース・ドレイン間に微小な一定電流ＩＴＡＩＬを流すことにより、初期状態におけるＶＣＯＮＴ信号の電位ＶＳＴＡＲＴを生成している。電位ＶＳＴＡＲＴはｎＭＯＳ７２の閾値電圧Ｖｔｈに依存する。すなわち、上述の如く、ｎＭＯＳ７２のゲートソース間電圧をＶＧＳとし、オーバードライブ電圧をＶＯＶとすると、ＶＳＴＡＲＴ＝ＶＧＳ＝Ｖｔｈ＋ＶＯＶとなる。そして、ＶＣＤＬ２１のＭＯＳＦＥＴと初期状態出力回路３６のｎＭＯＳ７２とは同じＤＬＬ回路６内に設けられているため、環境も類似している。このため、ＶＣＤＬ２１を構成するＭＯＳＦＥＴの閾値電圧が高くなるような状況においては、ｎＭＯＳ７２の閾値電圧も高くなり、電位ＶＳＴＯＰの増加に連動して電位ＶＳＴＡＲＴも増加する。これにより、ＭＯＳＦＥＴの閾値電圧が変化しても、電位ＶＳＴＡＲＴを確実に電位ＶＳＴＯＰよりも高くすることができる。
本実施形態に係るＤＬＬ回路６においては、入力信号検出回路３４、初期状態制御回路３５、初期状態出力回路３６を含む初期状態対応回路３０が設けられている。そして、入力信号検出回路３４が、ＶＰＷＭ信号の入力の有無を検出してＶＣＴＲ信号を発出し、チャージポンプ１５によるＶＣＯＮＴ信号の発信を停止させると共に、初期状態出力回路３６にＶＣＯＮＴ信号として電位ＶＳＴＡＲＴを発信させている。これにより、ＶＰＷＭ信号が入力されない初期状態においてもＶＣＯＮＴ信号を制御しておき、ＶＰＷＭ信号が入力され始めたときに、遅延回路１２の遅延量ΔＴの初期値が収束動作可能範囲から外れることを防止している。この結果、ＶＰＷＭ信号が入力され始めたときに、ＤＬＬ回路６を安定して動作させることができる。
また、本実施形態においては、初期状態において、電位ＶＳＴＡＲＴを、ＶＰＷＭ信号が入力される通常状態であればＯＶＥＲ信号生成回路３２によりＯＶＥＲ＊信号が発信されるような電位に設定する。すなわち、上述の例では、電位ＶＳＴＡＲＴを、遅延量ΔＴが（１６／１３×２ＴＳ）以上（６．０×２ＴＳ）以下となるような電位とする。また、初期状態制御回路３５にＯＶＥＲ信号を発信させる。これにより、ＶＣＴＲ信号がＨレベルからＬレベルに遷移し、初期状態が解除されたときに、遅延回路１２及び位相比較回路１４の最初の状態を適切な状態に設定することができる。この結果、収束動作の初動を管理することができる。
更に、初期状態においては、ＶＣＯＮＴ信号の電位が電位ＶＳＴＡＲＴに設定されているため、初期状態が解除され、ＶＣＯＮＴ信号がチャージポンプ１５から発信されることになると、ＯＶＥＲ信号生成回路３２からＯＶＥＲ＊信号が発信されることになるが、初期状態において、既に初期状態制御回路３５からＯＶＥＲ信号を発信している。このため、ＶＣＴＲ信号の遷移の前後でＯＶＥＲ信号が連続して発信されることになり、初期状態から通常状態への移行がスムーズになる。
更にまた、本実施形態においては、ＭＯＳＦＥＴの閾値電圧を利用してＶＣＤＬ２１を構成し、ＭＯＳＦＥＴの閾値電圧を利用して電位ＶＳＴＡＲＴを生成している。これにより、温度変化等によりＶＣＤＬ２１の遅延量が変動しても、それに連動させて、電位ＶＳＴＡＲＴを変化させることができる。これにより、電位ＶＳＴＡＲＴが電位ＶＳＴＯＰ以下となることにより、ＤＬＬ回路６が誤動作することを防止できる。また、電位ＶＳＴＯＰに対する電位ＶＳＴＡＲＴのマージンを過剰に大きくとる必要がなくなる。
更にまた、本実施形態においては、初期状態において、初期状態制御回路３５がＬレベルのＶＩＮＴ＊信号をＤ型フリップフロップ３１のセット端子に対して出力しているため、初期状態が解除されたときに、Ｄ型フリップフロップ３１を安定して動作させることができる。また、セット状態にあるＤ型フリップフロップ３１から出力されるＨレベルの正相出力を利用して、初期状態制御回路３５からＯＶＥＲ信号を出力させることができる。
更にまた、初期状態制御回路３５は、ＶＣＴＲ信号がＬレベルであって、ＵＮＤＥＲ信号及びＯＶＥＲ信号が共にＨレベルである場合に、ＶＩＮＴ＊信号をＬレベルとし、Ｄ型フリップフロップ３１をセットしている。これにより、ノイズ等によりロック検出回路１３の動作が不安定になったときに、ＤＬＬ回路６の状態を一旦初期状態に戻し、再ロックさせることができる。この結果、何らかの原因で不安定化したＤＬＬ回路６を、安定した動作状態に戻すことができる。
なお、本実施形態においては、ＶＰＷＭ信号が１．５ビット信号である例を示したが、これには限定されない。ＶＰＷＭ信号のビット数は、例えば、２ビットであってもよい。２ビットのＶＰＷＭ信号は、デューティ比が２０％、４０％、６０％、８０％の４水準のパルス幅から構成される。従って、復調回路７がＶＰＷＭ信号のパルス幅を判定するためには、１クロック当たり６回のタイミングでＶＰＷＭ信号の値を読み出す必要がある。このため、遅延回路１２に２０段のＶＣＤＬ２１を設け、位相が（２ＴＳ／２０）ずつ異なる２０相の多相クロック信号φ１〜φ２０を生成し、このうち、多相クロック信号φ３、φ５、φ７、φ１３、φ１５、φ１７を復調回路７に対して出力する。復調回路７は、これらの６種類の多相クロック信号を用いて、ＶＰＷＭ信号を復調する。上記以外の構成及び動作は、基本的には上述のＶＰＷＭ信号が１．５ビット信号である場合と同じである。但し、遅延量ΔＴの判定に用いる多相クロック信号の組み合わせは、図９に示す組み合わせとは異なる。従って、ＶＰＷＭ信号のビット数に応じて図９のような図を作成し、多相クロック信号の適当な組み合わせを選択する。
また、本実施形態に係る受信回路は、フォトカプラの他に、例えば、デジタルアイソレータにおける磁気結合型の伝送素子、及び、キャパシタにおける電界結合型の伝送回路にも適応可能である。
以上説明した実施形態によれば、初期状態においても安定して動作するロック検出回路、ＤＬＬ回路及び受信回路を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：受信回路、６：ＤＬＬ回路、７：復調回路、１１：Ｔ型フリップフロップ、１２：遅延回路、１３：ロック検出回路、１４：位相比較回路、１５：チャージポンプ、２１：電圧制御型遅延線（ＶＣＤＬ）、２２、２３：直流電流源、２４：キャパシタ、３０：初期状態対応回路、３１：Ｄ型フリップフロップ、３２：ＯＶＥＲ信号生成回路、３３：ＵＮＤＥＲ信号生成回路、３４：入力信号検出回路、３５：初期状態制御回路、３６：初期状態出力回路、４１：抵抗、４２：キャパシタ、４３：上限インバータ、４４：下限インバータ、４５：インバータ、４６：ＮＡＮＤ回路、５１、５２：ＮＡＮＤ回路、５３：ＮＯＲ回路、５４：ＯＲ回路、５５：ＮＡＮＤ回路、５６：インバータ、５７、５８、５９、６０：ＮＡＮＤ回路、６１：インバータ、７１：定電流源、７２：ｎＭＯＳ、７３：ｐＭＯＳ、７４：ｎＭＯＳ、７５：インバータ、Ｎ１、Ｎ２、Ｎ３：接続点

Claims (9)

  1. デジタルデータがパルス幅変調されたパルス幅変調信号から、周期が前記パルス幅変調信号の周期の２倍であり、位相が相互に異なる複数の多相クロック信号を生成するＤＬＬ回路と、
    前記複数の多相クロック信号に同期して前記パルス幅変調信号の値を読み出すことにより、前記デジタルデータを再生する復調回路と、
    を備え、
    前記ＤＬＬ回路は、
    前記パルス幅変調信号から、周期が前記パルス幅変調信号の周期の２倍であり、位相が前記パルス幅変調信号の位相に等しい基準クロック信号を生成する基準クロック信号生成回路と、
    入力された信号を所定の遅延量だけ遅らせて出力する遅延線が複数段直列に接続され、最前段の遅延線に前記基準クロック信号が入力される遅延回路と、
    前記基準クロック信号及び最後段の前記遅延線の出力信号が入力され、第１制御信号を出力する位相比較回路と、
    前記第１制御信号に基づいて、前記遅延線に対して前記遅延量を制御する第２制御信号を出力するチャージポンプと、
    前記パルス幅変調信号及び前記遅延線の出力信号が入力されるロック検出回路と、
    を有し、
    前記ロック検出回路は、
    一の前記遅延線の出力信号がクロック端子に入力され、相互に異なる他の前記遅延線の出力信号がＤ端子に入力される複数のセット端子付きのＤ型フリップフロップと、
    前記Ｄ型フリップフロップの正相出力に基づいて前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるか否かを判定し、前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるときに、ＯＶＥＲ信号を発信するＯＶＥＲ信号生成回路と、
    前記Ｄ型フリップフロップの正相出力に基づいて前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるか否かを判定し、前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるときに、ＵＮＤＥＲ信号を発信するＵＮＤＥＲ信号生成回路と、
    前記パルス幅変調信号が入力されていないときに、前記チャージポンプに前記第２制御信号の出力を停止させると共に、前記遅延線に対して、前記遅延回路全体の遅延量が、前記ＯＶＥＲ信号生成回路が動作可能な範囲に含まれるように前記遅延量を制御する第３制御信号を出力し、前記位相比較回路に対して前記ＯＶＥＲ信号を出力する初期状態対応回路と、
    を有し、
    前記位相比較回路は、前記ＯＶＥＲ信号が入力されたときは、前記遅延量が小さくなるような前記第１制御信号を出力し、前記ＵＮＤＥＲ信号が入力されたときは、前記遅延量が大きくなるような前記第１制御信号を出力し、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号が入力されないときは、前記基準クロック信号の位相と前記最後段の遅延線の出力信号の位相とが一致するような前記第１制御信号を出力し、
    前記初期状態対応回路は、前記パルス幅変調信号が入力されていないとき、並びに、前記パルス幅変調信号が入力されており、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号の双方が発信されているときに、前記Ｄ型フリップフロップのセット端子に対して信号を出力することにより前記正相出力を固定し、
    前記複数の多相クロック信号は、少なくとも一部の前記遅延線の出力信号である受信回路。
  2. デジタルデータがパルス幅変調されたパルス幅変調信号から、周期が前記パルス幅変調信号の周期の２倍であり、位相が前記パルス幅変調信号の位相に等しい基準クロック信号を生成する基準クロック信号生成回路、入力された信号を所定の遅延量だけ遅らせて出力する遅延線が複数段直列に接続され、最前段の遅延線に前記基準クロック信号が入力される遅延回路、前記基準クロック信号及び最後段の前記遅延線の出力信号が入力され、第１制御信号を出力する位相比較回路、並びに、前記第１制御信号に基づいて、前記遅延線に対して前記遅延量を制御する第２制御信号を出力するチャージポンプを含み、前記位相比較回路は、ＯＶＥＲ信号が入力されたときは、前記遅延量が小さくなるような前記第１制御信号を出力し、ＵＮＤＥＲ信号が入力されたときは、前記遅延量が大きくなるような前記第１制御信号を出力し、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号が入力されないときは、前記基準クロック信号の位相と前記最後段の遅延線の出力信号の位相とが一致するような前記第１制御信号を出力し、少なくとも一部の前記遅延線の出力信号を出力するＤＬＬ回路に搭載されるロック検出回路であって、
    前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるか否かを判定し、前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるときに、前記ＯＶＥＲ信号を発信するＯＶＥＲ信号生成回路と、
    前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるか否かを判定し、前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるときに、前記ＵＮＤＥＲ信号を発信するＵＮＤＥＲ信号生成回路と、
    前記パルス幅変調信号が入力されていないときに、前記チャージポンプに前記第２制御信号の出力を停止させると共に、前記遅延線に対して、前記遅延回路全体の遅延量が、前記ＯＶＥＲ信号生成回路が動作可能な範囲、前記ＵＮＤＥＲ信号生成回路が動作可能な範囲、及び、前記ＵＮＤＥＲ閾値より大きく前記ＯＶＥＲ閾値より小さい範囲のいずれかに含まれるように前記遅延量を制御する第３制御信号を出力する初期状態対応回路と、
    を備えたロック検出回路。
  3. デジタルデータがパルス幅変調されたパルス幅変調信号から、周期が前記パルス幅変調信号の周期の２倍であり、位相が前記パルス幅変調信号の位相に等しい基準クロック信号を生成する基準クロック信号生成回路と、
    入力された信号を所定の遅延量だけ遅らせて出力する遅延線が複数段直列に接続され、最前段の遅延線に前記基準クロック信号が入力される遅延回路と、
    前記基準クロック信号及び最後段の前記遅延線の出力信号が入力され、第１制御信号を出力する位相比較回路と、
    前記第１制御信号に基づいて、前記遅延線に対して前記遅延量を制御する第２制御信号を出力するチャージポンプと、
    前記パルス幅変調信号及び前記遅延線の出力信号が入力されるロック検出回路と、
    を備え、
    前記ロック検出回路は、
    前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるか否かを判定し、前記遅延回路全体の遅延量がＯＶＥＲ閾値以上であるときに、ＯＶＥＲ信号を発信するＯＶＥＲ信号生成回路と、
    前記遅延線の出力信号に基づいて前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるか否かを判定し、前記遅延回路全体の遅延量がＵＮＤＥＲ閾値以下であるときに、ＵＮＤＥＲ信号を発信するＵＮＤＥＲ信号生成回路と、
    前記パルス幅変調信号が入力されていないときに、前記チャージポンプに前記第２制御信号の出力を停止させると共に、前記遅延線に対して、前記遅延回路全体の遅延量が、前記ＯＶＥＲ信号生成回路が動作可能な範囲、前記ＵＮＤＥＲ信号生成回路が動作可能な範囲、及び、前記ＵＮＤＥＲ閾値より大きく前記ＯＶＥＲ閾値より小さい範囲のいずれかに含まれるように前記遅延量を制御する第３制御信号を出力する初期状態対応回路と、
    を有し、
    前記位相比較回路は、前記ＯＶＥＲ信号が入力されたときは、前記遅延量が小さくなるような前記第１制御信号を出力し、前記ＵＮＤＥＲ信号が入力されたときは、前記遅延量が大きくなるような前記第１制御信号を出力し、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号が入力されないときは、前記基準クロック信号の位相と前記最後段の遅延線の出力信号の位相とが一致するような前記第１制御信号を出力し、
    少なくとも一部の前記遅延線の出力信号を出力するＤＬＬ回路。
  4. 前記初期状態対応回路は、前記パルス幅変調信号が入力されていないときに、前記遅延回路全体の遅延量が前記ＯＶＥＲ信号生成回路が動作可能な範囲に含まれるように前記遅延量を制御する第３制御信号を出力すると共に、前記位相比較回路に対して前記ＯＶＥＲ信号を出力する請求項３記載のＤＬＬ回路。
  5. 前記ロック検出回路は、一の前記遅延線の出力信号に同期して相互に異なる他の前記遅延線の出力信号をラッチする複数のラッチ回路をさらに有し、
    前記ＯＶＥＲ信号生成回路、前記ＵＮＤＥＲ信号生成回路及び前記初期状態対応回路には、前記ラッチ回路の出力信号が入力され、
    前記初期状態対応回路は、前記パルス幅変調信号が入力されていないときに、前記ラッチ回路の出力を固定する請求項３または４に記載のＤＬＬ回路。
  6. 前記初期状態対応回路は、前記パルス幅変調信号が入力されており、前記ＯＶＥＲ信号及び前記ＵＮＤＥＲ信号の双方が発信されているときに、前記ラッチ回路の出力を固定する請求項５記載のＤＬＬ回路。
  7. 前記ラッチ回路はセット端子付きのＤ型フリップフロップであり、
    前記一の前記遅延線の出力信号は前記Ｄ型フリップフロップのクロック端子に入力され、
    前記他の遅延線の出力信号は前記Ｄ型フリップフロップのＤ端子に入力され、
    前記初期状態対応回路は、前記ラッチ回路の出力を固定するときは、前記セット端子に対して信号を出力する請求項５または６に記載のＤＬＬ回路。
  8. 前記初期状態対応回路は第１の電界効果型トランジスタを有し、
    前記第１の電界効果型トランジスタのソース・ドレイン間に一定電流を流したときの前記第１の電界効果型トランジスタのゲート電位を前記第３制御信号とし、
    前記遅延線は第２の電界効果型トランジスタを有する請求項３〜７のいずれか１つに記載のＤＬＬ回路。
  9. 請求項３〜８のいずれか１つに記載のＤＬＬ回路と、
    前記少なくとも一部の遅延線の出力信号に同期して前記パルス幅変調信号の値を読み出すことにより、前記デジタルデータを再生する復調回路と、
    を備えた受信回路。
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