JP2004350116A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】レイアウト面積を縮小させるとともに消費電力を大幅に低減しながら、疑似ロックを防止し、かつ高精度に遅延時間が調整された遅延クロックを生成する。
【解決手段】ＤＬＬ回路１には、擬似ロック防止回路４および遅延検出回路７が設けられている。遅延検出回路７は、遅延回路２に設けられた遅延素子の遅延時間を検出し、その検出結果に応じて制御信号Ｃ１，Ｃ２を出力する。擬似ロック防止回路４は、遅延検出回路７から出力された制御信号Ｃ１，Ｃ２に基づいて位相比較器３の出力であるＵＰおよびＤＯＷＮパルスを制御する。擬似ロック防止回路４は、正常ロック範囲であれば、位相比較器３の出力をそのまま出力し、正常ロック範囲でない場合には、位相比較器３の出力を遮断し、ＵＰまたはＤＯＷＮパルスのいずれか一方をチャージポンプ５に出力する。
【選択図】 図１
【解決手段】ＤＬＬ回路１には、擬似ロック防止回路４および遅延検出回路７が設けられている。遅延検出回路７は、遅延回路２に設けられた遅延素子の遅延時間を検出し、その検出結果に応じて制御信号Ｃ１，Ｃ２を出力する。擬似ロック防止回路４は、遅延検出回路７から出力された制御信号Ｃ１，Ｃ２に基づいて位相比較器３の出力であるＵＰおよびＤＯＷＮパルスを制御する。擬似ロック防止回路４は、正常ロック範囲であれば、位相比較器３の出力をそのまま出力し、正常ロック範囲でない場合には、位相比較器３の出力を遮断し、ＵＰまたはＤＯＷＮパルスのいずれか一方をチャージポンプ５に出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の疑似ロック防止および高精度なクロックタイミング調整に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
デジタルカメラなどのＡ／Ｄ変換器を含む前処理用ＬＳＩでは、たとえば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの撮像素子から取り込まれた信号を相関二重サンプリング回路（ＣＤＳ）などによって色レベルのサンプリングを行うことが広く知られている。ＣＤＳは、外部から印加されるサンプリングクロックに同期して色レベルのサンプリングを行っている。
【０００３】
また、サンプリングクロックの調整は、インバータなど複数段に直列接続した遅延回路が一般的に用いられている。このディレイ回路の場合、プロセスばらつき、電源電圧および温度などに対して遅延時間が依存性を有することや、サンプリングクロックの周波数を変えるたびに遅延回路を調整する必要があり、サンプリングクロックの信頼性や利便性などに問題があった。
【０００４】
そこで、本発明者は、デジタルビメラなどにおけるサンプリングクロックの生成技術について検討した。
【０００５】
この場合、デジタルカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ回路を用いるものである。
【０００６】
ＤＬＬ回路は、ロック用遅延回路、出力用遅延回路、１／２分周器、位相比較器、チャージポンプおよびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００７】
このようなＤＬＬ回路において、外部入力される基本クロックは、１／２分周器に入力される。この１／２分周器では、基本クロックに対して周期が２倍となるクロックをロック用遅延回路に出力するとともに、インバータを介して位相比較器に出力する。
【０００８】
１／２分周器およびインバータは、正常ロック範囲を拡大する役割を持つ。すなわち、直接位相比較器に基本クロックを入力させた場合、正常ロック範囲は０．５Ｔ〜１．５Ｔ（Ｔは基本クロック周期）であるのに対し、位相比較器に入力するクロックの周期を基本クロックの２倍にし、一方の入力をインバータで反転した場合、正常ロック範囲が０〜２Ｔ（Ｔは基本クロック周期）に拡大することになり、１周期遅れ以外でのロックである擬似ロックを防止している。
【０００９】
さらに、１／２分周器をパルス幅固定分周器に置換することで、正常ロック範囲を拡大し、擬似ロックを防止できる。ここで、パルス幅固定分周器とは、パルス幅を基本クロック１周期に固定し、周期のみ分周比に応じて拡大したクロック波形を生成する機能を持つ分周器と定義する。
【００１０】
ロック用遅延回路は、チャージポンプ出力の制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）を出力する。
【００１１】
このロック用遅延回路においては、疑似ロック防止のために遅延回路の遅延時間に上限を持たせた構成となっている。遅延回路は、インバータを２段直列接続した構成を基本単位とし、その基本単位がさらに直列接続した構成を持つ。ただし、そのインバータには、電源電圧側にＰＭＯＳトランジスタ、グランド側にＮＭＯＳトランジスタがそれぞれ接続される。インバータには、これらＰＭＯＳトランジスタならびにＮＭＯＳトランジスタを介して電源電圧が供給される。
【００１２】
グランド側ＮＭＯＳトランジスタは、制御電圧をそのゲート端子に印加することでインバータの充電電流を制御する。電源電圧側ＰＭＯＳトランジスタのゲート端子は、制御電圧を入力とするカレントミラー回路で生成した電圧を印加することによりインバータの充電電流を制御する。その結果、制御電圧によって、インバータの電流を電源電圧側とグランド側とで等しい状態で変化させて遅延時間を制御する。
【００１３】
しかし、このままでは、グランド側ＮＭＯＳトランジスタの制御電圧が０Ｖになるとインバータの電流は０となり、遅延時間は無限大となる。つまり、遅延回路の最終段のクロックが到達せず、期待動作をしなくなる。あるいは、動作しても１周期遅れの正常ロックでなく、擬似ロックする恐れがある。
【００１４】
これを防止するため、電源電圧側ＰＭＯＳトランジスタおよびグランド側ＮＭＯＳトランジスタにそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを並列接続し、定電流源として働くようそれらのゲート電圧を設定する。その結果、グランド側ＮＭＯＳトランジスタの制御電圧が０Ｖでもインバータには電流が流れるため、遅延時間の上限を持たせることができる。
【００１５】
位相比較器は、基本クロックに対してロックした遅延時間より遅延クロックが遅い場合には、ＵＰパルスを、その逆の場合にはＤＯＷＮパルスをチャージポンプに与える。
【００１６】
チャージポンプは、位相比較器の出力であるＵＰまたはＤＯＷＮパルスに応じて、それぞれ充電電流または放電電流をパルス状に発生させる。このチャージポンプの充放電電流は、ループフィルタによって時間積分され、制御電圧を作り出す。
【００１７】
ＵＰおよびＤＯＷＮパルスのいずれも出なくなる状態が、遅延クロックが基本クロックの１周期分遅延した状態であり、この状態でループは安定する。
【００１８】
ここで、ロック用遅延回路は、１／２分周されたクロックで動作するために、該クロックを直接取り出すだけでは、基本クロックの周期を持つクロックをタイミング調整したことにはならない。また、位相比較の回数が基本クロックを直接入力した場合の１／２になるために、比較間隔が延びてジッタ増大の一因でもある。
【００１９】
そこで、基本クロックの周期を持つクロックをタイミング調整して得るには、ロック用遅延回路を構成する基本単位で直列接続構成された出力用遅延回路を別途設ける。該出力用遅延回路にＤＬＬループで生成した制御電圧を印加し、基本クロックと同じ周期を持つクロックを入力し、該出力用遅延回路の段数を選択して取り出すことにより、タイミング調整したクロックを得ている。
【００２０】
また、ＤＬＬ回路における擬似ロックの防止技術としては、たとえば、制御遅延回路から出力される遅延信号を用いて複数のパルス信号を生成し、これらのパルス信号を加算して加算信号を生成し、この生成した加算信号と基準信号の単位時間当たりのパルス数を比較することによって、擬似ロック状態の検出を行うものがある（たとえば、特許文献１参照）。
【００２１】
【特許文献１】
特開２０００−２２５２４号公報
【００２２】
【発明が解決しようとする課題】
ところが、上記のようなＤＬＬ回路によるサンプリングクロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【００２３】
まず、基本クロックを１／２分周してロック用遅延回路にクロックを入力させる場合、複数の出力用遅延回路が必要となってしまうので、レイアウト面積が大きくなり、半導体集積回路装置の小型化が困難となってしまうとともに、該半導体集積回路装置の消費電力が増加してしまうという問題がある。
【００２４】
また、広範囲のクロック動作周波数が要求される場合、その範囲が広いほど擬似ロックの問題が再び生じてしまうという問題がある。
【００２５】
たとえば、要求される基本クロックの周波数範囲が、５ＭＨｚ〜４０ＭＨｚの場合、周期Ｔは、２５ｎｓｅｃ〜２００ｎｓｅｃとなる。正常ロックするためには、正常ロック範囲（０〜２Ｔ）のうち、遅延時間最大値をＴ〜２Ｔの範囲に収めれば疑似ロックは発生せず２００ｎｓに正常ロックする。すなわち、５ＭＨｚでは遅延時間最大値を２００ｎｓｅｃ〜４００ｎｓｅｃの範囲に収めればよい。
【００２６】
しかし、この状態で４０ＭＨｚ動作させると、２５ｎｓｅｃの正常ロック以外に７５ｎｓｅｃ（３Ｔ）、１２５ｎｓｅｃ（５Ｔ）、１７５ｎｓｅｃ（７Ｔ）などで擬似ロックを起こしてしまう恐れがある。
【００２７】
本発明の目的は、レイアウト面積を縮小させるとともに消費電力を大幅に低減しながら、疑似ロックを防止し、かつ高精度に遅延時間が調整された遅延クロックを生成することのできる半導体集積回路装置を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００３０】
本発明の半導体集積回路装置は、直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、基本クロックと遅延回路から出力された遅延クロックとを比較し、基本クロックに対する遅延クロックの遅延時間が基本クロック１周期より大きい場合はＵＰパルス信号を、小さい場合はＤＯＷＮパルス信号を出力する位相比較器と、基本単位から出力される遅延クロックが正常ロック範囲か否かを判定し、その判定結果に基づいて位相比較器から出力されるＵＰまたはＤＯＷＮパルスの出力制御を行う遅延検出部と、該遅延検出部から出力されるＵＰおよびＤＯＷＮパルス信号に応じて充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、該制御電圧を生成する制御電圧生成部とを備えたものである。
【００３１】
また、本願におけるその他の発明の概要を簡単に示す。
【００３２】
本発明は、デジタルカメラシステムに用いられるサンプリングクロックを生成するＤＬＬ回路を有したデジタルカメラ用の半導体集積回路装置であって、該ＤＬＬ回路は、直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、基本クロックと遅延回路から出力された遅延クロックとを比較し、基本クロックに対する遅延クロックの遅延時間が基本クロック１周期より大きい場合はＵＰパルス信号を、小さい場合はＤＯＷＮパルス信号を出力する位相比較器と、基本単位から出力される遅延クロックが正常ロック範囲か否かを判定し、その判定結果に基づいて位相比較器から出力されるＵＰまたはＤＯＷＮパルスの出力制御を行う遅延検出部と、該遅延検出部から出力されるＵＰおよびＤＯＷＮパルス信号に応じて充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、該制御電圧を生成する制御電圧生成部とを備えたものである。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３４】
図１は、本発明の一実施の形態によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位各段の正常ロックにおける出力電位変化を示す説明図、図３は、図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位各段の２周期目の擬似ロックにおける出力電位変化を示す説明図、図４は、図１の遅延回路を構成する基本単位の段数と遅延時間との関係を示した説明図、図５は、図１のＤＬＬ回路に設けられた遅延検出回路の一例を示す回路構成図、図６は、図１のＤＬＬ回路に設けられた擬似ロック防止回路の動作例を示す説明図、図７は、図１のＤＬＬ回路に設けられた擬似ロック防止回路による位相比較器の動作を説明する説明図、図８は、図５の遅延検出回路におけるデューティ比３０％の際の動作説明図、図９は、図５の遅延検出回路におけるデューティ比７０％の際の動作説明図、図１０は、図１のＤＬＬ回路に設けられた擬似ロック防止回路の回路構成図、図１１は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図、図１２は、図１１におけるデジタルカメラシステムの信号タイミングチャート、図１３は、図１のＤＬＬ回路に設けられた遅延検出回路の他の例を示す回路構成図である。
【００３５】
本実施の形態において、半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、遅延回路２、位相比較器３、擬似ロック防止回路（遅延検出部）４、チャージポンプ（電流生成部）５、ループフィルタ（制御電圧生成部）６、遅延検出回路（遅延検出部）７、クロック信号出力部８およびクロック発生器９から構成される。
【００３６】
遅延回路２の入力部ならびに位相比較器３の一方の入力部には、クロック発生器９から出力される基本クロックがそれぞれ入力されるように接続されている。この遅延回路２の出力部には、位相比較器３の他方の入力部が接続されている。
【００３７】
位相比較器３は、基本クロックと遅延回路２から出力された遅延クロックとの位相差を比較し、ＵＰパルス、ＤＯＷＮパルスを生成する。位相比較器３には、擬似ロック防止回路４が接続されている。擬似ロック防止回路４は、遅延検出回路７から出力された制御信号Ｃ１および制御信号Ｃ２に基づいて位相比較器３のＵＰおよびＤＯＷＮパルスを出力制御する。
【００３８】
擬似ロック防止回路４には、チャージポンプ５が接続されており、該チャージポンプ５には、ループフィルタ６が接続されている。チャージポンプ５は、擬似ロック防止回路４から出力されるＵＰまたはＤＯＷＮパルスに応じて、充電電流または放電電流をパルス状にそれぞれ発生させる。
【００３９】
ループフィルタ６は、チャージポンプ５が発生した充放電電流を時間積分して制御電圧ＣＮＴＬを生成し、遅延回路２に出力する。
【００４０】
遅延回路２は、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。この遅延回路２は、複数の基本単位が直列接続された構成からなる。なお、本実施の形態において、遅延回路２は、たとえば、４０個の基本単位が直列接続されたものとする。以下、この基本単位を遅延素子と定義し、その構成および動作を説明する。
【００４１】
遅延素子は、２つのインバータ、４つのＰチャネルＭＯＳのトランジスタならびに４つのＮチャネルＭＯＳのトランジスタから構成されている。２つのインバータは直列接続されている。
【００４２】
初段のインバータは、並列接続された２つのＰチャネルＭＯＳトランジスタおよび並列接続された２つのＮチャネルＭＯＳトランジスタを介して電源電圧および基準電位であるグランドにそれぞれ接続されている。
【００４３】
後段のインバータも同じく、並列接続された２つのＰチャネルＭＯＳトランジスタおよび並列接続された２つのＮチャネルＭＯＳトランジスタを介して電源電圧およびグランドにそれぞれ接続されている。
【００４４】
並列接続されたＮチャネルＭＯＳトランジスタのうち、一方のＮチャネルＭＯＳトランジスタのゲートには、ループフィルタ６から出力される制御電圧ＣＮＴＬがそれぞれ入力されている。
【００４５】
また、並列接続されたＰチャネルＭＯＳトランジスタのうち、一方のＰチャネルＭＯＳトランジスタのゲートには、制御電圧ＣＮＴＬＢが入力される。制御電圧ＣＮＴＬＢは、カレントミラー回路で制御電圧ＣＮＴＬから生成し、前述した一方のＮチャネルＭＯＳトランジスタのドレインソース電流と一方のＰチャネルＭＯＳトランジスタのドレインソース電流とを常に等しくする。
【００４６】
また、他方のＰチャネルＭＯＳトランジスタのゲートには、第１のバイアス電圧が、他方のＮチャネルＭＯＳトランジスタのゲートには、第２のバイアス電圧がそれぞれ入力される。
【００４７】
第１および第２のバイアス電圧は、別途生成した定電流およびカレントミラー回路により生成し、前述した他方のＰチャネルＭＯＳトランジスタのドレインソース電流と他方のＮチャネルＭＯＳトランジスタのドレインソース電流とを常に等しく、かつ一定とする。
【００４８】
そして、遅延回路２は制御電圧ＣＮＴＬによって２つのインバータの電流を変化させて遅延時間を制御する。
【００４９】
他方のＮチャネルＭＯＳおよび他方のＰチャネルＭＯＳトランジスタは、定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でも２つのインバータに定電流成分があるため、遅延時間に上限をもたせることができる。
【００５０】
遅延回路２を構成する遅延素子格段の出力部には、遅延検出回路７に設けられた複数の入力部がそれぞれ接続されている。遅延検出回路７は、遅延素子の遅延時間を検出し、その検出結果に応じて制御信号Ｃ１および制御信号Ｃ２を出力する。
【００５１】
クロック信号出力部８は、セレクタ１０〜１４、インバータ１５，１６および否定論理積回路１７，１８から構成されている。セレクタ１０〜１４の入力部には、遅延素子各段の出力部がそれぞれ接続されており、遅延素子０段目（遅延素子初段の入力部）から最終段目までの出力信号のうち、任意に段数を選択して出力する。
【００５２】
セレクタ１０の出力部には、否定論理積回路１７の一方の入力部が接続されており、セレクタ１１の出力部には、インバータ１５の入力部が接続されている。インバータ１５の出力部には、否定論理積回路１７の他方の入力部が接続されている。
【００５３】
セレクタ１２の出力部には、否定論理積回路１８の一方の入力部が接続されており、セレクタ１３の出力部には、インバータ１６の入力部が接続されている。インバータ１６の出力部には、否定論理積回路１８の他方の入力部が接続されている。
【００５４】
そして、否定論理積回路１７，１８の出力部から出力される信号が、ＤＬＬ回路１のサンプリングクロックＳＰＳＩＧ，ＳＰＢＬＫとなる。以上述べた回路構成により、サンプリングクロックＳＰＳＩＧ、ＳＰＢＬＫのライズエッジおよびフォールエッジのタイミングがセレクタによって独立に設定できる。回路構成上、パルス幅には制約があるものの、サンプリングクロックＳＰＳＩＧおよびＳＰＢＬＫのパルス幅および位相がセレクタで制御できる。
【００５５】
また、セレクタ１４の出力部から出力される信号は、ＤＬＬ回路１のサンプリングクロック（第３のサンプリングクロック）ＡＤＣＫとなる。サンプリングクロックＡＤＣＫはセレクタによって位相が任意に設定できる。
【００５６】
次に、本実施の形態におけるＤＬＬ回路１の作用について説明する。
【００５７】
図２は、正常ロックにおける直列接続された遅延素子の各段出力電位の変化を示す説明図である。図２においては、左側に総段数が４０段の遅延素子を示し、右側に各々の遅延素子の出力部から出力されるクロック信号を示している。
【００５８】
正常ロックの場合、図示するように、初段の遅延素子に入力した基本クロックのライズエッジが最終段（４０段）の遅延素子から出力するのに基本クロック１周期分の時間を要する。
【００５９】
最終段の遅延素子からライズエッジが出力した直後、遅延素子各段の出力電位は、０段目がＨ（Ｈｉ信号）、１段目から２０段目がＬ（Ｌｏ信号）、２１段目から４０段目までがＨとなる。
【００６０】
ここで、０段目を遅延素子入力端子と定義し、自然数をｎとして、ｎ段目を遅延素子ｎ段の出力端子と定義する。
【００６１】
図３は、２周期目への擬似ロックにおける直列接続された遅延素子の各段出力電位の変化を示す説明図である。この図３においても、左側に総段数が４０段の遅延素子を示し、右側に各々の遅延素子の出力部から出力されるクロック信号を示している。
【００６２】
最終段の遅延素子からライズエッジが出力した直後、遅延素子各段の出力電位は、０段目がＨ、１段目から１０段目がＬ、１１段目から２０段目までがＨ、２１段目から３０段目までがＬ、３１段目から４０段目までがＨとなる。
【００６３】
このように、最終段の遅延素子からライズエッジが出力された直後の遅延素子各段の出力電位をまとめると図４に示すようになる。
【００６４】
図４においては、縦方向に遅延素子の段数を、横方向に遅延時間をそれぞれ示している。遅延時間は、遅延素子の入力から出力に伝達する時間とし、正常ロックの遅延時間を周期Ｔと定義し、その周期Ｔに対する相対値とする。
【００６５】
図示するように、最終段の遅延素子に到達するまでの時間ｔｄが１Ｔの場合が正常ロックであり、０．５Ｔから１．５Ｔの範囲が正常ロック範囲である。また、１．５Ｔから２．５Ｔの範囲は、２Ｔへ擬似ロックする範囲である。自然数をｎとすれば、同様に（ｎ−０．５）Ｔから（ｎ＋０．５）Ｔの範囲がｎＴへ擬似ロックする範囲である。以上、遅延素子の総段数４０段を例に説明したが、４０段に限定する必要はない。
【００６６】
そこで、より一般化して、遅延素子に入力した基本クロックが遅延素子最終段から出力されるのに要する時間と遅延素子各段の出力電位との関係を説明する。
【００６７】
遅延素子総段数をＮ、基本クロックの周期をＴ、遅延素子に入力した基本クロックが遅延素子最終段から出力されるのに要する時間ｔｄを改めてｔＮ と定義する。
【００６８】
遅延素子に入力した基本クロックが遅延素子ｋ段目から出力するのに要する時間ｔｋ は、次式で表される。
ｔｋ ＝（ｋ／Ｎ）ｔＮ （ｓｅｃ） （式１）
ただし、ｋは０≦ｋ≦Ｎを満たす整数である。
ライズエッジが遅延素子に入力した時刻に対して、遅延素子ｋ段からライズエッジが出力するのがｔｋ 秒後、遅延素子最終段から出力するのがｔＮ 秒後であることを式（１）は示す。
【００６９】
本発明の遅延検出回路７は、遅延素子最終段からライズエッジが出力する時刻を基準にして遅延素子各段の出力電位を読み取る。そこで、遅延素子最終段のライズエッジ出力時刻を基準にして各段のライズエッジ出力時刻を表すと式（２）のようになる。
さらに、ｔＮ−ｋ を基本クロックの周期Ｔで割り、周期単位で表すことにより、遅延時間を（ｓｅｃ）を単位とした絶対時間ではなく無単位の位相で表現できる。
【００７０】
そのため、基本クロックの周波数に関係なく遅延素子各段の遅延量を規定できる。そこで式（３）に遅延素子最終段に対するｋ段目の位相差をＰｋ として示し、以下の説明では、これを遅延素子ｋ段目の遅延位相と定義する。
式（３）で求まる遅延素子各段の遅延位相により、遅延素子ｋ段目の出力電位は次の条件式で求められる。
ここで、ｍは自然数である。
式（４）より、図４が作成できる。
【００７１】
すなわち、横方向の遅延素子の遅延時間はｔＮ 、縦方向の各段での出力電位は式（４）に相当する。遅延素子総段数Ｎとして一般化すると、正常ロックでの遅延素子各段の出力電位は次のようになる。
【００７２】
すなわち、正常ロックはｔＮ ＝Ｔであり、基本クロックの周波数に関係なく遅延素子０段目はＨ、１段目から０．５Ｎ段目以下がＬ、０．５Ｎ段目より上からＮ段目までがＨを出力する。
【００７３】
同様に、２周期目への擬似ロックはｔＮ ＝２Ｔであり、このとき遅延素子０段目はＨ、１段目から０．５Ｎ／２段目以下がＬ、０．５Ｎ／２段目より上からＮ／２段目以下がＨ、Ｎ／２段目より上から１．５Ｎ／２段目以下がＬ、１．５Ｎ／２段目からＮ段目までがＨを出力する。
【００７４】
一般化すると、ｎ周期目への擬似ロックはｔＮ ＝ｎＴであり、このとき遅延素子０段目はＨ、１段目から０．５Ｎ／ｎ段目以下がＬ、０．５Ｎ／ｎ段目より上からＮ／ｎ段目以下がＨ…、（ｎ−０．５）Ｎ／ｎ段目からＮ段目までがＨを出力する。
【００７５】
また、ここでは、ｎを自然数と仮定してロック点での遅延素子各段の出力電位を示したが、ｎを自然数に限らず小数も含めれば、ロック点以外での遅延素子各段の出力電位が式（４）より表現できる。
【００７６】
以上、式（３）および式（４）に基づいて、正常ロックおよび擬似ロック時の遅延素子各段の電位が規定できることを示したが、式（４）では基本クロックのデューティ比が５０％であることを前提としている。
【００７７】
基本クロックのデューティ比は５０％であることが望ましいが、プロセス変動、および顧客要求仕様により必ずしも５０％ではない。デューティ比に自由度を持たせつつ擬似ロックを防止したＤＬＬ回路１を実現する上で式（４）には基本クロックのデューティ比の影響も考慮せねばならない。
【００７８】
そこで、基本クロックのデューティ比を、基本クロックの周期Ｔに対するＨ期間ｒｄｕｔｙ（％）と定義して、遅延位相Ｐｋ と遅延素子各段の出力電位の関係をまとめると、次のように表される。
式（５）より、基本クロックのデューティ比が５０％以外の場合でも、図４に示す遅延素子の遅延時間と各段の出力電位の関係が導き出せる。そして、これらの電位の配列をもとに正常ロック範囲を判別することができる。
【００７９】
つまり、遅延素子最終段からライズエッジが出力した直後、遅延素子各段の出力電位がフリップフロップに記憶され、その配列をもとに正常ロック範囲を判別する。回路構成は後に図５をもとに説明する。
【００８０】
なお、遅延素子各段の出力電位を読み出す方法はライズエッジに限らず、フォールエッジにおいても極性を考慮すれば同様の考察で実現可能である。
【００８１】
次に、遅延検出回路７が遅延素子の遅延時間を検出する方法について説明する。
【００８２】
図４において、遅延素子の遅延時間をｔＮ とし、遅延素子総段数をＮ＝４０として、正常ロック範囲は０．５Ｔ＜ｔＮ ＜１．５Ｔである。
【００８３】
境界値のｔＮ ＝０．５Ｔおよび１．５Ｔに着目すると、まずｔＮ ＝０．５Ｔでは、０段目を除いた各段がＨであるのに対し、ｔＮ ＝０．４Ｔでは全ての段でＨとなることから、０段目がＬならば正常ロック範囲内、Ｈならば正常ロック範囲外と判定できる。
【００８４】
なお、ｔＮ ＝０．４Ｔを例としたが、式（３）、式（４）を考慮すると、ｔＮ ＝０．４Ｔに限らずｔＮ ＜０．５Ｔならば全ての段でＨとなり、上記の判別方法で正常ロック範囲外と認識できることが分かる。
【００８５】
次にｔＮ ＝１．５Ｔでは、２７段目以上がすべてＨであるのに対し、ｔＮ ＝１．６Ｔでは２８段目以上がすべてＨであることから、２７段目以上ですべてＨならば正常ロック範囲内、１つでもＬがあれば正常ロック範囲外と判定できる。
【００８６】
なお、ｔＮ ＝１．６Ｔを例としたが、式（３）、式（４）を考慮すると、ｔｎ ＝１．６Ｔに限らずｔＮ ＞１．５Ｔならば上記の判別方法で正常ロック範囲外と認識できることが分かる。
【００８７】
図５は、上記した正常ロック範囲を判別する遅延検出回路７における回路構成の一例を示す回路図である。
【００８８】
遅延検出回路７は、複数のフリップフロップ２３１ 〜２３Ｎ および論理積回路２４，２５から構成されている。
【００８９】
フリップフロップ２３１ 〜２３５ のデータ端子Ｄには、０段目、１段目、８段目、１２段目および１６段目の遅延素子の出力端子がそれぞれ接続されている。フリップフロップ２３６ 〜２３Ｎ のデータ端子Ｄには、２７段目以降から４０段目のまでの遅延素子の出力端子のすべてがそれぞれ接続されている。
【００９０】
フリップフロップ２３１ 〜２３Ｎ のクロック端子ＣＫには、最終段である４０段目の遅延素子の出力端子が接続されている。その結果、最終段である４０段目の遅延素子の出力端子からライズエッジが出力した直後に直列接続された遅延素子の各段の出力電位をフリップフロップ２３１ 〜２３Ｎ にそれぞれ記憶させることができる。
【００９１】
論理積回路２４の入力部には、フリップフロップ２３１ 〜２３５ の出力端子Ｑおよび論理積回路２５の出力部がそれぞれ接続されている。この論理積回路２４の出力部から出力される信号が制御信号Ｃ２となる。
【００９２】
フリップフロップ２３６ 〜２３Ｎ の出力端子Ｑには、論理積回路２５の入力部がそれぞれ接続されており、該論理積回路２５の出力部から出力される信号が制御信号Ｃ１となる。
【００９３】
そして、遅延検出回路７は、フリップフロップ２３１ 〜２３Ｎ に記憶された値により、正常ロック範囲を判定する。
【００９４】
まず、２７段目以上３９段目までのフリップフロップ２３６ 〜２３Ｎ の出力端子Ｑの論理積を論理積回路２５によって取り、その出力を制御信号Ｃ１と定義する。制御信号Ｃ１の電位によりｔＮ ＝１．５での正常ロック範囲上限を判定できる。
【００９５】
すなわち、２７段目以上ですべてＨならば論理積出力がＨとなるので、ｔＮ ＜１．５Ｔ、つまり正常ロック範囲内と判定し、２７段目以上で１つでもＬならば論理積出力がＬとなるのでｔＮ ＞１．５Ｔ、つまり正常ロック範囲外と判定する。
【００９６】
次に、フリップフロップ２３１ 〜２３５ の出力端子Ｑおよび論理積回路２５の出力の論理積を論理積回路２４によって取り、その出力を制御信号Ｃ２と定義する。制御信号Ｃ２の電位によりｔＮ ＝０．５Ｔでの正常ロック範囲の判定ができる。
【００９７】
すなわち、全段ですべてＨならば論理積出力がＨとなるので、ｔＮ ＜０．５Ｔ、つまり正常ロック範囲外と判定し、１つでもＬならば論理積出力がＬとなるのでｔＮ ＞０．５Ｔ、つまり正常ロック範囲内と判定する。
【００９８】
以上より、制御信号Ｃ１および制御信号Ｃ２の電位により遅延素子の遅延時間ｔＮ が正常ロック範囲内か否かを分類できる。
【００９９】
この擬似ロック防止回路４は、遅延検出回路７の制御信号Ｃ１および制御信号Ｃ２に基づいて、３つの状態に分類し、位相比較器３の出力を制御する。
【０１００】
まず、デューティ比５０％の場合をもとに、図６に遅延素子の遅延時間ｔＮ と制御信号Ｃ１および制御信号Ｃ２の関係と位相比較器３の期待出力を示す。
【０１０１】
第１の状態であるｔＮ ＜０．５Ｔの場合、制御信号Ｃ１および制御信号Ｃ２はともにＨとなる。この場合、図７の点線に示すように位相比較器３の両方の出力は本来、一方の出力端子（ＵＰ）からＵＰパルスを出力し、他方の出力端子（ＤＯＷＮ）はＬ固定のため、遅延時間がさらに小さくなる方向にチャージポンプ５を動作させて正常ロックしない。
【０１０２】
そのため、位相比較器３の出力をチャージポンプ５から遮断し、該チャージポンプ５を構成するＰチャネルＭＯＳトランジスタをＯＦＦさせて、同じくチャージポンプ５を構成するＮチャネルＭＯＳトランジスタをＯＮさせれば、制御電圧ＣＮＴＬが下降する方向に作用し、正常ロック範囲に引き込むことができる。
【０１０３】
第２の状態である０．５Ｔ＜ｔＮ ＜１．５Ｔの場合、制御信号Ｃ１および制御信号Ｃ２は、それぞれＨ、Ｌとなる。この場合、ｔＮ は正常ロック範囲にあるため、位相比較器３の両出力をチャージポンプ５に接続して本来の動作をさせれば正常ロックする。
【０１０４】
第３の状態であるｔＮ ＞１．５Ｔの場合、制御信号Ｃ１，Ｃ２はともにＬとなる。この場合本来、位相比較器３は擬似ロックするように動作するため、該位相比較器３の出力をチャージポンプ５から遮断し、該チャージポンプ５のＰチャネルＭＯＳトランジスタをＯＮさせてＮチャネルＭＯＳトランジスタをＯＦＦさせれば制御電圧ＣＮＴＬが上昇する方向に作用し正常ロック範囲に引き込むことができる。
【０１０５】
以上説明した、遅延検出回路７が正常ロック範囲を判別する方法は、基本クロックのデューティ比を５０％と仮定した場合に有効である。しかし、デューティ比が５０％でなくても、遅延検出回路７のうち、制御信号Ｃ１を生成する論理積回路２５（図５）の入力である遅延素子出力段の選定を変えることで実現することができる。
【０１０６】
図８、図９は、デューティ比が３０％および７０％の場合での遅延検出回路７の動作を示す。これらは式（５）をもとに作成した。また、他のデューティ比でも式（５）をもとに同様に作成できる。
【０１０７】
遅延検出回路７の構成のうち、制御信号Ｃ１を生成する論理積回路２５の入力である遅延素子出力段の選定は、正常ロック範囲上限で遅延素子各段の出力電位がＨとなる段のうち、最終段である４０段と連続してＨ出力となる段の最小値で判定した。
【０１０８】
すなわち、図４において、デューティ比５０％では正常ロック範囲上限１．５Ｔでの出力電位より、２７段以降であるのに対し、図８、図９において、デューティ比３０％では正常ロック範囲上限１．３Ｔでの出力電位より３１段以降、デューティ比７０％では正常ロック範囲上限１．７Ｔでの出力電位より２４段以降である。
【０１０９】
よって、論理積回路２５の入力で必要な遅延素子の段数最小値を一般化すると、遅延素子総段数をＮ、デューティ比ｒｄｕｔｙ（％）として次のように表される。
Ｎ／（１＋（ｒｄｕｔｙ／１００）） （式６）
ただし、この数値は整数とは限らないため、この数値より大きい整数を、論理積回路２５の入力で必要な遅延素子の段数と定義する。この論理積回路２５の入力で必要な遅延素子の段数は、レジスタで外部から設定することでも実現することができる。また、制御信号Ｃ２はデューティ比によらず全段数からのデータを用いればよい。
【０１１０】
図１０は、上記した３つの状態分類を実現する擬似ロック防止回路４の回路構成を示した図である。
【０１１１】
擬似ロック防止回路４は、論理積回路１９，２０、および論理和回路２１，２２から構成されている。論理積回路１９，２０の一方の入力部には、遅延検出回路７から出力される制御信号Ｃ１が入力されるようにそれぞれ接続されている。論理和回路２１，２２の他方の入力部には、遅延検出回路７から出力される制御信号Ｃ２が入力されるようにそれぞれ接続されている。
【０１１２】
論理積回路１９の他方の入力部には、位相比較器３の一方の出力信号（ＵＰ）が入力されるように接続されており、論理和回路２２の一方の入力部には、位相比較器３の他方の出力信号（ＤＯＷＮ）が入力されるように接続されている。
【０１１３】
論理和回路２１の一方の入力部には、論理積回路１９の出力部が接続されており、論理積回路２０の他方の入力部には、論理和回路２２の出力部が接続されている。
【０１１４】
そして、論理和回路２１の出力部から出力される信号がＵＰパルスとなり、論理積回路２０の出力部から出力される信号がＤＯＷＮパルスとなり、後段のチャージポンプ５に出力される。
【０１１５】
よって、制御信号Ｃ１と位相比較器３の一方の出力信号（ＵＰ）との論理積を取り、その論理積出力と制御信号Ｃ２との論理和を取った信号がＵＰパルスとなり出力される。
【０１１６】
同様に、制御信号Ｃ２と位相比較器３の他方の出力信号（ＤＯＷＮ）との論理和を取り、その論理和出力と制御信号Ｃ１との論理積を取った信号がＤＯＷＮパルスとなって出力される。
【０１１７】
ＵＰパルスは、チャージポンプ５を構成するＰチャネルＭＯＳトランジスタのゲートに入力され、ＤＯＷＮパルスは、チャージポンプ５を構成するＮチャネルＭＯＳトランジスタのゲートに入力される。この構成により、図６に示した３つの状態を実現できる。
【０１１８】
以上、デューティ比５０％をもとに説明したが、デューティ比ｒｄｕｔｙ（％）が変わると正常ロック範囲の上下限が次のように変わる。
正常ロック下限…（ｒｄｕｔｙ／１００）Ｔ
正常ロック上限…（１＋（ｒｄｕｔｙ／１００））Ｔ
たとえデューティ比が５０％でなくても、正常ロック上下限が遅延検出回路７で決まるため、擬似ロック防止回路４は、遅延検出回路７の制御信号Ｃ１および制御信号Ｃ２をもとに３つの状態に分類され、正常に動作する。
【０１１９】
図１１は、ＤＬＬ回路１を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロックである。
【０１２０】
この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【０１２１】
画像前処理部は、撮像素子２６、ＣＤＳ（信号処理部）２７、ＰＧＡ（差電圧増幅部）２８、Ａ／Ｄ変換器２９、ロジック回路３０、タイミング発生器３１、ＤＳＰ３２ならびにＤＬＬ回路１などから構成される。
【０１２２】
これらＣＤＳ２７、ＰＧＡ２８、Ａ／Ｄ変換器２９、ロジック回路３０およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置などによって構成するようにしてもよい。
【０１２３】
撮像素子２６は、たとえばＣＣＤやＣＭＯＳセンサなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子２６は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【０１２４】
撮像素子２６には、ＣＤＳ２７が接続されている。ＣＤＳ２７は、相関二重サンプリング回路であり、撮像素子２６から出力される黒レベルと信号レベルとをＤＬＬ回路１から出力される黒レベルサンプリングクロック（第１のサンプリングクロック）ＳＰＢＬＫ、信号サンプリングクロック（第２のサンプリングクロック）ＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【０１２５】
ＣＤＳ２７が検出した差信号は、ＰＧＡ２８で増幅し、Ａ／Ｄ変換器２９でデジタル値に変換して出力される。このＡ／Ｄ変換器２９には、ＤＳＰ３２が接続されている。ＤＳＰ３２は、Ａ／Ｄ変換器２９から出力されたデジタルデータを処理する。
【０１２６】
タイミング発生器３１には、ＤＬＬ回路１が接続されている。このタイミング発生器３１は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックを生成して出力する。
【０１２７】
ＤＬＬ回路１は、入力された基本クロックから信号サンプリングクロックＳＰＳＩＧおよび黒レベルサンプリングクロックＳＰＢＬＫを生成する。
【０１２８】
また、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図１２のタイミングチャートを用いて説明する。
【０１２９】
図１２においては、上から順に、撮像素子２６から出力される出力信号ＣＤＳＩＮ、タイミング発生器３１から出力される基本クロック、ＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫおよびＤＬＬ回路１から出力される信号サンプリングクロックＳＰＳＩＧのクロックタイミングをそれぞれ示している。
【０１３０】
撮像素子２６は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ２７には、サンプリングクロックとしてＤＬＬ回路１が生成した信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫがそれぞれ入力される。
【０１３１】
そして、ＣＤＳ２７は、入力された黒レベルを、ＤＬＬ回路１によって生成された黒レベルサンプリングクロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。
【０１３２】
ここで、前述したように、撮像素子２６からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間にサンプリングした場合、正しい黒レベルが得られないことになる。
【０１３３】
その後、ＣＤＳ２７は、入力された信号レベルの電気信号をＤＬＬ回路１から出力された信号サンプリングクロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。
【０１３４】
この場合においても、撮像素子２６からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間にサンプリングした場合、正しい信号レベルが得られないことになる。
【０１３５】
ＣＤＳ２７によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ２８によって増幅され、Ａ／Ｄ変換器２９に出力されてデジタルデータに変換された後、ＤＳＰ３２によって処理される。
【０１３６】
このように、ＤＬＬ回路１では、基本クロックの分周が不要となるので、該ＤＬＬ回路１を用いてデジタルカメラシステムを構成することにより、ジッタなどを低減することができる。
【０１３７】
それにより、本実施の形態によれば、擬似ロックを防止しながら、広範囲の動作周波数に対応することができ、サンプリングクロックを高精度に生成することができる。
【０１３８】
また、擬似ロック防止回路４および遅延検出回路７をアナログ回路ではなくデジタル回路によって構成することができるので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。この効果は、プロセス微細化が進むほど大きくなる。
【０１３９】
さらに、ＤＬＬ回路１が生成した高精度なサンプリングクロックによりにデジタルカメラシステムなどの性能を大幅に向上することができる。
【０１４０】
また、本実施の形態に示した遅延検出回路７における正常ロック範囲の判別方法は、基本クロックのデューティ比が固定で予め分かっているときに有効であるが、基本クロックのデューティ比は、プロセスばらつき、電源電圧および温度の変動の影響を受けて変動する恐れがある。
【０１４１】
そのため、デューティ比が変動しても正常にＤＬＬ回路１が動作することが望まれる。そこで、基本クロックのデューティ比が変動しても外部制御が不要で、擬似ロックを防止したＤＬＬ回路の構成を以下に提案する。
【０１４２】
まず、図４、図８および図９より、デューティ比が変わっても変化しないパターンがないか着目した。それは、遅延素子の段数をｎとして、連続する段数において（ｎ，ｎ＋１）＝（Ｈ，Ｌ）となるパターンである。以下、このパターンをＨＬパターンと定義する。
【０１４３】
図８、図９に示した太線は、ＨＬパターンのＨとＬとの境界を示したものである。図に示すように、たとえデューティ比が変わっても、このＨとＬとの境界は変化しないことが分かる。
【０１４４】
逆に、（ｎ，ｎ＋１）＝（Ｌ，Ｈ）となるパターンはデューティ比が変わることによりＬとＨとの境界が変化することが分かる。このようにデューティ比に依存しないＨＬパターンを検出することで、デューティ比が変わっても外部制御が不要で、擬似ロックを防止したＤＬＬ回路１を実現することができる。
【０１４５】
たとえば、デューティ比の変動が５０％±２０％の場合、正常ロック範囲上限はデューティ比３０％のとき１．３Ｔ、７０％のとき１．７Ｔと変化する。そのとき、ＨＬパターンは遅延素子の遅延時間が１．３Ｔのとき（Ｈ，Ｌ）＝（９，１０）、１．５Ｔのとき（Ｈ，Ｌ）＝（１３，１４）、１．７Ｔのとき（Ｈ．Ｌ）＝（１６，１７）で出現する。
【０１４６】
ここで、正常ロック範囲上限の最も小さいデューティ比でのＨＬパターンを認識する段数を選択すれば、想定するデューティ比の変動内でＤＬＬ回路１は正常動作できる。
【０１４７】
つまり、この例では、デューティ比３０％でも正常動作するように９段目以降でＨＬパターンを検出し、ＵＰパルスを出力するように制御信号Ｃ１を出力すればよい。
【０１４８】
ここで、正常ロック範囲上限でＨＬパターンが生じる遅延素子段数を求める方法を一般化すると、遅延素子総段数Ｎ、デューティ比ｒｄｕｔｙ（％）として次のように表される。
Ｎ（１−（１／（１＋ｒｄｕｔｙ／１００））） （式７）
ただし、この数値は整数とは限らないため、この数値以下で最大の整数がＨＬパターンのＨに相当する遅延素子段数であり、それに１をたした整数がＨＬパターンのＬに相当する遅延素子段数である。
【０１４９】
以上の方法でデューティ比の変動によらずＤＬＬ回路１は正常動作できる。
【０１５０】
この場合の遅延検出回路（遅延検出部）７ａの回路構成を図１３に示す。
【０１５１】
遅延検出回路７ａは、複数のフリップフロップ３３１ 〜３３Ｎ 、論理積回路３４１ 〜３４Ｍ 、論理積回路３５，３６および否定論理和回路３７から構成されている。
【０１５２】
フリップフロップ３３１ 〜３３Ｎ のデータ端子Ｄには、０段目（初段の遅延素子の入力部）、１段目、８段目、９段目〜３９段目の遅延素子の出力端子がそれぞれ接続されており、該フリップフロップ３３１ 〜３３Ｎ のクロック端子ＣＫには、４０段目の遅延素子の出力端子がそれぞれ接続されている。
【０１５３】
フリップフロップ３３１ 、３３２ 、３３３ 、３３７ 、３３１１、３３１５の出力端子Ｑには、論理積回路３５の入力部が接続されている。また、フリップフロップ３３４ 〜３３Ｎ−１ の出力端子Ｑには、論理積回路３４１ 〜３４Ｍ の一方の入力部がそれぞれ接続されている。
【０１５４】
論理積回路３４１ 〜３４Ｍ の他方の入力部には、フリップフロップ３３５ 〜３３Ｎ の反転出力端子ＱＮがそれぞれ接続されている。これら論理積回路３４１ 〜３４Ｍ の出力部には、否定論理和回路３７の入力部がそれぞれ接続されている。
【０１５５】
論理積回路３５の出力部および否定論理和回路３７の出力部には、論理積回路３６の入力部がそれぞれ接続されている。そして、否定論理和回路３７の出力部から出力される信号が制御信号Ｃ１となり、論理積回路３６の出力部から出力される信号が制御信号Ｃ２となる。
【０１５６】
このように、最終段からライズエッジが出力するときの各段での出力電位をフリップフロップ３３１ 〜３３Ｎ に記憶させ、その記憶したデータをもとにＨＬパターンのある段数の組を読み取るには、遅延素子段数をｎ（ただし９≦ｎ≦３９）、対応するフリップフロップの出力端子をＱ（ｎ）、その反転出力をＱＮ（ｎ）とし、隣接するフリップフロップの出力であるＱ（ｎ）およびＱＮ（ｎ＋１）の２つの論理積をとることで実現することができる。
【０１５７】
これにより、９段目以降でＨＬパターンがあれば２つの論理積の出力がＨになる。これら２つの論理積出力の否定論理和をとり、制御信号Ｃ１とすることで、９段目以降でＨＬパターンがある場合、図６に示すように位相比較器３が常にＵＰパルスを出力するように制御できる。また、制御信号Ｃ２は、全段数の論理積を取ることで実現することができる。
【０１５８】
なお、制御信号Ｃ２においては、全段数の論理積を取る必要はなく、正常ロック範囲下限のみですべてＨとなるように段数を選択すれば、論理積を取る段数を縮約することができる。
【０１５９】
それにより、デューティ比５０％±２０％の変動に対して、正常にＤＬＬ回路１が動作することが可能となる。
【０１６０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６１】
たとえば、前記実施の形態では、遅延検出回路７（図５）が指定した遅延素子段数での電位をまずフリップフロップにラッチさせ、その次に論理を取る構成としたが、図１４に示すように、まず論理を取り、次にフリップフロップでラッチさせるようにしてもよい。
【０１６２】
図１４において、遅延検出回路（遅延検出部）７ｂは、論理積回路３８，３９およびフリップフロップ４０，４１から構成されている。
【０１６３】
論理積回路３８の入力部には、０段目（初段の遅延素子の入力部）、１段目、８段目、１２段目、１６段目の遅延素子の出力端子および論理積回路３９の出力部がそれぞれ接続されている。論理積回路３９の入力部には、２７段目〜３９段目の遅延素子の出力端子がそれぞれ接続されている。
【０１６４】
論理積回路３８の出力部には、フリップフロップ４０のデータ端子Ｄが接続されており、論理積回路３９の出力部には、フリップフロップ４１のデータ端子Ｄが接続されている。
【０１６５】
これらフリップフロップ３９，４０のクロック端子ＣＫには、４０段目の遅延素子の出力端子がそれぞれ接続されている。そして、フリップフロップ３９の出力端子Ｑから出力される信号が制御信号Ｃ２となり、フリップフロップ４０の出力端子Ｑから出力される信号が制御信号Ｃ１となる。
【０１６６】
遅延検出回路７ｂでは、フリップフロップが２つで構成できるので、半導体チップのレイアウト面積の縮小に大きな効果を期待することができる。
【０１６７】
また、前記実施の形態における遅延検出回路７ａ（図１３）においても、たとえば、図１５に示すように、まず論理を取り、次にフリップフロップでラッチさせる構成としてもよい。
【０１６８】
この場合、遅延検出回路（遅延検出部）７ｃは、論理積回路４２，４３１ 〜４３Ｎ 、インバータ４４１ 〜４４Ｎ 、論理積回路４５、否定論理和回路４６およびフリップフロップ４７，４８から構成されている。
【０１６９】
論理積回路４２の入力部には、０段目（初段の遅延素子の入力部）、１段目、８段目、１２段目、１６段目および２０段目の遅延素子の出力端子がそれぞれ接続されている。論理積回路４３１ 〜４３Ｎ の一方の入力部には、９段目〜３８段目の遅延素子の出力端子がそれぞれ接続されている。
【０１７０】
インバータ４４１ 〜４４Ｎ の入力部には、９段目〜３８段目の遅延素子の出力端子がそれぞれ接続されており、該インバータ４４１ 〜４４Ｎ の出力部には、論理積回路４３１ 〜４３Ｎ の他方の入力部がそれぞれ接続されている。
【０１７１】
論理積回路４３１ 〜４３Ｎ の出力部には、否定論理和回路４６の入力部がそれぞれ接続されており、該否定論理和回路４６の出力部には、論理積回路４５の他方の入力部およびフリップフロップ４８のデータ端子Ｄがそれぞれ接続されている。
【０１７２】
論理積回路４２の出力部には、論理積回路４５の一方の入力部が接続されており、該論理積回路４５の出力部には、フリップフロップ４７のデータ端子Ｄが接続されている。
【０１７３】
４０段目の遅延素子の出力端子には、フリップフロップ４７，４８のクロック端子ＣＫがそれぞれ接続されている。そして、フリップフロップ４７の出力端子Ｑから出力される信号が制御信号Ｃ２となり、フリップフロップ４８の出力端子Ｑから出力される信号が制御信号Ｃ１となる。
【０１７４】
この場合においても、フリップフロップが２つで構成できるので、半導体チップのレイアウト面積の縮小に大きな効果を期待することができる。ただし、指定された遅延素子の各出力端子からフリップフロップ４７，４８のデータ端子Ｄまでの遅延時間を、誤動作防止のため等しくさせる必要がある。
【０１７５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１７６】
（１）疑似ロックを防止するとともに、入力される基本クロックのデューティ比に依存することなく、広範囲の動作周波数で高精度にサンプリングクロックを調整することができる。
【０１７７】
（２）また、複数のサンプリングクロックを生成する際でも遅延回路が１つでよいので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。
【０１７８】
（３）さらに、上記（１）、（２）により、高精度なサンプリングクロックを生成することができるので、デジタルカメラシステムなどの性能を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＤＬＬ回路のブロック図である。
【図２】図１のＤＬＬ回路に設けられた遅延回路を構成する遅延素子各段の正常ロックにおける出力電位変化を示す説明図である。
【図３】図１のＤＬＬ回路に設けられた遅延回路を構成する遅延素子各段の２周期目の擬似ロックにおける出力電位変化を示す説明図である。
【図４】図１の遅延回路を構成する遅延素子の段数と遅延時間との関係を示した説明図である。
【図５】図１のＤＬＬ回路に設けられた遅延検出回路の一例を示す回路構成図である。
【図６】図１のＤＬＬ回路に設けられた擬似ロック防止回路の動作例を示す説明図である。
【図７】図１のＤＬＬ回路に設けられた擬似ロック防止回路による位相比較器の動作を説明する説明図である。
【図８】図５の遅延検出回路におけるデューティ比３０％の際の動作説明図である。
【図９】図５の遅延検出回路におけるデューティ比７０％の際の動作説明図である。
【図１０】図１のＤＬＬ回路に設けられた擬似ロック防止回路の回路構成図である。
【図１１】図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図である。
【図１２】図１１におけるデジタルカメラシステムの信号タイミングチャートである。
【図１３】図１のＤＬＬ回路に設けられた遅延検出回路の他の例を示す回路構成図である。
【図１４】本発明の他の実施の形態によるＤＬＬ回路に設けられた遅延検出回路の一例を示す回路構成図である。
【図１５】本発明の他の実施の形態によるＤＬＬ回路に設けられた遅延検出回路の他の例を示す回路構成図である。
【符号の説明】
１ ＤＬＬ回路
２ 遅延回路
３ 位相比較器
４ 擬似ロック防止回路（遅延検出部）
５ チャージポンプ（電流生成部）
６ ループフィルタ（制御電圧生成部）
７ 遅延検出回路（遅延検出部）
７ａ〜７ｃ 遅延検出回路（遅延検出部）
８ クロック信号出力部
９ クロック発生器
１０〜１４ セレクタ
１５，１６ インバータ
１７，１８ 否定論理積回路
１９，２０ 論理積回路
２１，２２ 論理和回路
２３１ 〜２３Ｎ フリップフロップ
２４，２５ 論理積回路
２６ 撮像素子
２７ ＣＤＳ（信号処理部）
２８ ＰＧＡ（差電圧増幅部）
２９ Ａ／Ｄ変換器
３０ ロジック回路
３１ タイミング発生器
３２ ＤＳＰ
３３１ 〜３３Ｎ フリップフロップ
３４１ 〜３４Ｍ 論理積回路
３５，３６ 論理積回路
３７ 否定論理和回路
３８，３９ 論理積回路
４０，４１ フリップフロップ
４２，４３１ 〜４３Ｎ 論理積回路
４４１ 〜４４Ｎ インバータ
４５ 論理積回路
４６ 否定論理和回路
４７，４８ フリップフロップ
Ｃ１ 制御信号（第１の制御信号）
Ｃ２ 制御信号（第２の制御信号）
ＳＰＢＬＫ サンプリングクロック（第１のサンプリングクロック）
ＳＰＳＩＧ サンプリングクロック（第２のサンプリングクロック）
ＡＤＣＫ サンプリングクロック（第３のサンプリングクロック）
【発明の属する技術分野】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の疑似ロック防止および高精度なクロックタイミング調整に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
デジタルカメラなどのＡ／Ｄ変換器を含む前処理用ＬＳＩでは、たとえば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの撮像素子から取り込まれた信号を相関二重サンプリング回路（ＣＤＳ）などによって色レベルのサンプリングを行うことが広く知られている。ＣＤＳは、外部から印加されるサンプリングクロックに同期して色レベルのサンプリングを行っている。
【０００３】
また、サンプリングクロックの調整は、インバータなど複数段に直列接続した遅延回路が一般的に用いられている。このディレイ回路の場合、プロセスばらつき、電源電圧および温度などに対して遅延時間が依存性を有することや、サンプリングクロックの周波数を変えるたびに遅延回路を調整する必要があり、サンプリングクロックの信頼性や利便性などに問題があった。
【０００４】
そこで、本発明者は、デジタルビメラなどにおけるサンプリングクロックの生成技術について検討した。
【０００５】
この場合、デジタルカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ回路を用いるものである。
【０００６】
ＤＬＬ回路は、ロック用遅延回路、出力用遅延回路、１／２分周器、位相比較器、チャージポンプおよびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００７】
このようなＤＬＬ回路において、外部入力される基本クロックは、１／２分周器に入力される。この１／２分周器では、基本クロックに対して周期が２倍となるクロックをロック用遅延回路に出力するとともに、インバータを介して位相比較器に出力する。
【０００８】
１／２分周器およびインバータは、正常ロック範囲を拡大する役割を持つ。すなわち、直接位相比較器に基本クロックを入力させた場合、正常ロック範囲は０．５Ｔ〜１．５Ｔ（Ｔは基本クロック周期）であるのに対し、位相比較器に入力するクロックの周期を基本クロックの２倍にし、一方の入力をインバータで反転した場合、正常ロック範囲が０〜２Ｔ（Ｔは基本クロック周期）に拡大することになり、１周期遅れ以外でのロックである擬似ロックを防止している。
【０００９】
さらに、１／２分周器をパルス幅固定分周器に置換することで、正常ロック範囲を拡大し、擬似ロックを防止できる。ここで、パルス幅固定分周器とは、パルス幅を基本クロック１周期に固定し、周期のみ分周比に応じて拡大したクロック波形を生成する機能を持つ分周器と定義する。
【００１０】
ロック用遅延回路は、チャージポンプ出力の制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）を出力する。
【００１１】
このロック用遅延回路においては、疑似ロック防止のために遅延回路の遅延時間に上限を持たせた構成となっている。遅延回路は、インバータを２段直列接続した構成を基本単位とし、その基本単位がさらに直列接続した構成を持つ。ただし、そのインバータには、電源電圧側にＰＭＯＳトランジスタ、グランド側にＮＭＯＳトランジスタがそれぞれ接続される。インバータには、これらＰＭＯＳトランジスタならびにＮＭＯＳトランジスタを介して電源電圧が供給される。
【００１２】
グランド側ＮＭＯＳトランジスタは、制御電圧をそのゲート端子に印加することでインバータの充電電流を制御する。電源電圧側ＰＭＯＳトランジスタのゲート端子は、制御電圧を入力とするカレントミラー回路で生成した電圧を印加することによりインバータの充電電流を制御する。その結果、制御電圧によって、インバータの電流を電源電圧側とグランド側とで等しい状態で変化させて遅延時間を制御する。
【００１３】
しかし、このままでは、グランド側ＮＭＯＳトランジスタの制御電圧が０Ｖになるとインバータの電流は０となり、遅延時間は無限大となる。つまり、遅延回路の最終段のクロックが到達せず、期待動作をしなくなる。あるいは、動作しても１周期遅れの正常ロックでなく、擬似ロックする恐れがある。
【００１４】
これを防止するため、電源電圧側ＰＭＯＳトランジスタおよびグランド側ＮＭＯＳトランジスタにそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを並列接続し、定電流源として働くようそれらのゲート電圧を設定する。その結果、グランド側ＮＭＯＳトランジスタの制御電圧が０Ｖでもインバータには電流が流れるため、遅延時間の上限を持たせることができる。
【００１５】
位相比較器は、基本クロックに対してロックした遅延時間より遅延クロックが遅い場合には、ＵＰパルスを、その逆の場合にはＤＯＷＮパルスをチャージポンプに与える。
【００１６】
チャージポンプは、位相比較器の出力であるＵＰまたはＤＯＷＮパルスに応じて、それぞれ充電電流または放電電流をパルス状に発生させる。このチャージポンプの充放電電流は、ループフィルタによって時間積分され、制御電圧を作り出す。
【００１７】
ＵＰおよびＤＯＷＮパルスのいずれも出なくなる状態が、遅延クロックが基本クロックの１周期分遅延した状態であり、この状態でループは安定する。
【００１８】
ここで、ロック用遅延回路は、１／２分周されたクロックで動作するために、該クロックを直接取り出すだけでは、基本クロックの周期を持つクロックをタイミング調整したことにはならない。また、位相比較の回数が基本クロックを直接入力した場合の１／２になるために、比較間隔が延びてジッタ増大の一因でもある。
【００１９】
そこで、基本クロックの周期を持つクロックをタイミング調整して得るには、ロック用遅延回路を構成する基本単位で直列接続構成された出力用遅延回路を別途設ける。該出力用遅延回路にＤＬＬループで生成した制御電圧を印加し、基本クロックと同じ周期を持つクロックを入力し、該出力用遅延回路の段数を選択して取り出すことにより、タイミング調整したクロックを得ている。
【００２０】
また、ＤＬＬ回路における擬似ロックの防止技術としては、たとえば、制御遅延回路から出力される遅延信号を用いて複数のパルス信号を生成し、これらのパルス信号を加算して加算信号を生成し、この生成した加算信号と基準信号の単位時間当たりのパルス数を比較することによって、擬似ロック状態の検出を行うものがある（たとえば、特許文献１参照）。
【００２１】
【特許文献１】
特開２０００−２２５２４号公報
【００２２】
【発明が解決しようとする課題】
ところが、上記のようなＤＬＬ回路によるサンプリングクロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【００２３】
まず、基本クロックを１／２分周してロック用遅延回路にクロックを入力させる場合、複数の出力用遅延回路が必要となってしまうので、レイアウト面積が大きくなり、半導体集積回路装置の小型化が困難となってしまうとともに、該半導体集積回路装置の消費電力が増加してしまうという問題がある。
【００２４】
また、広範囲のクロック動作周波数が要求される場合、その範囲が広いほど擬似ロックの問題が再び生じてしまうという問題がある。
【００２５】
たとえば、要求される基本クロックの周波数範囲が、５ＭＨｚ〜４０ＭＨｚの場合、周期Ｔは、２５ｎｓｅｃ〜２００ｎｓｅｃとなる。正常ロックするためには、正常ロック範囲（０〜２Ｔ）のうち、遅延時間最大値をＴ〜２Ｔの範囲に収めれば疑似ロックは発生せず２００ｎｓに正常ロックする。すなわち、５ＭＨｚでは遅延時間最大値を２００ｎｓｅｃ〜４００ｎｓｅｃの範囲に収めればよい。
【００２６】
しかし、この状態で４０ＭＨｚ動作させると、２５ｎｓｅｃの正常ロック以外に７５ｎｓｅｃ（３Ｔ）、１２５ｎｓｅｃ（５Ｔ）、１７５ｎｓｅｃ（７Ｔ）などで擬似ロックを起こしてしまう恐れがある。
【００２７】
本発明の目的は、レイアウト面積を縮小させるとともに消費電力を大幅に低減しながら、疑似ロックを防止し、かつ高精度に遅延時間が調整された遅延クロックを生成することのできる半導体集積回路装置を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００３０】
本発明の半導体集積回路装置は、直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、基本クロックと遅延回路から出力された遅延クロックとを比較し、基本クロックに対する遅延クロックの遅延時間が基本クロック１周期より大きい場合はＵＰパルス信号を、小さい場合はＤＯＷＮパルス信号を出力する位相比較器と、基本単位から出力される遅延クロックが正常ロック範囲か否かを判定し、その判定結果に基づいて位相比較器から出力されるＵＰまたはＤＯＷＮパルスの出力制御を行う遅延検出部と、該遅延検出部から出力されるＵＰおよびＤＯＷＮパルス信号に応じて充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、該制御電圧を生成する制御電圧生成部とを備えたものである。
【００３１】
また、本願におけるその他の発明の概要を簡単に示す。
【００３２】
本発明は、デジタルカメラシステムに用いられるサンプリングクロックを生成するＤＬＬ回路を有したデジタルカメラ用の半導体集積回路装置であって、該ＤＬＬ回路は、直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、基本クロックと遅延回路から出力された遅延クロックとを比較し、基本クロックに対する遅延クロックの遅延時間が基本クロック１周期より大きい場合はＵＰパルス信号を、小さい場合はＤＯＷＮパルス信号を出力する位相比較器と、基本単位から出力される遅延クロックが正常ロック範囲か否かを判定し、その判定結果に基づいて位相比較器から出力されるＵＰまたはＤＯＷＮパルスの出力制御を行う遅延検出部と、該遅延検出部から出力されるＵＰおよびＤＯＷＮパルス信号に応じて充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、該制御電圧を生成する制御電圧生成部とを備えたものである。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３４】
図１は、本発明の一実施の形態によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位各段の正常ロックにおける出力電位変化を示す説明図、図３は、図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位各段の２周期目の擬似ロックにおける出力電位変化を示す説明図、図４は、図１の遅延回路を構成する基本単位の段数と遅延時間との関係を示した説明図、図５は、図１のＤＬＬ回路に設けられた遅延検出回路の一例を示す回路構成図、図６は、図１のＤＬＬ回路に設けられた擬似ロック防止回路の動作例を示す説明図、図７は、図１のＤＬＬ回路に設けられた擬似ロック防止回路による位相比較器の動作を説明する説明図、図８は、図５の遅延検出回路におけるデューティ比３０％の際の動作説明図、図９は、図５の遅延検出回路におけるデューティ比７０％の際の動作説明図、図１０は、図１のＤＬＬ回路に設けられた擬似ロック防止回路の回路構成図、図１１は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図、図１２は、図１１におけるデジタルカメラシステムの信号タイミングチャート、図１３は、図１のＤＬＬ回路に設けられた遅延検出回路の他の例を示す回路構成図である。
【００３５】
本実施の形態において、半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、遅延回路２、位相比較器３、擬似ロック防止回路（遅延検出部）４、チャージポンプ（電流生成部）５、ループフィルタ（制御電圧生成部）６、遅延検出回路（遅延検出部）７、クロック信号出力部８およびクロック発生器９から構成される。
【００３６】
遅延回路２の入力部ならびに位相比較器３の一方の入力部には、クロック発生器９から出力される基本クロックがそれぞれ入力されるように接続されている。この遅延回路２の出力部には、位相比較器３の他方の入力部が接続されている。
【００３７】
位相比較器３は、基本クロックと遅延回路２から出力された遅延クロックとの位相差を比較し、ＵＰパルス、ＤＯＷＮパルスを生成する。位相比較器３には、擬似ロック防止回路４が接続されている。擬似ロック防止回路４は、遅延検出回路７から出力された制御信号Ｃ１および制御信号Ｃ２に基づいて位相比較器３のＵＰおよびＤＯＷＮパルスを出力制御する。
【００３８】
擬似ロック防止回路４には、チャージポンプ５が接続されており、該チャージポンプ５には、ループフィルタ６が接続されている。チャージポンプ５は、擬似ロック防止回路４から出力されるＵＰまたはＤＯＷＮパルスに応じて、充電電流または放電電流をパルス状にそれぞれ発生させる。
【００３９】
ループフィルタ６は、チャージポンプ５が発生した充放電電流を時間積分して制御電圧ＣＮＴＬを生成し、遅延回路２に出力する。
【００４０】
遅延回路２は、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。この遅延回路２は、複数の基本単位が直列接続された構成からなる。なお、本実施の形態において、遅延回路２は、たとえば、４０個の基本単位が直列接続されたものとする。以下、この基本単位を遅延素子と定義し、その構成および動作を説明する。
【００４１】
遅延素子は、２つのインバータ、４つのＰチャネルＭＯＳのトランジスタならびに４つのＮチャネルＭＯＳのトランジスタから構成されている。２つのインバータは直列接続されている。
【００４２】
初段のインバータは、並列接続された２つのＰチャネルＭＯＳトランジスタおよび並列接続された２つのＮチャネルＭＯＳトランジスタを介して電源電圧および基準電位であるグランドにそれぞれ接続されている。
【００４３】
後段のインバータも同じく、並列接続された２つのＰチャネルＭＯＳトランジスタおよび並列接続された２つのＮチャネルＭＯＳトランジスタを介して電源電圧およびグランドにそれぞれ接続されている。
【００４４】
並列接続されたＮチャネルＭＯＳトランジスタのうち、一方のＮチャネルＭＯＳトランジスタのゲートには、ループフィルタ６から出力される制御電圧ＣＮＴＬがそれぞれ入力されている。
【００４５】
また、並列接続されたＰチャネルＭＯＳトランジスタのうち、一方のＰチャネルＭＯＳトランジスタのゲートには、制御電圧ＣＮＴＬＢが入力される。制御電圧ＣＮＴＬＢは、カレントミラー回路で制御電圧ＣＮＴＬから生成し、前述した一方のＮチャネルＭＯＳトランジスタのドレインソース電流と一方のＰチャネルＭＯＳトランジスタのドレインソース電流とを常に等しくする。
【００４６】
また、他方のＰチャネルＭＯＳトランジスタのゲートには、第１のバイアス電圧が、他方のＮチャネルＭＯＳトランジスタのゲートには、第２のバイアス電圧がそれぞれ入力される。
【００４７】
第１および第２のバイアス電圧は、別途生成した定電流およびカレントミラー回路により生成し、前述した他方のＰチャネルＭＯＳトランジスタのドレインソース電流と他方のＮチャネルＭＯＳトランジスタのドレインソース電流とを常に等しく、かつ一定とする。
【００４８】
そして、遅延回路２は制御電圧ＣＮＴＬによって２つのインバータの電流を変化させて遅延時間を制御する。
【００４９】
他方のＮチャネルＭＯＳおよび他方のＰチャネルＭＯＳトランジスタは、定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でも２つのインバータに定電流成分があるため、遅延時間に上限をもたせることができる。
【００５０】
遅延回路２を構成する遅延素子格段の出力部には、遅延検出回路７に設けられた複数の入力部がそれぞれ接続されている。遅延検出回路７は、遅延素子の遅延時間を検出し、その検出結果に応じて制御信号Ｃ１および制御信号Ｃ２を出力する。
【００５１】
クロック信号出力部８は、セレクタ１０〜１４、インバータ１５，１６および否定論理積回路１７，１８から構成されている。セレクタ１０〜１４の入力部には、遅延素子各段の出力部がそれぞれ接続されており、遅延素子０段目（遅延素子初段の入力部）から最終段目までの出力信号のうち、任意に段数を選択して出力する。
【００５２】
セレクタ１０の出力部には、否定論理積回路１７の一方の入力部が接続されており、セレクタ１１の出力部には、インバータ１５の入力部が接続されている。インバータ１５の出力部には、否定論理積回路１７の他方の入力部が接続されている。
【００５３】
セレクタ１２の出力部には、否定論理積回路１８の一方の入力部が接続されており、セレクタ１３の出力部には、インバータ１６の入力部が接続されている。インバータ１６の出力部には、否定論理積回路１８の他方の入力部が接続されている。
【００５４】
そして、否定論理積回路１７，１８の出力部から出力される信号が、ＤＬＬ回路１のサンプリングクロックＳＰＳＩＧ，ＳＰＢＬＫとなる。以上述べた回路構成により、サンプリングクロックＳＰＳＩＧ、ＳＰＢＬＫのライズエッジおよびフォールエッジのタイミングがセレクタによって独立に設定できる。回路構成上、パルス幅には制約があるものの、サンプリングクロックＳＰＳＩＧおよびＳＰＢＬＫのパルス幅および位相がセレクタで制御できる。
【００５５】
また、セレクタ１４の出力部から出力される信号は、ＤＬＬ回路１のサンプリングクロック（第３のサンプリングクロック）ＡＤＣＫとなる。サンプリングクロックＡＤＣＫはセレクタによって位相が任意に設定できる。
【００５６】
次に、本実施の形態におけるＤＬＬ回路１の作用について説明する。
【００５７】
図２は、正常ロックにおける直列接続された遅延素子の各段出力電位の変化を示す説明図である。図２においては、左側に総段数が４０段の遅延素子を示し、右側に各々の遅延素子の出力部から出力されるクロック信号を示している。
【００５８】
正常ロックの場合、図示するように、初段の遅延素子に入力した基本クロックのライズエッジが最終段（４０段）の遅延素子から出力するのに基本クロック１周期分の時間を要する。
【００５９】
最終段の遅延素子からライズエッジが出力した直後、遅延素子各段の出力電位は、０段目がＨ（Ｈｉ信号）、１段目から２０段目がＬ（Ｌｏ信号）、２１段目から４０段目までがＨとなる。
【００６０】
ここで、０段目を遅延素子入力端子と定義し、自然数をｎとして、ｎ段目を遅延素子ｎ段の出力端子と定義する。
【００６１】
図３は、２周期目への擬似ロックにおける直列接続された遅延素子の各段出力電位の変化を示す説明図である。この図３においても、左側に総段数が４０段の遅延素子を示し、右側に各々の遅延素子の出力部から出力されるクロック信号を示している。
【００６２】
最終段の遅延素子からライズエッジが出力した直後、遅延素子各段の出力電位は、０段目がＨ、１段目から１０段目がＬ、１１段目から２０段目までがＨ、２１段目から３０段目までがＬ、３１段目から４０段目までがＨとなる。
【００６３】
このように、最終段の遅延素子からライズエッジが出力された直後の遅延素子各段の出力電位をまとめると図４に示すようになる。
【００６４】
図４においては、縦方向に遅延素子の段数を、横方向に遅延時間をそれぞれ示している。遅延時間は、遅延素子の入力から出力に伝達する時間とし、正常ロックの遅延時間を周期Ｔと定義し、その周期Ｔに対する相対値とする。
【００６５】
図示するように、最終段の遅延素子に到達するまでの時間ｔｄが１Ｔの場合が正常ロックであり、０．５Ｔから１．５Ｔの範囲が正常ロック範囲である。また、１．５Ｔから２．５Ｔの範囲は、２Ｔへ擬似ロックする範囲である。自然数をｎとすれば、同様に（ｎ−０．５）Ｔから（ｎ＋０．５）Ｔの範囲がｎＴへ擬似ロックする範囲である。以上、遅延素子の総段数４０段を例に説明したが、４０段に限定する必要はない。
【００６６】
そこで、より一般化して、遅延素子に入力した基本クロックが遅延素子最終段から出力されるのに要する時間と遅延素子各段の出力電位との関係を説明する。
【００６７】
遅延素子総段数をＮ、基本クロックの周期をＴ、遅延素子に入力した基本クロックが遅延素子最終段から出力されるのに要する時間ｔｄを改めてｔＮ と定義する。
【００６８】
遅延素子に入力した基本クロックが遅延素子ｋ段目から出力するのに要する時間ｔｋ は、次式で表される。
ｔｋ ＝（ｋ／Ｎ）ｔＮ （ｓｅｃ） （式１）
ただし、ｋは０≦ｋ≦Ｎを満たす整数である。
ライズエッジが遅延素子に入力した時刻に対して、遅延素子ｋ段からライズエッジが出力するのがｔｋ 秒後、遅延素子最終段から出力するのがｔＮ 秒後であることを式（１）は示す。
【００６９】
本発明の遅延検出回路７は、遅延素子最終段からライズエッジが出力する時刻を基準にして遅延素子各段の出力電位を読み取る。そこで、遅延素子最終段のライズエッジ出力時刻を基準にして各段のライズエッジ出力時刻を表すと式（２）のようになる。
【００７０】
そのため、基本クロックの周波数に関係なく遅延素子各段の遅延量を規定できる。そこで式（３）に遅延素子最終段に対するｋ段目の位相差をＰｋ として示し、以下の説明では、これを遅延素子ｋ段目の遅延位相と定義する。
式（４）より、図４が作成できる。
【００７１】
すなわち、横方向の遅延素子の遅延時間はｔＮ 、縦方向の各段での出力電位は式（４）に相当する。遅延素子総段数Ｎとして一般化すると、正常ロックでの遅延素子各段の出力電位は次のようになる。
【００７２】
すなわち、正常ロックはｔＮ ＝Ｔであり、基本クロックの周波数に関係なく遅延素子０段目はＨ、１段目から０．５Ｎ段目以下がＬ、０．５Ｎ段目より上からＮ段目までがＨを出力する。
【００７３】
同様に、２周期目への擬似ロックはｔＮ ＝２Ｔであり、このとき遅延素子０段目はＨ、１段目から０．５Ｎ／２段目以下がＬ、０．５Ｎ／２段目より上からＮ／２段目以下がＨ、Ｎ／２段目より上から１．５Ｎ／２段目以下がＬ、１．５Ｎ／２段目からＮ段目までがＨを出力する。
【００７４】
一般化すると、ｎ周期目への擬似ロックはｔＮ ＝ｎＴであり、このとき遅延素子０段目はＨ、１段目から０．５Ｎ／ｎ段目以下がＬ、０．５Ｎ／ｎ段目より上からＮ／ｎ段目以下がＨ…、（ｎ−０．５）Ｎ／ｎ段目からＮ段目までがＨを出力する。
【００７５】
また、ここでは、ｎを自然数と仮定してロック点での遅延素子各段の出力電位を示したが、ｎを自然数に限らず小数も含めれば、ロック点以外での遅延素子各段の出力電位が式（４）より表現できる。
【００７６】
以上、式（３）および式（４）に基づいて、正常ロックおよび擬似ロック時の遅延素子各段の電位が規定できることを示したが、式（４）では基本クロックのデューティ比が５０％であることを前提としている。
【００７７】
基本クロックのデューティ比は５０％であることが望ましいが、プロセス変動、および顧客要求仕様により必ずしも５０％ではない。デューティ比に自由度を持たせつつ擬似ロックを防止したＤＬＬ回路１を実現する上で式（４）には基本クロックのデューティ比の影響も考慮せねばならない。
【００７８】
そこで、基本クロックのデューティ比を、基本クロックの周期Ｔに対するＨ期間ｒｄｕｔｙ（％）と定義して、遅延位相Ｐｋ と遅延素子各段の出力電位の関係をまとめると、次のように表される。
【００７９】
つまり、遅延素子最終段からライズエッジが出力した直後、遅延素子各段の出力電位がフリップフロップに記憶され、その配列をもとに正常ロック範囲を判別する。回路構成は後に図５をもとに説明する。
【００８０】
なお、遅延素子各段の出力電位を読み出す方法はライズエッジに限らず、フォールエッジにおいても極性を考慮すれば同様の考察で実現可能である。
【００８１】
次に、遅延検出回路７が遅延素子の遅延時間を検出する方法について説明する。
【００８２】
図４において、遅延素子の遅延時間をｔＮ とし、遅延素子総段数をＮ＝４０として、正常ロック範囲は０．５Ｔ＜ｔＮ ＜１．５Ｔである。
【００８３】
境界値のｔＮ ＝０．５Ｔおよび１．５Ｔに着目すると、まずｔＮ ＝０．５Ｔでは、０段目を除いた各段がＨであるのに対し、ｔＮ ＝０．４Ｔでは全ての段でＨとなることから、０段目がＬならば正常ロック範囲内、Ｈならば正常ロック範囲外と判定できる。
【００８４】
なお、ｔＮ ＝０．４Ｔを例としたが、式（３）、式（４）を考慮すると、ｔＮ ＝０．４Ｔに限らずｔＮ ＜０．５Ｔならば全ての段でＨとなり、上記の判別方法で正常ロック範囲外と認識できることが分かる。
【００８５】
次にｔＮ ＝１．５Ｔでは、２７段目以上がすべてＨであるのに対し、ｔＮ ＝１．６Ｔでは２８段目以上がすべてＨであることから、２７段目以上ですべてＨならば正常ロック範囲内、１つでもＬがあれば正常ロック範囲外と判定できる。
【００８６】
なお、ｔＮ ＝１．６Ｔを例としたが、式（３）、式（４）を考慮すると、ｔｎ ＝１．６Ｔに限らずｔＮ ＞１．５Ｔならば上記の判別方法で正常ロック範囲外と認識できることが分かる。
【００８７】
図５は、上記した正常ロック範囲を判別する遅延検出回路７における回路構成の一例を示す回路図である。
【００８８】
遅延検出回路７は、複数のフリップフロップ２３１ 〜２３Ｎ および論理積回路２４，２５から構成されている。
【００８９】
フリップフロップ２３１ 〜２３５ のデータ端子Ｄには、０段目、１段目、８段目、１２段目および１６段目の遅延素子の出力端子がそれぞれ接続されている。フリップフロップ２３６ 〜２３Ｎ のデータ端子Ｄには、２７段目以降から４０段目のまでの遅延素子の出力端子のすべてがそれぞれ接続されている。
【００９０】
フリップフロップ２３１ 〜２３Ｎ のクロック端子ＣＫには、最終段である４０段目の遅延素子の出力端子が接続されている。その結果、最終段である４０段目の遅延素子の出力端子からライズエッジが出力した直後に直列接続された遅延素子の各段の出力電位をフリップフロップ２３１ 〜２３Ｎ にそれぞれ記憶させることができる。
【００９１】
論理積回路２４の入力部には、フリップフロップ２３１ 〜２３５ の出力端子Ｑおよび論理積回路２５の出力部がそれぞれ接続されている。この論理積回路２４の出力部から出力される信号が制御信号Ｃ２となる。
【００９２】
フリップフロップ２３６ 〜２３Ｎ の出力端子Ｑには、論理積回路２５の入力部がそれぞれ接続されており、該論理積回路２５の出力部から出力される信号が制御信号Ｃ１となる。
【００９３】
そして、遅延検出回路７は、フリップフロップ２３１ 〜２３Ｎ に記憶された値により、正常ロック範囲を判定する。
【００９４】
まず、２７段目以上３９段目までのフリップフロップ２３６ 〜２３Ｎ の出力端子Ｑの論理積を論理積回路２５によって取り、その出力を制御信号Ｃ１と定義する。制御信号Ｃ１の電位によりｔＮ ＝１．５での正常ロック範囲上限を判定できる。
【００９５】
すなわち、２７段目以上ですべてＨならば論理積出力がＨとなるので、ｔＮ ＜１．５Ｔ、つまり正常ロック範囲内と判定し、２７段目以上で１つでもＬならば論理積出力がＬとなるのでｔＮ ＞１．５Ｔ、つまり正常ロック範囲外と判定する。
【００９６】
次に、フリップフロップ２３１ 〜２３５ の出力端子Ｑおよび論理積回路２５の出力の論理積を論理積回路２４によって取り、その出力を制御信号Ｃ２と定義する。制御信号Ｃ２の電位によりｔＮ ＝０．５Ｔでの正常ロック範囲の判定ができる。
【００９７】
すなわち、全段ですべてＨならば論理積出力がＨとなるので、ｔＮ ＜０．５Ｔ、つまり正常ロック範囲外と判定し、１つでもＬならば論理積出力がＬとなるのでｔＮ ＞０．５Ｔ、つまり正常ロック範囲内と判定する。
【００９８】
以上より、制御信号Ｃ１および制御信号Ｃ２の電位により遅延素子の遅延時間ｔＮ が正常ロック範囲内か否かを分類できる。
【００９９】
この擬似ロック防止回路４は、遅延検出回路７の制御信号Ｃ１および制御信号Ｃ２に基づいて、３つの状態に分類し、位相比較器３の出力を制御する。
【０１００】
まず、デューティ比５０％の場合をもとに、図６に遅延素子の遅延時間ｔＮ と制御信号Ｃ１および制御信号Ｃ２の関係と位相比較器３の期待出力を示す。
【０１０１】
第１の状態であるｔＮ ＜０．５Ｔの場合、制御信号Ｃ１および制御信号Ｃ２はともにＨとなる。この場合、図７の点線に示すように位相比較器３の両方の出力は本来、一方の出力端子（ＵＰ）からＵＰパルスを出力し、他方の出力端子（ＤＯＷＮ）はＬ固定のため、遅延時間がさらに小さくなる方向にチャージポンプ５を動作させて正常ロックしない。
【０１０２】
そのため、位相比較器３の出力をチャージポンプ５から遮断し、該チャージポンプ５を構成するＰチャネルＭＯＳトランジスタをＯＦＦさせて、同じくチャージポンプ５を構成するＮチャネルＭＯＳトランジスタをＯＮさせれば、制御電圧ＣＮＴＬが下降する方向に作用し、正常ロック範囲に引き込むことができる。
【０１０３】
第２の状態である０．５Ｔ＜ｔＮ ＜１．５Ｔの場合、制御信号Ｃ１および制御信号Ｃ２は、それぞれＨ、Ｌとなる。この場合、ｔＮ は正常ロック範囲にあるため、位相比較器３の両出力をチャージポンプ５に接続して本来の動作をさせれば正常ロックする。
【０１０４】
第３の状態であるｔＮ ＞１．５Ｔの場合、制御信号Ｃ１，Ｃ２はともにＬとなる。この場合本来、位相比較器３は擬似ロックするように動作するため、該位相比較器３の出力をチャージポンプ５から遮断し、該チャージポンプ５のＰチャネルＭＯＳトランジスタをＯＮさせてＮチャネルＭＯＳトランジスタをＯＦＦさせれば制御電圧ＣＮＴＬが上昇する方向に作用し正常ロック範囲に引き込むことができる。
【０１０５】
以上説明した、遅延検出回路７が正常ロック範囲を判別する方法は、基本クロックのデューティ比を５０％と仮定した場合に有効である。しかし、デューティ比が５０％でなくても、遅延検出回路７のうち、制御信号Ｃ１を生成する論理積回路２５（図５）の入力である遅延素子出力段の選定を変えることで実現することができる。
【０１０６】
図８、図９は、デューティ比が３０％および７０％の場合での遅延検出回路７の動作を示す。これらは式（５）をもとに作成した。また、他のデューティ比でも式（５）をもとに同様に作成できる。
【０１０７】
遅延検出回路７の構成のうち、制御信号Ｃ１を生成する論理積回路２５の入力である遅延素子出力段の選定は、正常ロック範囲上限で遅延素子各段の出力電位がＨとなる段のうち、最終段である４０段と連続してＨ出力となる段の最小値で判定した。
【０１０８】
すなわち、図４において、デューティ比５０％では正常ロック範囲上限１．５Ｔでの出力電位より、２７段以降であるのに対し、図８、図９において、デューティ比３０％では正常ロック範囲上限１．３Ｔでの出力電位より３１段以降、デューティ比７０％では正常ロック範囲上限１．７Ｔでの出力電位より２４段以降である。
【０１０９】
よって、論理積回路２５の入力で必要な遅延素子の段数最小値を一般化すると、遅延素子総段数をＮ、デューティ比ｒｄｕｔｙ（％）として次のように表される。
Ｎ／（１＋（ｒｄｕｔｙ／１００）） （式６）
ただし、この数値は整数とは限らないため、この数値より大きい整数を、論理積回路２５の入力で必要な遅延素子の段数と定義する。この論理積回路２５の入力で必要な遅延素子の段数は、レジスタで外部から設定することでも実現することができる。また、制御信号Ｃ２はデューティ比によらず全段数からのデータを用いればよい。
【０１１０】
図１０は、上記した３つの状態分類を実現する擬似ロック防止回路４の回路構成を示した図である。
【０１１１】
擬似ロック防止回路４は、論理積回路１９，２０、および論理和回路２１，２２から構成されている。論理積回路１９，２０の一方の入力部には、遅延検出回路７から出力される制御信号Ｃ１が入力されるようにそれぞれ接続されている。論理和回路２１，２２の他方の入力部には、遅延検出回路７から出力される制御信号Ｃ２が入力されるようにそれぞれ接続されている。
【０１１２】
論理積回路１９の他方の入力部には、位相比較器３の一方の出力信号（ＵＰ）が入力されるように接続されており、論理和回路２２の一方の入力部には、位相比較器３の他方の出力信号（ＤＯＷＮ）が入力されるように接続されている。
【０１１３】
論理和回路２１の一方の入力部には、論理積回路１９の出力部が接続されており、論理積回路２０の他方の入力部には、論理和回路２２の出力部が接続されている。
【０１１４】
そして、論理和回路２１の出力部から出力される信号がＵＰパルスとなり、論理積回路２０の出力部から出力される信号がＤＯＷＮパルスとなり、後段のチャージポンプ５に出力される。
【０１１５】
よって、制御信号Ｃ１と位相比較器３の一方の出力信号（ＵＰ）との論理積を取り、その論理積出力と制御信号Ｃ２との論理和を取った信号がＵＰパルスとなり出力される。
【０１１６】
同様に、制御信号Ｃ２と位相比較器３の他方の出力信号（ＤＯＷＮ）との論理和を取り、その論理和出力と制御信号Ｃ１との論理積を取った信号がＤＯＷＮパルスとなって出力される。
【０１１７】
ＵＰパルスは、チャージポンプ５を構成するＰチャネルＭＯＳトランジスタのゲートに入力され、ＤＯＷＮパルスは、チャージポンプ５を構成するＮチャネルＭＯＳトランジスタのゲートに入力される。この構成により、図６に示した３つの状態を実現できる。
【０１１８】
以上、デューティ比５０％をもとに説明したが、デューティ比ｒｄｕｔｙ（％）が変わると正常ロック範囲の上下限が次のように変わる。
正常ロック下限…（ｒｄｕｔｙ／１００）Ｔ
正常ロック上限…（１＋（ｒｄｕｔｙ／１００））Ｔ
たとえデューティ比が５０％でなくても、正常ロック上下限が遅延検出回路７で決まるため、擬似ロック防止回路４は、遅延検出回路７の制御信号Ｃ１および制御信号Ｃ２をもとに３つの状態に分類され、正常に動作する。
【０１１９】
図１１は、ＤＬＬ回路１を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロックである。
【０１２０】
この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【０１２１】
画像前処理部は、撮像素子２６、ＣＤＳ（信号処理部）２７、ＰＧＡ（差電圧増幅部）２８、Ａ／Ｄ変換器２９、ロジック回路３０、タイミング発生器３１、ＤＳＰ３２ならびにＤＬＬ回路１などから構成される。
【０１２２】
これらＣＤＳ２７、ＰＧＡ２８、Ａ／Ｄ変換器２９、ロジック回路３０およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置などによって構成するようにしてもよい。
【０１２３】
撮像素子２６は、たとえばＣＣＤやＣＭＯＳセンサなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子２６は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【０１２４】
撮像素子２６には、ＣＤＳ２７が接続されている。ＣＤＳ２７は、相関二重サンプリング回路であり、撮像素子２６から出力される黒レベルと信号レベルとをＤＬＬ回路１から出力される黒レベルサンプリングクロック（第１のサンプリングクロック）ＳＰＢＬＫ、信号サンプリングクロック（第２のサンプリングクロック）ＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【０１２５】
ＣＤＳ２７が検出した差信号は、ＰＧＡ２８で増幅し、Ａ／Ｄ変換器２９でデジタル値に変換して出力される。このＡ／Ｄ変換器２９には、ＤＳＰ３２が接続されている。ＤＳＰ３２は、Ａ／Ｄ変換器２９から出力されたデジタルデータを処理する。
【０１２６】
タイミング発生器３１には、ＤＬＬ回路１が接続されている。このタイミング発生器３１は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックを生成して出力する。
【０１２７】
ＤＬＬ回路１は、入力された基本クロックから信号サンプリングクロックＳＰＳＩＧおよび黒レベルサンプリングクロックＳＰＢＬＫを生成する。
【０１２８】
また、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図１２のタイミングチャートを用いて説明する。
【０１２９】
図１２においては、上から順に、撮像素子２６から出力される出力信号ＣＤＳＩＮ、タイミング発生器３１から出力される基本クロック、ＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫおよびＤＬＬ回路１から出力される信号サンプリングクロックＳＰＳＩＧのクロックタイミングをそれぞれ示している。
【０１３０】
撮像素子２６は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ２７には、サンプリングクロックとしてＤＬＬ回路１が生成した信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫがそれぞれ入力される。
【０１３１】
そして、ＣＤＳ２７は、入力された黒レベルを、ＤＬＬ回路１によって生成された黒レベルサンプリングクロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。
【０１３２】
ここで、前述したように、撮像素子２６からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間にサンプリングした場合、正しい黒レベルが得られないことになる。
【０１３３】
その後、ＣＤＳ２７は、入力された信号レベルの電気信号をＤＬＬ回路１から出力された信号サンプリングクロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。
【０１３４】
この場合においても、撮像素子２６からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間にサンプリングした場合、正しい信号レベルが得られないことになる。
【０１３５】
ＣＤＳ２７によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ２８によって増幅され、Ａ／Ｄ変換器２９に出力されてデジタルデータに変換された後、ＤＳＰ３２によって処理される。
【０１３６】
このように、ＤＬＬ回路１では、基本クロックの分周が不要となるので、該ＤＬＬ回路１を用いてデジタルカメラシステムを構成することにより、ジッタなどを低減することができる。
【０１３７】
それにより、本実施の形態によれば、擬似ロックを防止しながら、広範囲の動作周波数に対応することができ、サンプリングクロックを高精度に生成することができる。
【０１３８】
また、擬似ロック防止回路４および遅延検出回路７をアナログ回路ではなくデジタル回路によって構成することができるので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。この効果は、プロセス微細化が進むほど大きくなる。
【０１３９】
さらに、ＤＬＬ回路１が生成した高精度なサンプリングクロックによりにデジタルカメラシステムなどの性能を大幅に向上することができる。
【０１４０】
また、本実施の形態に示した遅延検出回路７における正常ロック範囲の判別方法は、基本クロックのデューティ比が固定で予め分かっているときに有効であるが、基本クロックのデューティ比は、プロセスばらつき、電源電圧および温度の変動の影響を受けて変動する恐れがある。
【０１４１】
そのため、デューティ比が変動しても正常にＤＬＬ回路１が動作することが望まれる。そこで、基本クロックのデューティ比が変動しても外部制御が不要で、擬似ロックを防止したＤＬＬ回路の構成を以下に提案する。
【０１４２】
まず、図４、図８および図９より、デューティ比が変わっても変化しないパターンがないか着目した。それは、遅延素子の段数をｎとして、連続する段数において（ｎ，ｎ＋１）＝（Ｈ，Ｌ）となるパターンである。以下、このパターンをＨＬパターンと定義する。
【０１４３】
図８、図９に示した太線は、ＨＬパターンのＨとＬとの境界を示したものである。図に示すように、たとえデューティ比が変わっても、このＨとＬとの境界は変化しないことが分かる。
【０１４４】
逆に、（ｎ，ｎ＋１）＝（Ｌ，Ｈ）となるパターンはデューティ比が変わることによりＬとＨとの境界が変化することが分かる。このようにデューティ比に依存しないＨＬパターンを検出することで、デューティ比が変わっても外部制御が不要で、擬似ロックを防止したＤＬＬ回路１を実現することができる。
【０１４５】
たとえば、デューティ比の変動が５０％±２０％の場合、正常ロック範囲上限はデューティ比３０％のとき１．３Ｔ、７０％のとき１．７Ｔと変化する。そのとき、ＨＬパターンは遅延素子の遅延時間が１．３Ｔのとき（Ｈ，Ｌ）＝（９，１０）、１．５Ｔのとき（Ｈ，Ｌ）＝（１３，１４）、１．７Ｔのとき（Ｈ．Ｌ）＝（１６，１７）で出現する。
【０１４６】
ここで、正常ロック範囲上限の最も小さいデューティ比でのＨＬパターンを認識する段数を選択すれば、想定するデューティ比の変動内でＤＬＬ回路１は正常動作できる。
【０１４７】
つまり、この例では、デューティ比３０％でも正常動作するように９段目以降でＨＬパターンを検出し、ＵＰパルスを出力するように制御信号Ｃ１を出力すればよい。
【０１４８】
ここで、正常ロック範囲上限でＨＬパターンが生じる遅延素子段数を求める方法を一般化すると、遅延素子総段数Ｎ、デューティ比ｒｄｕｔｙ（％）として次のように表される。
Ｎ（１−（１／（１＋ｒｄｕｔｙ／１００））） （式７）
ただし、この数値は整数とは限らないため、この数値以下で最大の整数がＨＬパターンのＨに相当する遅延素子段数であり、それに１をたした整数がＨＬパターンのＬに相当する遅延素子段数である。
【０１４９】
以上の方法でデューティ比の変動によらずＤＬＬ回路１は正常動作できる。
【０１５０】
この場合の遅延検出回路（遅延検出部）７ａの回路構成を図１３に示す。
【０１５１】
遅延検出回路７ａは、複数のフリップフロップ３３１ 〜３３Ｎ 、論理積回路３４１ 〜３４Ｍ 、論理積回路３５，３６および否定論理和回路３７から構成されている。
【０１５２】
フリップフロップ３３１ 〜３３Ｎ のデータ端子Ｄには、０段目（初段の遅延素子の入力部）、１段目、８段目、９段目〜３９段目の遅延素子の出力端子がそれぞれ接続されており、該フリップフロップ３３１ 〜３３Ｎ のクロック端子ＣＫには、４０段目の遅延素子の出力端子がそれぞれ接続されている。
【０１５３】
フリップフロップ３３１ 、３３２ 、３３３ 、３３７ 、３３１１、３３１５の出力端子Ｑには、論理積回路３５の入力部が接続されている。また、フリップフロップ３３４ 〜３３Ｎ−１ の出力端子Ｑには、論理積回路３４１ 〜３４Ｍ の一方の入力部がそれぞれ接続されている。
【０１５４】
論理積回路３４１ 〜３４Ｍ の他方の入力部には、フリップフロップ３３５ 〜３３Ｎ の反転出力端子ＱＮがそれぞれ接続されている。これら論理積回路３４１ 〜３４Ｍ の出力部には、否定論理和回路３７の入力部がそれぞれ接続されている。
【０１５５】
論理積回路３５の出力部および否定論理和回路３７の出力部には、論理積回路３６の入力部がそれぞれ接続されている。そして、否定論理和回路３７の出力部から出力される信号が制御信号Ｃ１となり、論理積回路３６の出力部から出力される信号が制御信号Ｃ２となる。
【０１５６】
このように、最終段からライズエッジが出力するときの各段での出力電位をフリップフロップ３３１ 〜３３Ｎ に記憶させ、その記憶したデータをもとにＨＬパターンのある段数の組を読み取るには、遅延素子段数をｎ（ただし９≦ｎ≦３９）、対応するフリップフロップの出力端子をＱ（ｎ）、その反転出力をＱＮ（ｎ）とし、隣接するフリップフロップの出力であるＱ（ｎ）およびＱＮ（ｎ＋１）の２つの論理積をとることで実現することができる。
【０１５７】
これにより、９段目以降でＨＬパターンがあれば２つの論理積の出力がＨになる。これら２つの論理積出力の否定論理和をとり、制御信号Ｃ１とすることで、９段目以降でＨＬパターンがある場合、図６に示すように位相比較器３が常にＵＰパルスを出力するように制御できる。また、制御信号Ｃ２は、全段数の論理積を取ることで実現することができる。
【０１５８】
なお、制御信号Ｃ２においては、全段数の論理積を取る必要はなく、正常ロック範囲下限のみですべてＨとなるように段数を選択すれば、論理積を取る段数を縮約することができる。
【０１５９】
それにより、デューティ比５０％±２０％の変動に対して、正常にＤＬＬ回路１が動作することが可能となる。
【０１６０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６１】
たとえば、前記実施の形態では、遅延検出回路７（図５）が指定した遅延素子段数での電位をまずフリップフロップにラッチさせ、その次に論理を取る構成としたが、図１４に示すように、まず論理を取り、次にフリップフロップでラッチさせるようにしてもよい。
【０１６２】
図１４において、遅延検出回路（遅延検出部）７ｂは、論理積回路３８，３９およびフリップフロップ４０，４１から構成されている。
【０１６３】
論理積回路３８の入力部には、０段目（初段の遅延素子の入力部）、１段目、８段目、１２段目、１６段目の遅延素子の出力端子および論理積回路３９の出力部がそれぞれ接続されている。論理積回路３９の入力部には、２７段目〜３９段目の遅延素子の出力端子がそれぞれ接続されている。
【０１６４】
論理積回路３８の出力部には、フリップフロップ４０のデータ端子Ｄが接続されており、論理積回路３９の出力部には、フリップフロップ４１のデータ端子Ｄが接続されている。
【０１６５】
これらフリップフロップ３９，４０のクロック端子ＣＫには、４０段目の遅延素子の出力端子がそれぞれ接続されている。そして、フリップフロップ３９の出力端子Ｑから出力される信号が制御信号Ｃ２となり、フリップフロップ４０の出力端子Ｑから出力される信号が制御信号Ｃ１となる。
【０１６６】
遅延検出回路７ｂでは、フリップフロップが２つで構成できるので、半導体チップのレイアウト面積の縮小に大きな効果を期待することができる。
【０１６７】
また、前記実施の形態における遅延検出回路７ａ（図１３）においても、たとえば、図１５に示すように、まず論理を取り、次にフリップフロップでラッチさせる構成としてもよい。
【０１６８】
この場合、遅延検出回路（遅延検出部）７ｃは、論理積回路４２，４３１ 〜４３Ｎ 、インバータ４４１ 〜４４Ｎ 、論理積回路４５、否定論理和回路４６およびフリップフロップ４７，４８から構成されている。
【０１６９】
論理積回路４２の入力部には、０段目（初段の遅延素子の入力部）、１段目、８段目、１２段目、１６段目および２０段目の遅延素子の出力端子がそれぞれ接続されている。論理積回路４３１ 〜４３Ｎ の一方の入力部には、９段目〜３８段目の遅延素子の出力端子がそれぞれ接続されている。
【０１７０】
インバータ４４１ 〜４４Ｎ の入力部には、９段目〜３８段目の遅延素子の出力端子がそれぞれ接続されており、該インバータ４４１ 〜４４Ｎ の出力部には、論理積回路４３１ 〜４３Ｎ の他方の入力部がそれぞれ接続されている。
【０１７１】
論理積回路４３１ 〜４３Ｎ の出力部には、否定論理和回路４６の入力部がそれぞれ接続されており、該否定論理和回路４６の出力部には、論理積回路４５の他方の入力部およびフリップフロップ４８のデータ端子Ｄがそれぞれ接続されている。
【０１７２】
論理積回路４２の出力部には、論理積回路４５の一方の入力部が接続されており、該論理積回路４５の出力部には、フリップフロップ４７のデータ端子Ｄが接続されている。
【０１７３】
４０段目の遅延素子の出力端子には、フリップフロップ４７，４８のクロック端子ＣＫがそれぞれ接続されている。そして、フリップフロップ４７の出力端子Ｑから出力される信号が制御信号Ｃ２となり、フリップフロップ４８の出力端子Ｑから出力される信号が制御信号Ｃ１となる。
【０１７４】
この場合においても、フリップフロップが２つで構成できるので、半導体チップのレイアウト面積の縮小に大きな効果を期待することができる。ただし、指定された遅延素子の各出力端子からフリップフロップ４７，４８のデータ端子Ｄまでの遅延時間を、誤動作防止のため等しくさせる必要がある。
【０１７５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１７６】
（１）疑似ロックを防止するとともに、入力される基本クロックのデューティ比に依存することなく、広範囲の動作周波数で高精度にサンプリングクロックを調整することができる。
【０１７７】
（２）また、複数のサンプリングクロックを生成する際でも遅延回路が１つでよいので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。
【０１７８】
（３）さらに、上記（１）、（２）により、高精度なサンプリングクロックを生成することができるので、デジタルカメラシステムなどの性能を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＤＬＬ回路のブロック図である。
【図２】図１のＤＬＬ回路に設けられた遅延回路を構成する遅延素子各段の正常ロックにおける出力電位変化を示す説明図である。
【図３】図１のＤＬＬ回路に設けられた遅延回路を構成する遅延素子各段の２周期目の擬似ロックにおける出力電位変化を示す説明図である。
【図４】図１の遅延回路を構成する遅延素子の段数と遅延時間との関係を示した説明図である。
【図５】図１のＤＬＬ回路に設けられた遅延検出回路の一例を示す回路構成図である。
【図６】図１のＤＬＬ回路に設けられた擬似ロック防止回路の動作例を示す説明図である。
【図７】図１のＤＬＬ回路に設けられた擬似ロック防止回路による位相比較器の動作を説明する説明図である。
【図８】図５の遅延検出回路におけるデューティ比３０％の際の動作説明図である。
【図９】図５の遅延検出回路におけるデューティ比７０％の際の動作説明図である。
【図１０】図１のＤＬＬ回路に設けられた擬似ロック防止回路の回路構成図である。
【図１１】図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図である。
【図１２】図１１におけるデジタルカメラシステムの信号タイミングチャートである。
【図１３】図１のＤＬＬ回路に設けられた遅延検出回路の他の例を示す回路構成図である。
【図１４】本発明の他の実施の形態によるＤＬＬ回路に設けられた遅延検出回路の一例を示す回路構成図である。
【図１５】本発明の他の実施の形態によるＤＬＬ回路に設けられた遅延検出回路の他の例を示す回路構成図である。
【符号の説明】
１ ＤＬＬ回路
２ 遅延回路
３ 位相比較器
４ 擬似ロック防止回路（遅延検出部）
５ チャージポンプ（電流生成部）
６ ループフィルタ（制御電圧生成部）
７ 遅延検出回路（遅延検出部）
７ａ〜７ｃ 遅延検出回路（遅延検出部）
８ クロック信号出力部
９ クロック発生器
１０〜１４ セレクタ
１５，１６ インバータ
１７，１８ 否定論理積回路
１９，２０ 論理積回路
２１，２２ 論理和回路
２３１ 〜２３Ｎ フリップフロップ
２４，２５ 論理積回路
２６ 撮像素子
２７ ＣＤＳ（信号処理部）
２８ ＰＧＡ（差電圧増幅部）
２９ Ａ／Ｄ変換器
３０ ロジック回路
３１ タイミング発生器
３２ ＤＳＰ
３３１ 〜３３Ｎ フリップフロップ
３４１ 〜３４Ｍ 論理積回路
３５，３６ 論理積回路
３７ 否定論理和回路
３８，３９ 論理積回路
４０，４１ フリップフロップ
４２，４３１ 〜４３Ｎ 論理積回路
４４１ 〜４４Ｎ インバータ
４５ 論理積回路
４６ 否定論理和回路
４７，４８ フリップフロップ
Ｃ１ 制御信号（第１の制御信号）
Ｃ２ 制御信号（第２の制御信号）
ＳＰＢＬＫ サンプリングクロック（第１のサンプリングクロック）
ＳＰＳＩＧ サンプリングクロック（第２のサンプリングクロック）
ＡＤＣＫ サンプリングクロック（第３のサンプリングクロック）
Claims (10)
- 直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、
前記基本クロックと前記遅延回路から出力された遅延クロックとを比較し、前記基本クロックに対する前記遅延クロックの遅延時間が前記基本クロック１周期より大きい場合はＵＰパルス信号を、小さい場合はＤＯＷＮパルス信号を出力する位相比較器と、
前記遅延回路から出力される遅延クロックが正常ロック範囲か否かを判定し、その判定結果に基づいて前記位相比較器から出力されるＵＰまたはＤＯＷＮパルスの出力制御を行う遅延検出部と、
前記遅延検出部から出力されるＵＰおよびＤＯＷＮパルス信号に応じて充放電電流を生成する電流生成部と、
前記電流生成部が生成した充放電電流を電圧に変換し、前記制御電圧を生成する制御電圧生成部とを備えたことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記遅延検出部は、
最終段の前記基本単位から出力される遅延クロックのライズエッジまたはフォールエッジが出力された際に、前記複数の基本単位から出力される遅延クロックの特定パターンを検出し、正常ロックか否かを検出することを特徴とする半導体集積回路装置。 - 請求項１または２記載の半導体集積回路装置において、
前記遅延検出部は、
最終段の前記基本単位から出力される遅延クロックのライズエッジまたはフォールエッジが出力された際に、前記複数の基本単位のうち、デューティ比が変化しても遅延クロックの電位が変化しない特定の基本単位から出力される遅延クロックを記憶するフリップフロップと、前記フリップフロップに記憶された電位変化から論理演算を行い、第１および第２の制御信号を生成する論理演算回路とよりなる遅延検出回路と、
前記遅延検出回路から出力された第１および第２の制御信号に基づいて、正常ロックの際には、前記位相比較器から出力されるＵＰおよびＤＯＷＮパルス信号を出力し、正常ロックでない場合には、前記位相比較器のＵＰおよびＤＯＷＮパルス信号を遮断し、ＵＰまたはＤＯＷＮパルスのいずれか一方を前記制御電圧生成部に出力する擬似ロック防止回路とよりなることを特徴とする半導体集積回路装置。 - 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記基本クロックをある時間だけ遅延させた出力用遅延クロックを生成する出力用遅延回路を備えたことを特徴とする半導体集積回路装置。 - デジタルカメラシステムに用いられるサンプリングクロックを生成するＤＬＬ回路を有したデジタルカメラ用の半導体集積回路装置であって、
前記ＤＬＬ回路は、
直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、
前記基本クロックと前記遅延回路から出力された遅延クロックとを比較し、前記基本クロックに対する前記遅延クロックの遅延時間が前記基本クロック１周期より大きい場合はＵＰパルス信号を、小さい場合はＤＯＷＮパルス信号を出力する位相比較器と、
前記遅延回路から出力される遅延クロックが正常ロック範囲か否かを判定し、その判定結果に基づいて前記位相比較器から出力されるＵＰパルスまたはＤＯＷＮパルスの出力制御を行う遅延検出部と、
前記遅延検出部から出力されるＵＰおよびＤＯＷＮパルス信号に応じて充放電電流を生成する電流生成部と、
前記電流生成部が生成した充放電電流を電圧に変換し、前記制御電圧を生成する制御電圧生成部とを備えたことを特徴とする半導体集積回路装置。 - 請求項５記載の半導体集積回路装置において、
前記遅延検出部は、
最終段の前記基本単位から出力される遅延クロックのライズエッジまたはフォールエッジが出力された際に、前記複数の基本単位から出力される遅延クロックの特定パターンを検出し、正常ロックか否かを検出することを特徴とする半導体集積回路装置。 - 請求項５または６記載の半導体集積回路装置において、
前記遅延検出部は、
最終段の前記基本単位から出力される遅延クロックのライズエッジまたはフォールエッジが出力された際に、前記複数の基本単位のうち、デューティ比が変化しても遅延クロックの電位が変化しない特定の基本単位から出力される遅延クロックを記憶するフリップフロップと、前記フリップフロップに記憶された電位変化から論理演算を行い、第１および第２の制御信号を生成する論理演算回路とよりなる遅延検出回路と、
前記遅延検出回路から出力された第１および第２の制御信号に基づいて、正常ロックの際には、前記位相比較器から出力されるＵＰ、ＤＯＷＮパルス信号を出力し、正常ロックでない場合には、前記位相比較器のＵＰ、ＤＯＷＮパルス信号を遮断し、ＵＰパルスまたはＤＯＷＮパルスのいずれか一方を前記制御電圧生成部に出力する擬似ロック防止回路とよりなることを特徴とする半導体集積回路装置。 - 請求項５〜７のいずれか１項に記載の半導体集積回路装置において、
前記基本クロックをある時間だけ遅延させた出力用遅延クロックを生成する出力用遅延回路を備えたことを特徴とする半導体集積回路装置。 - 請求項５〜８のいずれか１項に記載の半導体集積回路装置において、
第１のサンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、
第２のサンプリングクロックに同期して、前記差電圧検出部から出力された差電圧を増幅する差電圧増幅部と、
第３のサンプリングクロックに同期して、前記差電圧増幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ変換器とを備え、
前記ＤＬＬ回路は、前記第１〜第３のサンプリングクロックを生成することを特徴とする半導体集積回路装置。 - 直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックを遅延させた遅延クロックを出力する遅延回路と、
前記基本クロックと前記遅延回路から出力された遅延クロックとを比較し、位相差に従った信号を出力する位相比較器と、
前記遅延回路から出力される遅延クロックの遅延時間が、基本クロックに対して所定の範囲にあるか否かを判定し、その判定結果を出力する遅延検出部と、
前記遅延検出部から出力される判定結果と前記位相比較器から出力される信号とに従って前記制御電圧を生成する制御電圧生成部とを備えたことを特徴とする半導体集積回路装置。
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