WO2007049490A1 - 遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法 - Google Patents

遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法 Download PDF

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Takuya Hasumi
Masakatsu Suda
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    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL

Definitions

  • Delay lock loop circuit timing generator, semiconductor test apparatus, semiconductor integrated circuit, and delay amount calibration method
  • the present invention relates to a delay locked loop circuit (DLL) that controls a delay amount given to an output signal of a delay circuit to a predetermined value, a timing generator using the DLL, and a timing generator
  • DLL delay locked loop circuit
  • the present invention relates to a semiconductor test apparatus including a semiconductor integrated circuit including the above-described DLL, and a delay amount calibration method for calibrating a delay amount given to an output signal.
  • DLL Delay Locked Loop
  • the DLL controls and adjusts the time difference (phase difference) generated between the reference clock signal (input signal) given from the outside and the internal clock signal by using a circuit to achieve high-speed clock access time and high operating frequency. Is a circuit that realizes
  • DLL has the power to reduce lock-up time and improve the accuracy of delay amount due to its function and purpose of use. From the viewpoint of solving these propositions, instead of the conventional analog control DLL, A digitally controlled DLL has been proposed (see, for example, Patent Document 1).
  • (I) is a block diagram showing the circuit configuration of a conventional DLL
  • (ii) is a graph showing the change over time of each signal in the conventional DLL.
  • the conventional DLL 100 includes a delay circuit 110, a phase comparator 120, a force counter 130, and a DA converter (DAC) 140.
  • DAC DA converter
  • the delay circuit 110 has a configuration in which a plurality of delay elements having the same delay amount are connected in cascade, and gives a predetermined delay amount to the input signal (reference signal, input clock in the figure), and outputs this to the output signal. Output as.
  • the phase comparator 120 has an input signal (input waveform) and an output signal (output) of the delay circuit 110. Force waveform). Then, the value of the output signal is detected in synchronization with the input signal. The detection of the phase of the result force the output signal to the input signal lead or as a phase signal indicating a delay output (in FIG. (Ii) (a), ( b), (c)) 0
  • the counter 130 has a priority encoder function, and controls and outputs a control signal composed of a plurality of bits by the phase signal from the phase comparator 120 ((c), (d)).
  • DA converter (delay time acquisition unit) 140 receives a control signal from counter 130, and outputs a delay time signal indicating a delay time corresponding to the bit value of the input control signal. Outputs a predetermined delay amount to the output signal based on the delay time signal input from the DA converter 140.
  • the delay circuit 110 increases the delay time of the output signal with respect to the input signal as the number of bits indicating “H” in the delay time signal increases.
  • the smaller the number of bits indicating “H” in the delay time signal the shorter the delay time of the output signal with respect to the input signal.
  • Figure 20 shows the DLL structure of this improved technology.
  • the DLL 200-1 receives, for example, a delay circuit 210 in which a plurality of delay elements having the same delay amount are cascade-connected, an input signal and an output signal of the delay circuit 210, and a phase.
  • Multiple phase comparators 220a and 220b that output signals, phase signals from the corresponding phase comparators 220, multiple counters 230a and 230b that output control signals, and control signals from the corresponding counter 230
  • a plurality of delay time acquisition units (DA comparators) that output a delay time signal indicating a delay time corresponding to the bit value of the input control signal.
  • DAC DAC
  • adder 250 for adding the delay times indicated by the respective delay time signals output from the plurality of delay time acquisition units 240, and the delay time added by the adder 250
  • delay time control unit (bias circuit) 260 for converting the sum of the above into the delay time of each delay element in the delay circuit 210.
  • Two phase comparators 220, two counters 230 and two DA converters 240 are provided, one of which forms a fine (fine resolution) system and the other of which forms a coarse (coarse resolution) system.
  • a fine resolution fine resolution
  • coarse coarse
  • the delay amount of the delay circuit 210 is controlled to be exactly one cycle of the input signal, and the lock range can be expanded without increasing the number of bits of the counter 230.
  • the lock-up time can be dramatically increased compared to simply increasing the resolution of counter 230. Can be shortened.
  • the counter 230 may overflow (count value exceeds a predetermined range) or underflow (count value exceeds a predetermined range). End up. In order to avoid this, it is conceivable to increase the number of bits of the counter 230, but this has the disadvantage of increasing the circuit scale.
  • a control circuit (Controller) 270 that controls the operation of each counter 230a, 230b included in each system of the DLL200-2 force system is provided. If the fine counter (first counter) 230a exceeds the count range and the coarse counter (second counter) 230b outputs a HOLD phase signal, The counter value is set to half the value for the counter 230a, and the count value is increased (carrying up) or down (carrying down) for the second counter 230b.
  • Patent Document 1 International Publication WO03Z036796
  • the conventional DLL 200-1 and 200-2 having the fine portion and the coarse portion are provided with one phase comparator or the like, and the counter is compared with the conventional DLL 100. It is very effective as a means to solve the various problems mentioned above, such as the lock range can be expanded without increasing the circuit scale.
  • the delay amount of the delay circuit 210 may fluctuate greatly due to variations in CMOS process, voltage, and temperature. For example, even if the set value of the same DA converter has a delay amount exceeding 1.5 cycles, 0 . Some less than 5 cycles may appear. Then, it was considered that cycle slip occurred in the output signal of the delay circuit.
  • the cycle slip is a predetermined range (for example, 1.5 cycles) including a delay amount (for example, a delay amount of one cycle delay) that should be inherent in the output signal of the delay circuit. Since the delay amount is faster or slower than the delay force (range up to 0.5 cycle delay), it is compensated in the direction opposite to the direction that should be compensated, and the delay amount increases or is fixed (attached). The phenomenon that ends up.
  • a delay amount for example, a delay amount of one cycle delay
  • Fig. 23 shows a state where a cycle slip occurs when the delay amount of the delay circuit is longer than 1.5 cycles
  • Fig. 24 shows a cycle slip when the delay amount of the delay circuit is shorter than 0.5 cycles. Each state is shown.
  • the delay amount of the delay circuit is measured for each DLL circuit, and this delay amount is suitable to be a value around one cycle delay of the input signal. Determine the default counter value.
  • the conventional method for measuring the delay amount switches the counter setting values one by one and loads the delay amount each time, so it takes time to calibrate the delay circuit.
  • the present invention is considered in view of the above circumstances, and it is possible to reduce the time required for calibration of the delay circuit by determining the initial setting value of the counter by a method instead of measuring the delay amount.
  • Delay locked loop circuit, timing generator, semiconductor test equipment, semiconductor integrated circuit and The purpose is to provide a delay calibration method.
  • the delay locked loop circuit of the present invention cascades a plurality of delay elements having the same delay amount, gives a predetermined delay amount to the input signal, and outputs it as an output signal.
  • a delay circuit, a phase comparator that outputs a phase signal based on the phase difference between the input signal and the output signal, a counter that receives the phase signal from the phase comparator and outputs a control signal, and a counter force control signal A delay lock loop circuit having a delay time acquisition unit for inputting and outputting a delay time signal, the cycle slip detection circuit for detecting whether the output signal is causing a cycle slip, and the cycle slip It is configured to include count control means for controlling the count value of the counter when the occurrence is detected.
  • the cycle slip detection circuit can automatically detect whether the output signal of the delay circuit is causing a cycle slip, and based on the detection result.
  • the count control means can automatically control the count value of the counter. This makes it easy to find an appropriate setting value by switching the initial setting value of the counter, loading the setting value, and executing the lock mode several times. This eliminates the need to measure the delay amount of the delay circuit each time the counter set value is loaded. Therefore, by providing the above-described cycle slip detection circuit and count control means as an alternative to measuring the delay amount, an appropriate initial counter value can be determined easily and immediately, and the time required for calibration of the delay circuit can be determined. Can be shortened.
  • the delay lock loop circuit of the present invention inputs a cycle slip detection circuit force input signal and an output signal, and a phase difference indicating whether or not the phases of the input signal and the output signal coincide with each other.
  • a configuration having a logic circuit that outputs a detection signal and a sequential circuit that outputs a cycle slip detection signal indicating whether the output signal causes a cycle slip based on the phase difference detection signal from the logic circuit It is as.
  • the delay lock loop circuit has such a configuration, it can be determined whether or not the output signal causes a cycle slip based on the cycle slip detection circuit output from the sequential circuit. For example, if the initial setting value of the counter is loaded, the DLL is set to the lock mode, and the sequential circuit is reset, the cycle slip detection signal that also outputs the sequential circuit force is the time when the output signal causes a cycle slip. Wake me up! /, And it will be different. For example, a signal indicating “H” when a cycle slip is occurring, and a signal indicating “L” when no cycle slip is occurring.
  • a cycle slip detection circuit that combines a logic circuit and a sequential circuit can detect the occurrence of cycle slip, and the delay circuit can be calibrated accordingly.
  • the logic circuit is a circuit combining an AND circuit and a NOT circuit that negates one input signal of the AND circuit, or an exclusive logical sum.
  • the circuit has a circuit.
  • the delay lock loop circuit When the delay lock loop circuit has such a configuration, when a cycle slip occurs in the output signal, the output waveform of the logic circuit outputs a waveform of a glitch that repeats “H” and “L”. be able to. For this reason, the sequential circuit can output a signal of “L” when a cycle slip does not occur and “H” when it occurs. As a result, the cycle slip can be detected by the cycle slip detection circuit.
  • the delay locked loop circuit of the present invention includes one or more of a sequential circuit power S-R latch circuit, a D flip-flop circuit, and a D-latch circuit.
  • the delay lock loop circuit is configured as described above, based on the signal output from the logic circuit, the sequential circuit generates a signal of “L” when no cycle slip occurs, and “ “H” signal can be output.
  • the delay time acquisition unit has a plurality of delay time acquisition units having different resolutions, and a counter is provided corresponding to each of the plurality of delay time acquisition units.
  • the count control means controls the count value in the counter provided corresponding to the delay time acquisition unit with coarse resolution.
  • the delay lock loop circuit of the present invention includes a maximum value Z minimum value detection circuit that detects whether the count value of the cycle slip detection circuit force counter indicates a maximum value or a minimum value. It is as.
  • the delay lock loop circuit When the delay lock loop circuit has such a configuration, it can be easily detected whether or not the output signal causes a cycle slip.
  • the state where the cycle slip is occurring means that the phase of the output signal is greatly delayed or advanced with respect to the input signal, so that the counter is fixed when the count value of the counter shows the maximum value or the minimum value.
  • the timing generator of the present invention selects a delay locked loop circuit including a delay circuit in which a plurality of delay elements having the same delay amount are cascade-connected, and an output of any one of the delay elements,
  • a timing generator including a delay selection unit that outputs the delay signal as a delay signal, the delay lock loop circuit power being configured to have the delay lock loop circuit power according to any one of claims 1 to 6. .
  • the timing generator has such a configuration, when the timing generator includes one or more DLLs, the time required for calibration of the DLLs can be shortened.
  • the semiconductor test apparatus of the present invention includes a timing generator that outputs a delayed clock signal obtained by delaying a reference clock signal for a predetermined time, and a pattern generator that outputs a test pattern signal in synchronization with the reference clock signal.
  • a waveform shaper that shapes the test pattern signal according to the device under test and sends it to the device under test, and a logical comparator that compares the response output signal of the device under test with the expected value data signal.
  • the timing generator is configured as a timing generator cover according to claim 7.
  • the semiconductor test apparatus has such a configuration, calibration of one or more DLLs provided in the timing generator can be performed in a short time.
  • the semiconductor integrated circuit of the present invention includes a plurality of delay locked loop circuits having the same oscillation frequency and a reference clock having a frequency lower than the oscillation frequency to each delay locked loop circuit.
  • a semiconductor integrated circuit comprising a wiring for distributing a clock signal, wherein the delay locked loop circuit power is configured as described in any one of claims 1 to 6.
  • the delay amount calibration method of the present invention is a delay amount calibration method for calibrating the delay amount given to the output signal by the delay circuit of the delay lock loop circuit, and includes a plurality of initial setting values in the counter.
  • the lock mode is executed so that the delay amount of the output signal becomes a predetermined delay amount with respect to the input signal of the delay circuit, and when the cycle slip is detected by the cycle slip detection circuit,
  • the lock mode is executed by loading other initial setting values and the cycle slip is no longer detected by the cycle slip detection circuit, the delay amount of the output signal is locked and the method is terminated.
  • the delay circuit can be calibrated in a short time with a simple procedure.
  • the cycle slip detection circuit can automatically detect whether or not the output signal of the delay circuit is causing a cycle slip, and the count is performed based on the detection result.
  • the control means can automatically control the count value of the counter. As a result, the initial setting value of the counter is switched, the setting value is loaded, and the lock mode is executed. It is possible to easily find an appropriate setting value by performing only about once.
  • FIG. 1 is a block diagram showing a configuration of a delay locked loop circuit in a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a cycle slip detection circuit.
  • FIG. 3 is a circuit diagram showing a specific example of a logic circuit constituting a cycle slip detection circuit, where (i) is an exclusive OR circuit that is a first logic circuit, and (ii) is a second logic circuit. A negative circuit and a logical product circuit are shown.
  • FIG. 4 is a circuit diagram showing a specific example of a sequential circuit constituting the cycle slip detection circuit, where (i) is an S-R latch circuit, (ii) is a D-flip-flop circuit, and (iii) is , D—Latch circuit.
  • FIG. 5 is a circuit diagram showing a specific configuration of count control means.
  • FIG. 6 is a waveform diagram showing the output of the sequencer Z counter in the count control means and the operation of the hardware processing procedure corresponding to each value of this output.
  • FIG. 7 is a waveform diagram showing waveforms in the cycle slip detection circuit when locked.
  • FIG. 8 is a waveform diagram showing waveforms in the cycle slip detection circuit when a cycle slip occurs in the direction in which the delay amount becomes shorter.
  • FIG. 9 is a waveform diagram showing waveforms in the cycle slip detection circuit when a cycle slip occurs in the direction in which the delay amount becomes longer.
  • FIG. 10 is a flowchart showing the operation of the configuration of the delay circuit in the delay locked loop circuit of the first embodiment.
  • FIG. 11 is a graph showing the initial setting value of the counter.
  • FIG. 12 is a block diagram showing a configuration of a delay locked loop circuit according to the second embodiment of the present invention.
  • FIG. 15 is a block diagram showing a configuration of a timing generator of the present invention.
  • FIG. 16 is a block diagram showing a configuration of a semiconductor integrated circuit according to the present invention.
  • FIG. 17 is a block diagram showing another configuration of the delay locked loop circuit of the present invention.
  • FIG. 18 is a block diagram showing still another configuration of the delay locked loop circuit of the present invention.
  • FIG. 19 is a circuit diagram showing a configuration of a conventional delay locked loop circuit and a waveform diagram showing a change with time of each signal in the delay locked loop circuit.
  • FIG. 20 is a circuit diagram showing another configuration of a conventional delay locked loop circuit.
  • FIG. 21 is a graph for explaining a situation where an output signal is locked in a conventional delay locked loop circuit.
  • FIG. 22 is a circuit diagram showing still another configuration of a conventional delay locked loop circuit.
  • FIG. 23 is a waveform diagram showing a state in which a cycle slip occurs when the delay amount of the delay circuit is longer than 1.5 cycles!
  • FIG. 24 is a waveform diagram showing a state where a cycle slip occurs when the delay amount of the delay circuit is shorter than 0.5 cycle!
  • DLL Delay-locked loop circuit
  • FIG. 2 is a block diagram showing the configuration of the delay locked loop circuit of this embodiment.
  • the delay locked loop circuit 10-1 includes a delay circuit 11 and a phase comparator 1. 2a, 12b, counters 13a, 13b, DACs 14a, 14b, calorific calculation 15, noise circuit 16, control circuit 17, cycle slip detection circuit 20-1, and count control means 30. Yes.
  • the delay circuit 11, the phase comparators 12a and 12b, the counters 13a and 13b, the DACs 14a and 14b, the adder 15, the bias circuit 16, and the control circuit 17 are the conventional delay lock shown in FIG.
  • the delay circuit 210 in the loop circuit 200-2, phase comparators 220a and 220b, force detectors 230a and 230b, DAC240a and 240b, calorie calculation 250, noise circuit 260, and control circuit 270 have the same functions. Detailed description thereof will be omitted.
  • the cycle slip detection circuit 20-1 is a circuit that compares the input signal and the output signal of the delay circuit 11 and detects whether or not the output signal causes a cycle slip.
  • the cycle slip detection circuit 20-1 includes a logic circuit 21 and a sequential circuit 22 as shown in FIG.
  • the logic circuit 21 inputs the input signal (input clock A) of the delay circuit 11 and its output signal (delay circuit output B), and when a phase difference occurs between the input signal and the output signal. Outputs a signal with a glitch that repeats “H” and “L” (phase difference detection signal), and outputs a phase difference detection signal indicating “L” when there is no phase difference. To do.
  • the logic circuit 22 can be constituted by, for example, an exclusive OR circuit (XOR circuit, first logic circuit) 21-1.
  • the logical expression of the first logic circuit 21-1 is, for example, (A ⁇ NOT (B)) + (NOT (A) ⁇ B).
  • the logic circuit 21 is, for example, a circuit (second logic circuit 21--a combination of a logical product circuit and a negative circuit that negates one input of the logical product circuit. 2) can be configured.
  • the logical expression of this second logic circuit 21-2 is ⁇ ( ⁇ ) ⁇ ⁇ .
  • the input clock ⁇ and the delay circuit ⁇ may be reversed. That is, the logical expression can be ⁇ ⁇ ⁇ ⁇ ⁇ ( ⁇ ).
  • the sequential circuit 22 outputs a cycle slip detection signal based on the phase difference detection signal from the logic circuit 21. For example, when the phase difference detection signal is a signal indicating “L”, the cycle slip detection signal is a signal indicating “L”. On the other hand, the phase difference detection signal shows “H” and “L”. In the case of a signal having a repeated glitch, the cycle slip detection signal is a signal indicating “H”.
  • the sequential circuit 22 can be composed of an S—R latch circuit (first sequential circuit) 22-1.
  • the output (phase difference detection signal) of the logic circuit 21 is input to the S (set) side, and the reset signal is input to the R (reset) side.
  • the sequential circuit 22 can be constituted by a D-flip-flop circuit (second sequential circuit) 22-2 as shown in 04 (ii).
  • the D flip-flop circuit 22-2 an H level signal is input to the D terminal, an output signal of the logic circuit 21 is input to the CK terminal, and a reset signal is input to the reset terminal.
  • the output of the logic circuit 21 (phase difference detection signal) is input to the CK terminal, the H level signal input to the D terminal is output from the Q terminal.
  • the sequential circuit 22 includes a D-latch circuit (third sequential circuit) 22 as shown in FIG.
  • the count control means 30 loads a new initial setting value to the coarse counter 13b.
  • the count control means 30 includes a hardware process and a software process.
  • the count control means 30 executed by hardware processing includes a sequencer Z counter 31, a decoder 32, a DA value (1 to N) realization logic circuit 33-1 to 33-n, , A logic circuit 34 and a reset signal generation logic circuit 35 are provided.
  • the sequencer Z counter 31 and the decoder 32 are configured as a sequencer circuit.
  • the sequencer / counter 31 inputs the sequencer control signal (cycle slip detection signal) from the cycle slip detection circuit 20-1 and indicates the sequencer control signal. Counting is performed based on the value, and the count result is output.
  • the sequencer Z counter 31 counts +1.
  • the count value after this count operation is sent to the decoder 32 in accordance with the input timing of the input signal (input clock).
  • the sequencer control signal indicates “0” (when the delay lock loop circuit 10-1 does not cause a cycle slip), the sequencer / counter 31 does not count.
  • the decoder 32 Based on the count value from the sequencer / counter 31, the decoder 32 selects either the DA value (1 to N) realization logic circuit 33-1 to 33-n or the reset signal generation logic circuit 35. Send a signal.
  • FIG. 1 is a waveform diagram showing the relationship between the output of the sequencer Z counter 31 and the operation of the count control means (NO, one-ware processing means) 30.
  • the output (count value) of the sequencer Z counter 31 is "1", "2", “3", ⁇ ⁇ ⁇ ⁇ "30", "31” ⁇ Indicates the value.
  • the corresponding operation is “DA1 SET”, and the selection signal is sent to the DA value 1 realization logic circuit 33-1.
  • the count value is “11”
  • the corresponding operation is “DA2 SET”, and the selection signal is sent to the DA value 2 realization logic circuit 32-2.
  • the count value is “21”
  • the corresponding operation is “DA3 SET”, and the selection signal is sent to the DA value 3 realization logic circuit 33-3.
  • the selection signal is a DA value (1 to N) realization logic circuit 33—1 to 33—n! Or sent to the corresponding one.
  • the selection signal is not sent to the DA value (1 to N) realization logic circuit 33-1 to 33-n or the reset signal generation logic circuit 35. . That is, the DA value when the count value is “2” to “8”, “12” to “18”, “22” to “28” For the holding operation, the DA value is set and the force is the time until the delay locked loop circuit 10-1 locks.
  • the DA value holding operation when the count value is “10”, “20”, “30”, etc. determines whether or not a cycle slip has occurred.
  • DA value hold in FIG. 6 means that the DA value currently set in the counter 13a is held as it is.
  • DA value (1 to N) realization logic circuits 33-1 to 33-n and logic circuit 34 when a selection signal is sent from decoder 32, sets a predetermined DA value in counter 13a ( Counter control signal transmission).
  • the reset signal generation logic circuit 35 sends a cycle slip reset signal to the sequential circuit 22 of the cycle slip detection circuit 20-1. As a result, the sequential circuit 22 is reset in the cycle slip detection circuit 20-1.
  • Fig. 7 shows the waveforms of the cycle slip detection circuit when locked
  • Fig. 8 shows the waveforms of the cycle slip detection circuit when cycle slip occurs in the direction that the delay amount becomes shorter
  • Fig. 9 shows the longer delay amount.
  • Each waveform of the cycle slip detection circuit when a cycle slip occurs in the direction shown is shown.
  • the output signal B of the delay circuit 11 is exactly one cycle behind the reference signal A.
  • the reference signal A is an input signal of the delay circuit 11 (a signal at point A of DLL10-1 shown in FIG. 1).
  • Output signal B is the output signal of delay circuit 11. No. (Signal at point B of DLLlO-l shown in Fig. 1).
  • the cycle slip detection circuit 20 when a cycle slip occurs, the cycle slip detection circuit 20 outputs an “H” level. On the other hand, when the cycle slip does not occur, the cycle slip detection circuit 20 outputs the “L” level.
  • the count control means 30 can cause the counter 13b to switch the initial setting value of the count based on the cycle slip detection signal output from the cycle slip detection circuit 20.
  • step 10 when the first DA value is selectively loaded among the medium forces of a plurality of DA values (step 10), the loaded DA value is set in the counter (coarse) 13b, and DLL10-1 is locked. (Lock mode Z non-lock mode switching function, step 11).
  • the sequential circuit 22 is reset (step 12), and after the WAIT TIME has elapsed, the output of the sequential circuit 22 is read (step 13). .
  • DAI two or more DA values are prepared (DAI, DA2, and DA3 in the figure). This is to ensure that the DLL can be locked with any one DA value in any CMOS process and is determined at design time (simulation time).
  • DAI, DA2, and DA3 are determined as shown in FIG.
  • the counter initial setting value is determined by simulation so that the DLL can be locked in all processes.
  • the DA value is switched in the order of DA1 ⁇ DA2 ⁇ DA3.
  • the DLL can be locked without measuring the delay amount of the delay circuit, so that the time required for calibration of the delay circuit can be shortened. Can do.
  • FIG. 2 is a block diagram showing the configuration of the delay locked loop circuit of this embodiment.
  • This embodiment is different from the first embodiment in the configuration of the cycle slip detection circuit. That is, in the first embodiment, the configuration includes the logic circuit and the sequential circuit, whereas in this embodiment, the maximum value or the minimum value of the counter is detected and the maximum value Z minimum value detection is performed.
  • the circuit has a configuration. Other components are the same as those in the first embodiment.
  • FIG. 12 the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the delay locked loop circuit 10-2 includes the delay circuit 11, the phase comparators 12a and 12b, the counters 13a and 13b, the DACs 14a and 14b, the calorie calculation 15, A noise circuit 16, a control circuit 17, a maximum value Z minimum value detection circuit 20-2, and a count control means 30 are provided.
  • the delay circuit 11, the phase comparators 12a and 12b, the counters 13a and 13b, the DACs 14a and 14b, the adder 15, the bias circuit 16, and the control circuit 17 are the same as those shown in FIG. Functions similar to those of the delay circuit 210, the phase comparators 220a and 220b, the counters 230a and 230b, the DACs 240a and 240b, the calorie calculation 250, the noise circuit 260, and the control circuit 270 in the delay locked loop circuit 200 Therefore, detailed description thereof will be omitted.
  • the count control means 30 also has the same function as the count control means 30 in the first embodiment of the delay locked loop circuit, and therefore detailed description thereof is omitted.
  • the maximum value Z minimum value detection circuit 20-2 as an embodiment of the cycle slip detection circuit 20 reads the count value of the counter (coarse) 13b, and this count value is the maximum value or the minimum value. It is determined whether or not the force is.
  • the count control means 30 performs DA value switching control on the counter 13b.
  • the count value is not the maximum value or the minimum value, it is determined that the output signal does not cause a cycle slip. In this case, the DA value is not switched because the lock is possible.
  • the initial setting value (DA value) of the counter is such that in any process of CMOS, the DLL can always be spoken with any one DA value. Two or more DA values are available (this DA value is determined by simulation).
  • step 20 when the first DA value is selectively loaded among the medium forces of a plurality of DA values (step 20), the loaded DA value is set in the counter (coarse) 13b and DLL10-2 is locked. (Lock mode Z non-lock mode switching function, step 21). After the WAIT TIME has elapsed, the count value of the counter 13b is read (step 22).
  • Step 21 to Step 23 are executed.
  • the configuration including the maximum value Z minimum value detection circuit as the cycle slip detection circuit can lock the DLL without measuring the delay amount of the delay circuit, and can be used for calibration of the delay circuit. It can shorten the time required.
  • the semiconductor test apparatus 40 of the present embodiment includes a timing generator 41, a pattern generator 42, a waveform shaper 43, and a logic comparison circuit 44.
  • the timing generator 41 outputs a delayed clock signal obtained by delaying the reference clock signal by a predetermined time.
  • the pattern generator 42 outputs a test pattern signal in synchronization with the reference clock signal.
  • the waveform shaper 43 shapes the test pattern signal according to the device under test (DUT) 45 and sends it to the DUT 45.
  • the logical comparator 44 compares the response output signal of the DUT 45 with the expected value data signal.
  • the timing generator 41 includes a delay locked loop circuit (DLL) 41-1 and a delay selection unit 41-2.
  • DLL delay locked loop circuit
  • FIG. 1 A specific circuit configuration of the timing generator 41 is shown in FIG.
  • the DLL 41-1 of the timing generator 41 has the same configuration as the DLL of the present invention described above (for example, the DLL 10-1 shown in FIG. 1, the DLL 10-2 shown in FIG. 12, etc.). And a variable delay circuit in which a plurality of stages of logic gates are connected in series.
  • the input signal (input clock) in FIG. 1 corresponds to the reference clock signal of this embodiment.
  • the delay selection unit 412 selects either V or the output of the inverter and outputs it as a delay signal.
  • the example shown in FIG. 15 includes a delay element 41-3 that generates a delay time of 250 ps or less.
  • the semiconductor integrated circuit 50 of the present embodiment includes, for example, four delay lock loop circuits (DLLs) 51-1 to 51-4 and low frequency references to the DLLs 51-1 to 51-4. And wiring 52 for distributing the clock signal.
  • DLLs delay lock loop circuits
  • each DLL 51-1 to 51-4 is the same as the configuration of the above-described DLL of the present invention (for example, DLL 10-1 shown in FIG. 1, DLL 10-2 shown in FIG. 12, etc.).
  • Each DLL 51 receives a low-frequency reference clock signal with small skew as an input signal.
  • each DLL51-1 to 51-4 can multiply the high-frequency operation clock.
  • a relay buffer for the clock signal becomes unnecessary, the skew of the clock signal can be reduced, and the design can be facilitated.
  • the skew of the reference clock signal is mainly caused by the transmission time of the wiring 52 from the input terminal 53 of the reference clock to each of the DLLs 51-1 to 51-4. For this reason, in this embodiment, the wiring lengths from the input terminal 52 of the reference clock to the DLLs 51-1 to 51-4 are made equal.
  • the semiconductor integrated circuit has such a configuration, it is necessary for calibration (calibration) of these DLLs when the DLLs mounted on the semiconductor integrated circuit are provided in the timing generator. You can save time.
  • the circuit size and power consumption of the transmission part can be reduced. Since the total number of buffer stages is reduced, the skew can be reduced.
  • the preferred embodiments of the delay locked loop circuit, the timing generator, the semiconductor test apparatus, the semiconductor integrated circuit, and the delay amount calibration method of the present invention have been described above.
  • the delay locked loop circuit, timing, and the like according to the present invention have been described.
  • a generator, a semiconductor test apparatus, a semiconductor integrated circuit, and a delay amount calibration method are not limited to the above-described embodiments. It goes without saying that various modifications can be made within the range described above.
  • the delay locked loop circuits of the first embodiment and the second embodiment described above are equipped with two phase comparators 12, two counters 13, and two DA converters 14, respectively, and a control circuit.
  • the force provided with the configuration 17 The delay locked loop circuit of the present invention is not limited to such a configuration.
  • the cycle slip detection circuit 20 and the count control means 30 are provided so that the cycle slip can be automatically detected and the delay circuit can be calibrated quickly.
  • a delay locked loop that includes one phase comparator 12, one counter 13, and one DA converter 14, and does not include an adder 15, a bias circuit 16, and a control circuit 17.
  • the cycle slip detection circuit 20 and the count control means 30 are provided, and the same effect can be obtained.
  • the delay lock loop circuit 10-4 equipped only with the fine system is equipped with the cycle slip detection circuit 20, and the fine counter 13 has a function for loading at least two to three DA values. It is.
  • a counter with a maximum count value of 1000 can be loaded with values “0”, “500”, “1000”.
  • the present invention is an invention related to calibration of a delay circuit in a delay lock loop circuit, it can be used for an apparatus or device equipped with a delay lock loop circuit.

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Abstract

　遅延量の測定に代わる手法で、カウンタの初期設定値を決めて、遅延回路の校正にかかる時間を短縮可能とする。 　複数のカウンタ設定値の中から一つのカウンタ設定値がロードされ、遅延ロックループ回路１０－１がロックモードに切り替えられ、サイクルスリップ検出回路２０－１の順序回路２２がリセットされ、その後、順序回路２２から出力されるサイクルスリップ検出信号が読み込まれると、このサイクルスリップ検出信号にもとづき、遅延回路１１の出力信号がサイクルスリップを起こしているか否かが判定され、起こしているときはカウンタ設定値が切り替えられ、一方起こしていないときは、ロックされて完了する。

Description

遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積 回路及び遅延量校正方法
技術分野
[0001] 本発明は、遅延回路の出力信号に与えられた遅延量が所定値になるように制御す る遅延ロックループ回路 (DLL)、この DLLを利用したタイミング発生器、このタイミン グ発生器を備えた半導体試験装置、前述の DLLを備えた半導体集積回路、さらに、 出力信号に与えられた遅延量を校正する遅延量校正方法に関する。
背景技術
[0002] 従来力も周波数遁倍器などの一手段として DLL (Delay Locked Loop)回路が 知られている。
DLLは、外部から与えられた基準クロック信号 (入力信号）と内部のクロック信号と の間に生じる時間差 (位相差)を回路的に制御して調整し、高速なクロックアクセス時 間や高い動作周波数を実現する回路である。
DLLは、その機能や使用目的などからロックアップタイムの短縮ィ匕ゃ遅延量の精度 の向上などが命題となっている力 それら命題を解決する観点から、従来のアナログ 制御の DLLに代えて、デジタル制御の DLLが提案されている（例えば、特許文献 1 参照。）。
[0003] ここで、従来の DLLの回路構成例について、図 19 (i) , (ii)を参照して説明する。
同図（i)は、従来の DLLの回路構成を示すブロック図、同図（ii)は、従来の DLLに おける各信号の経時変化を示すグラフである。
[0004] 同図（i)に示すように、従来の DLL100は、遅延回路 110と、位相比較器 120と、力 ゥンタ 130と、 DAコンバータ（DAC) 140とを備えている。
遅延回路 110は、同一の遅延量を有する複数の遅延素子が縦続接続された構成 となっており、入力信号 (基準信号、同図では入力クロック）に所定の遅延量を与え、 これを出力信号として出力する。
[0005] 位相比較器 120は、入力信号 (入力波形)とともに、遅延回路 110の出力信号（出 力波形)を入力する。そして、出力信号の値を入力信号に同期して検出する。この検 出結果力 入力信号に対する出力信号の位相の進み又は遅れを示す位相信号とし て出力される（同図 (ii)の (a) , (b) , (c) ) 0
カウンタ 130は、プライオリティエンコーダの機能を有しており、複数のビットで構成 された制御信号を、位相比較器 120からの位相信号により制御して出力する（同図 (i i)の (c) , (d) )。
[0006] DAコンバータ (遅延時間取得部） 140は、カウンタ 130から制御信号を入力し、こ の入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する そして、遅延回路 110は、 DAコンバータ 140から入力した遅延時間信号にもとづ いて、出力信号に所定の遅延量を与えて出力する。ここで、遅延回路 110は、遅延 時間信号中の「H」を示すビット数が多いほど、入力信号に対する出力信号の遅延時 間を長くする。一方、遅延時間信号中の「H」を示すビット数が少ないほど、入力信号 に対する出力信号の遅延時間を短くする。このような動作により、入力信号に対して 一定の遅延量を有した出力信号を出力することができる。
[0007] ところで、従来の DLLにおいては、ロックレンジ（Lock Range)を広げるために力 ゥンタのビット数を増やそうとすると、そのビット数が膨大になるという問題があった。 一方、カウンタのビット数が膨大とならないようにするために、カウンタ値の 1ビットの 変化に対する遅延時間の変化量 (分解能)を大きくすると、今度は、ジッタの低減を 十分図ることができな 、と 、う問題があった。
[0008] そこで、従来の DLLを改良した技術が提案されている。
この改良技術の DLLの構成を図 20に示す。
同図に示すように、 DLL200— 1は、例えば、同一の遅延量を有する複数の遅延 素子が縦続接続された遅延回路 210と、遅延回路 210の入力信号と出力信号とを入 力し、位相信号を出力する複数の位相比較器 220a、 220bと、対応する位相比較器 220から位相信号を入力し、制御信号を出力する複数のカウンタ 230a、 230bと、対 応するカウンタ 230から制御信号を入力し、この入力した制御信号のビット値に対応 した遅延時間を示す遅延時間信号を出力する複数の遅延時間取得部（DAコンパ一 タ（DAC) ) 240a、 240bと、これら複数の遅延時間取得部 240からそれぞれ出力さ れた各遅延時間信号の示す遅延時間を加算する加算部 250と、この加算部 250で 加算された遅延時間の和を遅延回路 210における各遅延素子の遅延時間に変換す る遅延時間制御部 (バイアス回路） 260とを備えた構成としてある。
[0009] そして、位相比較器 220、カウンタ 230、 DAコンバータ 240力 それぞれ二つずつ 備えられ、一方が fine (細分解能）の系を構成し、他方が coarse (粗分解能）の系を 構成している。ここで、図 21に示すように、入力信号 1周期からのずれが小さいときは fine部で追従し、一方、 fine部の桁上げまたは桁下げが起こった場合や、 1周期から のずれが大き 、ときは coarse部で追従するようにしてある。
[0010] これにより、遅延回路 210の遅延量が入力信号のちょうど 1周期になるようにコント口 ールされ、し力も、カウンタ 230のビット数を増大させることなぐロックレンジを拡張で きる。
さらに、粗い分解能の遅延時間と細かい分解能の遅延時間との総和が遅延量のず れの補償に反映されるため、単にカウンタ 230の分解能を大きくした場合に比べて、 ロックアップタイムを飛躍的に短縮できる。
[0011] ただし、振幅が大きいノイズに追従する場合には、カウンタ 230ではオーバーフロ 一 (カウント値が所定範囲より上方に超過）またはアンダーフロー (カウント値が所定 範囲より下方に超過）が生じてしまう。これを避けるために、カウンタ 230のビット数を 増やすことが考えられるが、これでは回路規模が大きくなるというデメリットがある。
[0012] そこで、図 22に示すように、 DLL200— 2力 各系の有する各カウンタ 230a、 230 bの動作について制御を行うコントロール回路（Controller) 270を備える構成とした 。そして、 fine系のカウンタ（第一カウンタ） 230aでカウント値が所定範囲を超過し、 c oarse系のカウンタ（第二カウンタ） 230bで HOLDの位相信号が出力されている場 合には、第一カウンタ 230aに対してカウント値を半値にさせ、また、第二カウンタ 230 bに対してカウントをアップ (桁上げ)又はダウン (桁下げ)させることとした。
このように、分解能が小さ!、遅延成分と分解能が大き!、遅延成分の桁上げ Z桁下 げ処理を行うことで、カウンタの回路規模を増大させることなぐロック範囲を広げるこ とができ、そのカウンタ 230でのオーバーフローやアンダーフローを避けることができ る。
特許文献 1：国際公開 WO03Z036796公報
発明の開示
発明が解決しょうとする課題
[0013] このように fine部と coarse部とを有する従来の DLL200—1、 200— 2は、位相比 較器等が一つずつし力備えられて 、な 、従前の DLL100に比べて、カウンタの回路 規模を増大させることなくロック範囲を広げることができるなど上述した各種問題を解 決する手段として非常に有効である。
ただし、 DLLでは、 CMOSプロセスのばらつき、電圧、温度によって遅延回路 210 の遅延量が大きく変動することがあり、例えば、同じ DAコンバータの設定値でも遅延 量が 1. 5周期を超えるものや、 0. 5周期に満たないものが出てくることがある。そうす ると、遅延回路の出力信号にサイクルスリップが起こることが考えられた。
[0014] サイクルスリップとは、図 23、図 24に示すように、遅延回路の出力信号が本来有す べき遅延量 (例えば 1周期遅れの遅延量)を含む所定の範囲（例えば 1. 5周期遅れ 力 0. 5周期遅れまでの範囲）よりも速いあるいは遅い遅延量を有するため、本来補 償されるべき方向とは逆の方向に補償されて、その遅延量が増大又は固定（はりつき )してしまう現象をいう。
なお、図 23は、遅延回路の遅延量が 1. 5周期より長い場合にサイクルスリップを起 こしている状態、図 24は、遅延回路の遅延量が 0. 5周期より短い場合にサイクルスリ ップを起こして 、る状態をそれぞれ示す。
[0015] このようなサイクルスリップを回避するために、従来では、各 DLL回路毎に遅延回 路の遅延量を測定し、この遅延量が入力信号の 1周期遅れ近辺の値になるように適 切なカウンタの初期設定値を決めて 、た。
しかし、従来の遅延量の測定方法は、カウンタの設定値を 1つずつ切り替えてロー ドし、その都度遅延量を測定していたため、遅延回路の校正に時間が力かっていた。
[0016] 本発明は、上記の事情にかんがみなされたものであり、遅延量の測定に代わる手 法で、カウンタの初期設定値を決めて、遅延回路の校正にカゝかる時間を短縮可能と する遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及 び遅延量校正方法の提供を目的とする。
課題を解決するための手段
[0017] この目的を達成するため、本発明の遅延ロックループ回路は、同一の遅延量を有 する複数の遅延素子を縦続接続するとともに、入力信号に所定の遅延量を与え出力 信号として出力する遅延回路と、入力信号と出力信号との位相差にもとづく位相信号 を出力する位相比較器と、この位相比較器から位相信号を入力し、制御信号を出力 するカウンタと、このカウンタ力 制御信号を入力し、遅延時間信号を出力する遅延 時間取得部とを備えた遅延ロックループ回路であって、出力信号がサイクルスリップ を起こしているカゝ否かを検出するサイクルスリップ検出回路と、サイクルスリップを起こ していることが検出されるとカウンタのカウント値を制御するカウント制御手段とを備え た構成としてある。
[0018] 遅延ロックループ回路をこのような構成とすると、遅延回路の出力信号がサイクルス リップを起こしている力否かをサイクルスリップ検出回路で自動的に検出でき、この検 出結果にもとづいてカウント制御手段がカウンタのカウント値を自動的に制御できる。 これにより、カウンタの初期設定値の切り替えやその設定値のロード、そしてロックモ ードの実行を数回程度行うだけで、適切な設定値を簡単に見つけ出すことができる。 このことから、カウンタの設定値をロードするたびに遅延回路の遅延量を測定すると いう作業が不要となる。したがって、遅延量の測定に代わる手法として上述のサイク ルスリップ検出回路やカウント制御手段を備えることで、適切なカウンタの初期設定 値を簡便かつ即座に決めることができ、遅延回路の校正に力かる時間を短縮できる。
[0019] また、本発明の遅延ロックループ回路は、サイクルスリップ検出回路力 入力信号と 出力信号とを入力し、それら入力信号と出力信号との位相が一致している力否かを 示す位相差検出信号を出力する論理回路と、この論理回路からの位相差検出信号 にもとづき、出力信号がサイクルスリップを起こして ヽるか否かを示すサイクルスリップ 検出信号を出力する順序回路とを有した構成としてある。
[0020] 遅延ロックループ回路をこのような構成とすれば、順序回路から出力されたサイクル スリップ検出回路にもとづいて出力信号がサイクルスリップを起こしているカゝ否かを判 定できる。 例えば、カウンタの初期設定値がロードされ、 DLLをロックモードにして、順序回路 をリセットすると、その順序回路力も出力されたサイクルスリップ検出信号は、出力信 号がサイクルスリップを起こして 、るときと起こして!/、な 、ときとで異なる値となる。例え ば、サイクルスリップを起こしているときは「H」と示す信号、起こしていないときは「L」 を示す信号となる。
このため、論理回路と順序回路とを組み合わせたサイクルスリップ検出回路により、 サイクルスリップの発生の有無を検出でき、これに応じた遅延回路の校正を可能とす る。
[0021] また、本発明の遅延ロックループ回路は、論理回路が、論理積回路とこの論理積回 路の一方の入力信号を否定する否定回路とを組み合わせた回路、又は、排他的論 理和回路を有した構成としてある。
[0022] 遅延ロックループ回路をこのような構成とすると、出力信号にサイクルスリップが起き て 、るときには、論理回路の出力波形が「H」と「L」とを繰り返すグリッジの波形を出 力することができる。このため、順序回路では、サイクルスリップが起きていないときに は「L」、起きているときには「H」の信号を出力することができる。これにより、サイクル スリップ検出回路にて、サイクルスリップの検出が可能となる。
[0023] また、本発明の遅延ロックループ回路は、順序回路力 S—Rラッチ回路、 Dフリップ フロップ回路、 D—ラッチ回路のうちの一つ以上を含む構成としてある。
遅延ロックループ回路をこのような構成とすれば、論理回路から出力された信号に もとづいて、順序回路は、サイクルスリップが起きていないときに「L」の信号を、一方 起きて 、るときには「H」の信号をそれぞれ出力することができる。
[0024] また、本発明の遅延ロックループ回路は、遅延時間取得部が、分解能の異なる複 数の遅延時間取得部を有し、カウンタが、複数の遅延時間取得部にそれぞれ対応し て備えられ、カウント制御手段が、粗い分解能の遅延時間取得部に対応して備えら れたカウンタにおけるカウント値を制御する構成としてある。
遅延ロックループ回路をこのような構成とすると、カウンタの初期設定値を自動的に 切り替えて、ロックモードでロックする適切な設定値を容易に見つけ出すことができる [0025] また、本発明の遅延ロックループ回路は、サイクルスリップ検出回路力 カウンタの カウント値が最大値又は最小値を示している力否かを検出する最大値 Z最小値検出 回路を有した構成としてある。
[0026] 遅延ロックループ回路をこのような構成とすれば、出力信号がサイクルスリップを起 こして 、るか否かを容易に検出できる。
サイクルスリップが起こっている状態とは、すなわち、出力信号の位相が入力信号 に対して大きく遅れ又は進んで 、るために、カウンタのカウント値が最大値又は最小 値を示したところで固定され（はりつ 、て）、ロックされな 、状態を!、う。
このため、カウンタのカウント値が最大値又は最小値を示していることを検出するこ とで、出力信号がサイクルスリップを起こして 、るか否かを判定できる。
[0027] また、本発明のタイミング発生器は、同一の遅延量を有する複数の遅延素子が縦 続接続された遅延回路を含む遅延ロックループ回路と、いずれかの遅延素子の出力 を選択し、これを遅延信号として出力する遅延選択部とを備えたタイミング発生器で あって、遅延ロックループ回路力 上記請求項 1〜請求項 6のいずれかに記載の遅 延ロックループ回路力もなる構成としてある。
[0028] タイミング発生器をこのような構成とすると、そのタイミング発生器に一以上の DLL が備えられている場合に、それら DLLの校正 (キャリブレーション）に要する時間を短 縮できる。
[0029] また、本発明の半導体試験装置は、基準クロック信号を所定時間遅延した遅延クロ ック信号を出力するタイミング発生器と、基準クロック信号に同期して試験パターン信 号を出力するパターン発生器と、試験パターン信号を被試験デバイスに応じて整形 し、当該被試験デバイスへ送る波形整形器と、被試験デバイスの応答出力信号と期 待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、タイミ ング発生器が、請求項 7記載のタイミング発生器カゝらなる構成としてある。
半導体試験装置をこのような構成とすれば、タイミング発生器に備えられた一以上 の DLLの校正を短時間で行うことができる。
[0030] また、本発明の半導体集積回路は、発振周波数が互いに等しい複数の遅延ロック ループ回路と、各遅延ロックループ回路へ、発振周波数よりも低周波数の基準クロッ ク信号を分配する配線とを備えた半導体集積回路であって、遅延ロックループ回路 力 上記請求項 1〜請求項 6のいずれかに記載の遅延ロックループ回路力 なる構 成としてある。
[0031] 半導体集積回路をこのような構成とすると、この半導体集積回路に搭載されたー以 上の DLLがタイミング発生器に備えられて ヽる場合に、それら DLLの校正 (キヤリブ レーシヨン）に要する時間を短縮できる。
[0032] しかも、遠距離の CLK伝送を低周波で行 ヽ、ローカル部分で DLLを用いて遁倍す るため、伝送部分の回路規模 ·消費電力を削減することができ、全体のノ ッファ段数 が少なくてすむため、スキューも小さくすることができる。
これは、 LSIの内部の長距離を高周波の CLK伝送を行うと、低周波の CLK伝送に 比べて、ノ ッファ間隔を短縮して負荷容量を減らすか、ノ ッファの駆動能力を増やす 力の処置が必要になり、どちらも、回路規模増大 ·消費電力増大となるためである。ま た、各ブロックまでのバッファ段数の差も大きくなるため、スキューも増大するためであ る。
[0033] また、本発明の遅延量校正方法は、遅延ロックループ回路の遅延回路が出力信号 に与えた遅延量を校正する遅延量校正方法であって、カウンタにおける複数の初期 設定値のうちの一つの初期設定値をロードし、出力信号の遅延量が遅延回路の入 力信号に対する所定の遅延量となるようにロックモードを実行し、サイクルスリップ検 出回路でサイクルスリップが検出されると、他の初期設定値をロードしてロックモード を実行し、サイクルスリップ検出回路でサイクルスリップが検出されなくなると、出力信 号の遅延量がロックされて終了する方法としてある。
半導体集積回路をこのような方法とすれば、簡易な手順で、短時間に遅延回路の 校正を行うことができる。
発明の効果
[0034] 以上のように、本発明によれば、遅延回路の出力信号がサイクルスリップを起こして いる力否かをサイクルスリップ検出回路で自動的に検出でき、この検出結果にもとづ いてカウント制御手段がカウンタのカウント値を自動的に制御できる。これにより、カウ ンタの初期設定値の切り替えやその設定値のロード、そしてロックモードの実行を数 回程度行うだけで、適切な設定値を簡単に見つけ出すことができる。
このため、カウンタの設定値をロードするたびに遅延回路の遅延量を測定するとい う作業が不要となる。したがって、遅延量の測定に代わる手法として上述のサイクルス リップ検出回路やカウント制御手段を備えることで、適切なカウンタの初期設定値を 簡便かつ即座に決めることができ、遅延回路の校正に力かる時間を短縮できる。 図面の簡単な説明
[図 1]本発明の第一実施形態における遅延ロックループ回路の構成を示すブロック 図である。
[図 2]サイクルスリップ検出回路の構成を示すブロック図である。
[図 3]サイクルスリップ検出回路を構成する論理回路の具体例を示す回路図であって 、（i)は、第一論理回路である排他的論理和回路、（ii)は、第二論理回路である否定 回路及び論理積回路を示す。
[図 4]サイクルスリップ検出回路を構成する順序回路の具体例を示す回路図であって 、（i)は、 S—Rラッチ回路、（ii)は、 D—フリップフロップ回路、（iii)は、 D—ラッチ回路 を示す。
[図 5]カウント制御手段の具体的な構成を示す回路図である。
[図 6]カウント制御手段におけるシーケンサ Zカウンタの出力と、この出力の各値に対 応するハードウェア処理手順の動作を示す波形図である。
[図 7]ロックした場合のサイクルスリップ検出回路における各波形を示す波形図である
[図 8]遅延量が短くなる方向にサイクルスリップが起こった場合のサイクルスリップ検出 回路における各波形を示す波形図である。
[図 9]遅延量が長くなる方向にサイクルスリップが起こった場合のサイクルスリップ検出 回路における各波形を示す波形図である。
[図 10]第一実施形態の遅延ロックループ回路における遅延回路の構成の動作を示 すフローチャートである。
[図 11]カウンタの初期設定値を示すグラフである。
[図 12]本発明の第二実施形態における遅延ロックループ回路の構成を示すブロック 図である。
圆 13]第二実施形態の遅延ロックループ回路における遅延回路の構成の動作を示 すフローチャートである。
圆 14]本発明の半導体試験装置の構成を示すブロック図である。
[図 15]本発明のタイミング発生器の構成を示すブロック図である。
圆 16]本発明の半導体集積回路の構成を示すブロック図である。
[図 17]本発明の遅延ロックループ回路の他の構成を示すブロック図である。
[図 18]本発明の遅延ロックループ回路のさらに他の構成を示すブロック図である。
[図 19]従来の遅延ロックループ回路の構成を示す回路図と、この遅延ロックループ回 路における各信号の経時変化を示す波形図である。
[図 20]従来の遅延ロックループ回路の他の構成を示す回路図である。
[図 21]従来の遅延ロックループ回路において出力信号をロックする状況を説明する ためのグラフである。
[図 22]従来の遅延ロックループ回路のさらに他の構成を示す回路図である。
[図 23]遅延回路の遅延量が 1. 5周期より長 、場合にサイクルスリップを起こして!/、る 状態を示す波形図である。
[図 24]遅延回路の遅延量が 0. 5周期より短 、場合にサイクルスリップを起こして!/、る 状態を示す波形図である。
符号の説明
10- 1, 10- 2, 10- 3, 10-4 遅延ロックループ回路（DLL)
11 遅延回路
12a, 12b 位相比較器
13a、 13b カウンタ
14aゝ 14b DAコンバータ（DAC)
15 加算部
16 バイアス回路
17 コントロール回路
20- 1 サイクルスリップ検出回路 21 論理回路
21 - 1 排他的論理和回路 (第一論理回路）
21 - 2 第二論理回路
22 順序回路
22- 1 S— Rラッチ回路
22- 2 D—フリップフロップ回路
22- 3 D—ラッチ回路
20- 2 最大値 Z最小値検出回路
30 カウント制御手段
31 シーケンサ Zカウンタ
32 デコーダ
33— 1〜33— n DA値（1〜N)実現論理回路
34 論理回路
35 リセット信号生成論理回路
40 半導体試験装置
41 タイミング発生器
41 - 1 DLL
50 半導体集積回路
51— 1〜51— 4 DLL
発明を実施するための最良の形態
[0037] 以下、本発明に係る遅延ロックループ回路、タイミング発生器、半導体試験装置、 半導体集積回路及び遅延量校正方法の好ましい実施形態について、図面を参照し て説明する。
[0038] [遅延ロックループ回路の第一実施形態]
まず、本発明の遅延ロックループ回路の第一実施形態について、図 1を参照して説 明する。
同図は、本実施形態の遅延ロックループ回路の構成を示すブロック図である。
[0039] 同図に示すように、遅延ロックループ回路 10— 1は、遅延回路 11と、位相比較器 1 2a、 12bと、カウンタ 13a、 13bと、 DAC14a、 14bと、カロ算咅 15と、ノィァス回路 16と 、コントロール回路 17と、サイクルスリップ検出回路 20— 1と、カウント制御手段 30と を有している。
[0040] なお、遅延回路 11、位相比較器 12a、 12b、カウンタ 13a、 13b、 D AC 14a, 14b、 加算部 15、バイアス回路 16、コントロール回路 17については、図 22に示した従来の 遅延ロックループ回路 200— 2における遅延回路 210、位相比較器 220a、 220b,力 ゥンタ 230a、 230b, DAC240a、 240b,カロ算咅 250、 ノィァス回路 260、コントロー ル回路 270と同様の機能を有しているため、それらの詳細な説明は省略する。
[0041] ここで、サイクルスリップ検出回路 20— 1は、遅延回路 11の入力信号と出力信号と を比較して、その出力信号がサイクルスリップを起こしているか否かを検出する回路 である。
[0042] このサイクルスリップ検出回路 20—1は、図 2に示すように、論理回路 21と、順序回 路 22とを有している。
論理回路 21は、遅延回路 11の入力信号 (入力クロック A)と、その出力信号 (遅延 回路出力 B)とを入力し、それら入力信号と出力信号との間に位相差が生じていると きには、「H」と「L」とを繰り返すグリッジを有した信号 (位相差検出信号)を出力し、一 方、位相差が生じていないときには、「L」を示す位相差検出信号を出力する。
[0043] この論理回路 22は、図 3 (i)に示すように、例えば、排他的論理和回路 (XOR回路 、第一論理回路） 21— 1で構成できる。この第一論理回路 21— 1の論理式は、例え ば (A · NOT (B) ) + (NOT (A) · B)などとされる。
また、論理回路 21は、図 3 (ii)に示すように、例えば、論理積回路と、この論理積回 路の一方の入力を否定する否定回路とを組み合わせた回路 (第二論理回路 21— 2) で構成できる。この第二論理回路 21—2の論理式は、 ΝΟΤ (Α) ·Βとなる。
なお、第二論理回路 21— 2においては、入力クロック Αと遅延回路 Βとが逆になつ ていてもよい。すなわち、論理式を Α·ΝΟΤ (Β)とすることができる。
[0044] 順序回路 22は、論理回路 21からの位相差検出信号にもとづいてサイクルスリップ 検出信号を出力する。例えば、位相差検出信号が「L」を示す信号の場合、サイクル スリップ検出信号は、「L」を示す信号となる。一方、位相差検出信号が「H」と「L」とを 繰り返すグリッジを有した信号の場合、サイクルスリップ検出信号は、「H」を示す信号 となる。
[0045] この順序回路 22は、図 4 (i)に示すように、 S—Rラッチ回路 (第一順序回路） 22— 1 で構成できる。この S—Rラッチ回路 22— 1においては、 S (セット)側に論理回路 21 の出力 (位相差検出信号)が入力され、 R (リセット)側にリセット信号が入力される。 また、順序回路 22は、 04 (ii)に示すように、 D—フリップフロップ回路 (第二順序回 路） 22— 2で構成できる。この D フリップフロップ回路 22— 2においては、 D端子に Hレベルの信号が入力され、 CK端子に論理回路 21の出力信号が入力され、リセット 端子にリセット信号が入力される。そして、 CK端子に論理回路 21の出力 (位相差検 出信号)が入力されると、 D端子に入力された Hレベルの信号が Q端子から出力され る。
[0046] さらに、順序回路 22は、図 4 (iii)に示すように、 D—ラッチ回路 (第三順序回路） 22
3で構成できる。この D—ラッチ回路 22— 3においては、 D端子に Hレベルの信号 が入力され、反転された論理回路 21の出力 (位相差検出信号)が入力され、リセット 端子にリセット信号が入力される。そして、反転された論理回路 21の出力 (位相差検 出信号)が入力されると、 D端子に入力された Hレベルの信号が Q端子から出力され る。
[0047] カウント制御手段 30は、サイクルスリップ検出回路 20からのサイクルスリップ検出信 号にもとづいて、 coarseのカウンタ 13bに対し新たな初期設定値をロードさせる。 このカウント制御手段 30は、ハードウェア処理で実行するものと、ソフトウェア処理 で実行するものとがある。
[0048] ハードウェア処理で実行するカウント制御手段 30は、図 5に示すように、シーケンサ Zカウンタ 31と、デコーダ 32と、 DA値（1〜N)実現論理回路 33— 1〜33— nと、論 理回路 34と、リセット信号生成論理回路 35とを備えている。
なお、シーケンサ Zカウンタ 31とデコーダ 32とは、シーケンサ回路として構成される
[0049] ここで、シーケンサ/カウンタ 31は、サイクルスリップ検出回路 20— 1からのシーケ ンサ制御信号 (サイクルスリップ検出信号)を入力し、このシーケンサ制御信号の示す 値にもとづ 、てカウントを行 、、このカウント結果を出力する。
例えば、シーケンサ制御信号力 S「1」を示す場合 (遅延ロックループ回路 10— 1がサ イクルスリップを起こしている場合）は、シーケンサ Zカウンタ 31は、 + 1のカウントを 行う。このカウント動作後のカウント値は、入力信号 (入力クロック）の入力タイミングに 応じてデコーダ 32へ送られる。
一方、シーケンサ制御信号が「0」を示す場合 (遅延ロックループ回路 10— 1がサイ クルスリップを起こしていない場合）は、シーケンサ/カウンタ 31は、カウント動作を行 わない。
[0050] デコーダ 32は、シーケンサ/カウンタ 31からのカウント値にもとづいて、 DA値（1〜 N)実現論理回路 33— 1〜33—n又はリセット信号生成論理回路 35の 、ずれかへ選 択信号を送る。
このデコーダ 32の動作を図 6を参照して説明する。同図は、シーケンサ Zカウンタ 3 1の出力とカウント制御手段 (ノ、一ドウエア処理手段） 30の動作との関係を示す波形 図である。
[0051] シーケンサ Zカウンタ 31の出力（カウント値）は、同図に示すように、「1」、「2」、「3」 、 · ' ·「30」、「31」· · ·のような値を示す。
例えば、そのカウント値が「1」のときは、対応する動作は「DA1 SET」であって、選 択信号が DA値 1実現論理回路 33— 1へ送られる。カウント値が「11」のときは、対応 する動作は「DA2 SET」であって、選択信号が DA値 2実現論理回路 33— 2へ送ら れる。カウント値が「21」のときは、対応する動作は「DA3 SET」であって、選択信号 が DA値 3実現論理回路 33— 3へ送られる。このように、カウント値が「10m+ l」のと きは、カウンタ 13aの DA値を切り替えるように、選択信号が DA値（1〜N)実現論理 回路 33— 1〜33— nの!、ずれか対応するものに送られる。
[0052] カウント値が「9」、「19」、「29」· · ·のように「10m+ 9」であるときは、対応する動作 は「CLR」であって、選択信号がリセット信号生成論理回路 35へ送られる。
カウント値が「10m+ l」又は「10m+ 9」以外の場合は、選択信号は、 DA値（1〜 N)実現論理回路 33— 1〜33—n又はリセット信号生成論理回路 35へは送られない 。すなわち、カウント値が「2」〜「8」、「12」〜「18」、「22」〜「28」· · ·のときの DA値 保持動作については、 DA値を設定して力も遅延ロックループ回路 10— 1がロックす るまでの時間である。
また、カウント値が「10」、「20」、「30」 · · ·のときの DA値保持動作については、サイ クルスリップして 、るかどうかの判断となる。
なお、図 6における「DA値保持」とは、現在カウンタ 13aにセットされている DA値を そのまま保持することをいう。
[0053] DA値（1〜N)実現論理回路 33— 1〜33— n及び論理回路 34は、デコーダ 32か ら選択信号が送られてくると、所定の DA値をカウンタ 13aにセットする（カウンタ制御 信号の送信)。
ここで、選択信号が DA値 1実現論理回路 33— 1に送られてきたときは、「DA1」が カウンタ 13aにセットされ、選択信号が DA値 2実現論理回路 33— 2に送られてきたと きは、「DA2」がカウンタ 13aにセットされ、選択信号が DA値 3実現論理回路 33— 3 に送られてきたときは、「DA3」がカウンタ 13aにセットされる。そして、選択信号が DA 値 N実現論理回路 33— nに送られてきたときは、「DA N」がカウンタ 13aにセットさ れる。
[0054] リセット信号生成論理回路 35は、デコーダ 32から選択信号が送られてくると、サイク ルスリップリセット信号をサイクルスリップ検出回路 20— 1の順序回路 22へ送る。これ により、サイクルスリップ検出回路 20— 1では、順序回路 22のリセットが行われる。
[0055] 次に、サイクルスリップ検出回路の動作について、図 7〜図 9を参照して説明する。
図 7は、ロックした場合のサイクルスリップ検出回路の各波形、図 8は、遅延量が短く なる方向にサイクルスリップが起こった場合のサイクルスリップ検出回路の各波形、図 9は、遅延量が長くなる方向にサイクルスリップが起こった場合のサイクルスリップ検 出回路の各波形を示す。
[0056] まず、 DLLロック時におけるサイクルスリップ検出回路の動作について、図 7を参照 して説明する。
DLLロック時とは、遅延回路 11の出力信号 Bが基準信号 Aに比べてちょうど 1サイ クル遅れている状態をいう。なお、基準信号 Aは、遅延回路 11の入力信号（図 1に示 した DLL10— 1の A点の信号)である。また、出力信号 Bは、遅延回路 11の出力信 号（図 1に示した DLLlO—lの B点の信号）である。
[0057] この場合は、図 7に示すように、基準信号 Aと出力信号 Bの位相は一致しており、サ イクルスリップは起こっていない（同図（i) , (ii) ) oこのとき、論理回路 21からは「L」レ ベルの信号が出力され（同図 (iii) )、順序回路 22からも「L」レベルの信号が出力され る（同図 (iv) )。
[0058] 次いで、遅延量が短くなる方向にサイクルスリップが起こったときのサイクルスリップ 検出回路の動作について、図 8を参照して説明する。
同図では、 coarseカウンタ 13bの値が最大値又は最小値になるまでサイクルスリツ プした状態となるので位相は一致しない（同図 (i) , 00) oこのとき、論理回路 21の出 力信号は、細 、パルス幅のグリッジを有する「H」レベルの信号が出力される (同図（iii ) )。これにより、順序回路 22の出力信号は、「H」レベルが出力される（同図（iv) )。
[0059] 次いで、遅延量が長くなる方向にサイクルスリップが起こったときのサイクルスリップ 検出回路の動作について、図 9を参照して説明する。
同図に示した場合と図 8に示した場合とを比較すると、基準信号 Aに対する遅延回 路出力 Bの位相差が大きく異なるという点で相違するものの、遅延回路 11の出力信 号 Bにサイクルスリップが起こっている点では共通する。このため、図 9に示した場合 においても、 coarseカウンタ 13bの値が最大値又は最小値になるまでサイクルスリツ プした状態となるので位相は一致しない（同図 (i) , 00) oこのとき、論理回路 21の出 力信号は、細 、パルス幅のグリッジを有する「H」レベルの信号が出力される (同図（iii ) )。これにより、順序回路 22の出力信号は、「H」レベルが出力される（同図（iv) )。
[0060] このように、サイクルスリップが起こるときは、サイクルスリップ検出回路 20は、 "H"レ ベルを出力する。一方、サイクルスリップが起こっていないときは、サイクルスリップ検 出回路 20は、 "L"レベルを出力する。
これにより、カウント制御手段 30では、そのサイクルスリップ検出回路 20から出力さ れたサイクルスリップ検出信号にもとづき、カウンタ 13bにカウントの初期設定値を切 り替免させることができる。
[0061] 次に、カウンタの値を設定して力 DLLをロックさせるまでの動作 (遅延量校正方法 )について、図 10を参照して説明する。 前提として、カウンタの初期設定値（DA値）については、 CMOSのいかなるプロセ スにおいても、どれか一つの DA値で DLLが必ずロックできるように、二つ以上の DA 値が用意されている（この DA値は、シミュレーションで決める）。
[0062] まず、複数の DA値の中力も最初の DA値が選択的にロードされると (ステップ 10)、 そのロードされた DA値がカウンタ（coarse) 13bに設定され、 DLL10— 1がロックモ ードに切り替えられる（ロックモード Z非ロックモード切替機能、ステップ 11)。
ここで、ロックするまでの状態が順序回路 22に残っているため、順序回路 22のリセ ットが行われ (ステップ 12)、 WAIT TIME経過後、順序回路 22の出力が読み込ま れる (ステップ 13)。
[0063] この読み込まれた順序回路 22の出力（サイクルスリップ検出信号）がどの値を示し て!、るかが判定される (ステップ 14)。
判定の結果、サイクルスリップ検出信号カ^ H」を示しているとき、すなわちサイクル スリップが起こっていることを示しているときは、 DA値が切り替えられ (カウンタ設定値 の切り替え、ステップ 15)、この切り替えられた D A値においてステップ 11〜ステップ 1 5の動作が実行される。
一方、サイクルスリップ検出信号が「L」を示しているとき、すなわちサイクルスリップ が起こって 、な 、ことを示して 、るときは、 DLLのロックが完了する（ステップ 16)。
[0064] このような手順で、 DLLのロックが完了するまで DA値を 2〜3回切り替えることで、 最適な DA値を容易かつ簡便に見つけ出すことができる。
[0065] 次に、カウンタ初期設定値の選択方法について、図 11を参照して説明する。
まず、 DA値は、二つ以上用意される（同図においては、 DAI, DA2, DA3の三つ )。これは、 CMOSのいかなるプロセスにおいても、どれか一つの DA値で DLLが必 ずロックできるようにするためであり、設計時 (シミュレーション時）に定められる。
[0066] ここで、 DAI, DA2, DA3を図 11のように定めたものとする。
この場合、 DA1をカウンタ 13bに設定したときは、プロセス fastはロックする力 プロ セス typとプロセス slowはロックしな!、。
また、 DA2をカウンタ 13bに設定したときは、プロセス fastとプロセス typはロックす る力 プロセス slowはロックしな!/、。 さらに、 DA3をカウンタ 13bに設定したときは、プロセス typとプロセス slowはロック するが、プロセス fastはロックしない。
[0067] このように、すべてのプロセスにおいて DLLがロックできるようカウンタ初期設定値 がシミュレーションで定められる。
そして、サイクルスリップが検出されると、 DA1→DA2→DA3のように DA値の切り 替えを行う。
これにより、 CMOSのいかなるプロセスにおいても、どれか一つの DA値で DLLが 必ずロックできるようになる。
[0068] 以上説明したように、本実施形態の遅延ロックループ回路によれば、遅延回路の遅 延量を測定することなぐ DLLをロックできるので、遅延回路の校正に力かる時間を 短縮することができる。
[0069] [遅延ロックループ回路の第二実施形態]
次に、本発明の遅延ロックループ回路の第二の実施形態について、図 12を参照し て説明する。
同図は、本実施形態の遅延ロックループ回路の構成を示すブロック図である。 本実施形態は、第一実施形態と比較して、サイクルスリップ検出回路の構成が相違 する。すなわち、第一実施形態では、論理回路と順序回路とを備えた構成としたのに 対し、本実施形態では、カウンタの最大値あるいは最小値を検出してカウンタ制御を 行う最大値 Z最小値検出回路を備えた構成としている。他の構成要素は第一実施 形態と同様である。
したがって、図 12において、図 1と同様の構成部分については同一の符号を付して 、その詳細な説明を省略する。
[0070] 図 12に示すように、遅延ロックループ回路 10— 2は、遅延回路 11と、位相比較器 1 2a、 12bと、カウンタ 13a、 13bと、 DAC14a、 14bと、カロ算咅 15と、ノィァス回路 16と 、コントロール回路 17と、最大値 Z最小値検出回路 20— 2と、カウント制御手段 30と を有している。
[0071] なお、遅延回路 11、位相比較器 12a、 12b、カウンタ 13a、 13b、 D AC 14a, 14b、 加算部 15、バイアス回路 16、コントロール回路 17については、図 22に示した従来の 遅延ロックループ回路 200における遅延回路 210、位相比較器 220a、 220b,カウン タ 230a、 230b, DAC240a、 240b,カロ算咅 250、ノ ィァス回路 260、コントローノレ 回路 270と同様の機能を有しているため、それらの詳細な説明は省略する。
また、カウント制御手段 30についても、遅延ロックループ回路の第一実施形態にお けるカウント制御手段 30と同様の機能を有しているため、詳細な説明は省略する。
[0072] ここで、サイクルスリップ検出回路 20の一実施形態である最大値 Z最小値検出回 路 20— 2は、カウンタ（coarse) 13bのカウント値を読み出し、このカウント値が最大値 又は最小値である力否かを判定する。
判定の結果、カウント値が最大値又は最小値であるときは、出力信号がサイクルスリ ップを起こしているものと判定される。この場合は、カウント制御手段 30でカウンタ 13 bに対し DA値の切り替え制御が行われる。
一方、カウント値が最大値又は最小値でないときは、出力信号がサイクルスリップを 起こしていないものと判定される。この場合は、ロック可能な状態であるため、 DA値 の切り替えは行われない。
[0073] 次に、カウンタの値を設定して力 DLLをロックさせるまでの動作 (遅延量校正方法 )について、図 13を参照して説明する。
なお、前提として、第一実施形態と同様に、カウンタの初期設定値 (DA値）につい ては、 CMOSのいかなるプロセスにおいても、どれか一つの DA値で DLLが必ず口 ックできるように、二つ以上の DA値が用意されている（この DA値は、シミュレーション で決める）。
[0074] まず、複数の DA値の中力も最初の DA値が選択的にロードされると (ステップ 20)、 そのロードされた DA値がカウンタ（coarse) 13bに設定され、 DLL10— 2がロックモ ードに切り替えられる（ロックモード Z非ロックモード切替機能、ステップ 21)。 WAIT TIME経過後、カウンタ 13bのカウント値が読み込まれる（ステップ 22)。
[0075] この読み込まれたカウント値が最大値又は最小値を示して 、るかが判定される (ス テツプ 23)。
判定の結果、最大値又は最小値を示しているときは、サイクルスリップが起こってい るものとされて、 DA値が切り替えられ (ステップ 24)、この切り替えられた D A値にお いてステップ 21〜ステップ 23の動作が実行される。
一方、最大値又は最小値を示していないときは、サイクルスリップが起こっておらず 、 DLLのロックが完了する（ステップ 25)。
[0076] このような手順で、 DLLのロックが完了するまで DA値を 2〜3回切り替えることで、 最適な DA値を容易かつ簡便に見つけ出すことができる。
[0077] 以上説明したように、サイクルスリップ検出回路として最大値 Z最小値検出回路を 備えた構成とすることで、遅延回路の遅延量を測定することなぐ DLLをロックでき、 遅延回路の校正に力かる時間を短縮することができる。
[0078] [タイミング発生器及び半導体試験装置]
次に、本実施形態のタイミング発生器及びそれを備えた半導体試験装置にっ ヽて 、図 14を参照して説明する。
同図に示すように、本実施形態の半導体試験装置 40は、タイミング発生器 41と、パ ターン発生器 42と、波形整形器 43と、論理比較回路 44とを備えて構成されている。
[0079] タイミング発生器 41は、基準クロック信号を所定時間遅延した遅延クロック信号を出 力する。パターン発生器 42は、基準クロック信号に同期して試験パターン信号を出 力する。波形整形器 43は、試験パターン信号を被試験デバイス (DUT) 45に応じて 整形し、その DUT45へ送る。論理比較器 44は、 DUT45の応答出力信号と期待値 データ信号とを比較する。
[0080] ここで、タイミング発生器 41は、遅延ロックループ回路 (DLL) 41— 1と、遅延選択 部 41—2とを備えている。
このタイミング発生器 41の具体的な回路構成を図 15に示す。
同図に示すように、タイミング発生器 41の DLL41—1は、上述した本発明の DLL ( 例えば、図 1に示す DLL10— 1、図 12に示す DLL10— 2など）と同じ構成を有して おり、複数段の論理ゲートを直列に接続した可変遅延回路を含んでいる。ただし、図 1における入力信号 (入力クロック）は、本実施形態の基準クロック信号に相当する。 遅延選択部 41 2は、 V、ずれかのインバータの出力を選択して遅延信号として出 力する。さらに、図 15に示す例では、 250ps以下の遅延時間を生じさせる遅延素子 41— 3を備えている。 [0081] タイミング発生器をこのような構成とすることにより、そのタイミング発生器に一以上 の DLLが備えられている場合に、それら DLLの校正（キャリブレーション）に要する時 間を短縮できる。
[0082] [半導体集積回路]
次に、本実施形態の半導体集積回路について、図 16を参照して説明する。
本実施形態の半導体集積回路 50は、同図に示すように、例えば、四つの遅延ロッ クループ回路（DLL) 51— 1〜51— 4と、各 DLL51— 1〜51—4へ低周波数の基準 クロック信号を分配する配線 52とを備えている。
各 DLL51— 1〜51— 4の構成は、上述した本発明の DLL (例えば、図 1に示す D LL10— 1、図 12に示す DLL10— 2など）の構成と同一である。
[0083] そして、スキューの小さな低周波数の基準クロック信号を入力信号として各 DLL51
1〜51—4へ入力し、各 DLL51— 1〜51—4で高周波数の動作クロックをそれぞ れ遁倍させることができる。その結果、クロック信号の中継バッファが不要となり、クロ ック信号のスキューを低減し、設計を容易化することができる。
また、基準クロック信号のスキューは、事実上、基準クロックの入力端子 53から各 D LL51— 1〜51— 4までの配線 52の伝送時間により主に発生することになる。このた め、本実施形態では、基準クロックの入力端子 52から各 DLL51— 1〜51— 4までの 配線長を等しくしている。
[0084] 半導体集積回路をこのような構成とすると、この半導体集積回路に搭載されたー以 上の DLLがタイミング発生器に備えられて ヽる場合に、それら DLLの校正 (キヤリブ レーシヨン）に要する時間を短縮できる。
し力も、遠距離の CLK伝送を低周波で行い、ローカル部分で DLLを用いて遁倍す るため、伝送部分の回路規模 ·消費電力を削減することができる。し力も、全体のバッ ファ段数が少なくてすむため、スキューも小さくすることができる。
[0085] 以上、本発明の遅延ロックループ回路、タイミング発生器、半導体試験装置、半導 体集積回路及び遅延量校正方法の好ましい実施形態について説明したが、本発明 に係る遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路 及び遅延量校正方法は、上述した実施形態にのみ限定されるものではなぐ本発明 の範囲で種々の変更実施が可能であることは言うまでもない。
[0086] 例えば、上述した第一実施形態及び第二実施形態の遅延ロックループ回路にお!、 ては、位相比較器 12、カウンタ 13、 DAコンバータ 14をそれぞれ二つずつ備え、さら にコントロール回路 17を備えた構成とした力 本発明の遅延ロックループ回路は、こ のような構成に限定されるものではない。
例えば、図 17に示すように、コントロール回路 17を備えない遅延ロックループ回路
10— 3においても、サイクルスリップ検出回路 20やカウント制御手段 30を備えて、サ イクルスリップを自動的に検出し、遅延回路の校正を迅速に行うことができる。
[0087] さらに、図 18に示すように、位相比較器 12、カウンタ 13、 DAコンバータ 14をそれ ぞれ一つずつ備え、加算部 15、バイアス回路 16、コントロール回路 17を備えない遅 延ロックループ回路 10— 4においても、サイクルスリップ検出回路 20やカウント制御 手段 30を備えて同様の効果を得ることができる。
[0088] すなわち、 fine系のみ備えた遅延ロックループ回路 10— 4にサイクルスリップ検出 回路 20を備え、 fineのカウンタ 13に少なくとも 2〜3通りの DA値をロードする機能を 備えれば動作は可能である。
例えば、最大カウント値 1000のカウンタで、「0」， 「500」， 「1000」と値をロードでき
、いかなるプロセス等のばらつきでもロック可能なカウント値（1〜： L000の間）を有し、 これらの 3つのカウント値の中で、少なくとも 1つの設定において、サイクルスリップし な 、と 、う条件を備えれば動作可能となる。
産業上の利用可能性
[0089] 本発明は、遅延ロックループ回路における遅延回路の校正に関する発明であるた め、遅延ロックループ回路を搭載した装置や機器に利用可能である。

Claims

請求の範囲
[1] 同一の遅延量を有する複数の遅延素子を縦続接続するとともに、入力信号に所定 の遅延量を与えて、これを出力信号として出力する遅延回路と、
前記入力信号と前記出力信号との位相差にもとづく位相信号を出力する位相比較 器と、
この位相比較器力 前記位相信号を入力し、制御信号を出力するカウンタと、 このカウンタ力 前記制御信号を入力し、遅延時間信号を出力する遅延時間取得 部とを備えた遅延ロックループ回路であって、
前記出力信号がサイクルスリップを起こしている力否かを検出するサイクルスリップ 検出回路と、
前記サイクルスリップを起こしていることが検出されると前記カウンタのカウント値を 制御するカウント制御手段とを備えた
ことを特徴とする遅延ロックループ回路。
[2] 前記サイクルスリップ検出回路が、
前記入力信号と前記出力信号とを入力し、それら入力信号と出力信号との位相が 一致しているカゝ否かを示す位相差検出信号を出力する論理回路と、
この論理回路力ゝらの前記位相差検出信号にもとづき、前記出力信号がサイクルスリ ップを起こしている力否かを示すサイクルスリップ検出信号を出力する順序回路とを 有した
ことを特徴とする請求項 1記載の遅延ロックループ回路。
[3] 前記論理回路が、
論理積回路とこの論理積回路の一方の入力信号を否定する否定回路とを組み合 わせた回路、
又は排他的論理和回路を有した
ことを特徴とする請求項 2記載の遅延ロックループ回路。
[4] 前記順序回路が、
S— Rラッチ回路、 Dフリップフロップ回路、 D—ラッチ回路のうちの一つ以上を含む ことを特徴とする請求項 2又は 3記載の遅延ロックループ回路。
[5] 前記遅延時間取得部が、異なる分解能で複数備えられ、
前記カウンタが、前記複数の遅延時間取得部にそれぞれ対応して複数備えられ、 前記カウント制御手段が、粗い分解能の遅延時間取得部に対応して備えられた力 ゥンタにおけるカウント値を制御する
ことを特徴とする請求項 1〜4のいずれかに記載の遅延ロックループ回路。
[6] 前記サイクルスリップ検出回路が、
前記カウンタのカウント値が最大値又は最小値を示している力否かを検出する最大 値 Z最小値検出回路を有し、
前記カウント制御手段が、前記カウント値が最大値又は最小値を示していると前記 サイクルスリップを起こしているものとして、前記カウンタのカウント値を制御する ことを特徴とする請求項 1記載の遅延ロックループ回路。
[7] 同一の遅延量を有する複数の遅延素子が縦続接続された遅延回路を含む遅延口 ックループ回路と、
いずれかの遅延素子の出力を選択し、これを遅延信号として出力する遅延選択部 とを備えたタイミング発生器であって、
前記遅延ロックループ回路力 請求項 1〜請求項 6のいずれかに記載の遅延ロック ループ回路からなる
ことを特徴とするタイミング発生器。
[8] 基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器 と、
前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、 前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ 送る波形整形器と、
前記被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較 器とを備えた半導体試験装置であって、
前記タイミング発生器が、請求項 7記載のタイミング発生器力もなる
ことを特徴とする半導体試験装置。
[9] 発振周波数が互!ヽに等 、複数の遅延ロックループ回路と、 各遅延ロックループ回路へ、前記発振周波数よりも低周波数の基準クロック信号を 分配する配線とを備えた半導体集積回路であって、
前記遅延ロックループ回路力 請求項 1〜請求項 6のいずれかに記載の遅延ロック ループ回路からなる
ことを特徴とする半導体集積回路。
[10] 遅延ロックループ回路の遅延回路が出力信号に与えた遅延量を校正する遅延量 校正方法であって、
カウンタにおける複数の初期設定値のうちの一つの初期設定値をロードし、 前記出力信号の遅延量が前記遅延回路の入力信号に対する所定の遅延量となる よう〖こロックモードを実行し、
前記サイクルスリップ検出回路でサイクルスリップが検出されると、他の初期設定値 をロードして前記ロックモードを実行し、
前記サイクルスリップ検出回路でサイクルスリップが検出されなくなると、前記出力 信号の遅延量がロックされて終了する
ことを特徴とする遅延量校正方法。
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