JP2003069425A - クロック同期装置 - Google Patents
クロック同期装置Info
- Publication number
- JP2003069425A JP2003069425A JP2002158370A JP2002158370A JP2003069425A JP 2003069425 A JP2003069425 A JP 2003069425A JP 2002158370 A JP2002158370 A JP 2002158370A JP 2002158370 A JP2002158370 A JP 2002158370A JP 2003069425 A JP2003069425 A JP 2003069425A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- analog conversion
- code value
- analog
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 51
- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 7
- SADYNMDJGAWAEW-JKQORVJESA-N (2s)-2-[[(2s)-3-carboxy-2-[[(2s)-2-[[(2s)-2,6-diaminohexanoyl]amino]-3-methylbutanoyl]amino]propanoyl]amino]-4-methylpentanoic acid Chemical compound CC(C)C[C@@H](C(O)=O)NC(=O)[C@H](CC(O)=O)NC(=O)[C@H](C(C)C)NC(=O)[C@@H](N)CCCCN SADYNMDJGAWAEW-JKQORVJESA-N 0.000 description 4
- 108010075702 lysyl-valyl-aspartyl-leucine Proteins 0.000 description 4
- 208000009989 Posterior Leukoencephalopathy Syndrome Diseases 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 デジタルコード値に対するデジタル／アナロ
グ変換器の出力電圧を線形的に形成し、可変遅延ライン
の遅延率が非常に大きい領域でのジッタ特性を向上させ
ることができるクロック同期装置を提供する。 【解決手段】 クロック同期装置を制御するデジタル／
アナログ変換器をメイン及びサブデジタル／アナログ変
換器５０、６０に分離し、レベル検出器７０を用いてデ
ジタル／アナログ変換器の出力電圧の位相分解能が急激
に増加する特定の電圧より高い出力電圧が出力された場
合を検出し、サブデジタル／アナログ変換器６０を動作
させることによりデジタル／アナログ変換器のビット数
を増加させてデジタル／アナログ変換器の単位ステップ
電圧を低下させ、出力電圧の位相分解能が急激に増加す
ることを防ぎ、低い周波数帯域でジッタが急激に増加す
ることを防止する。
グ変換器の出力電圧を線形的に形成し、可変遅延ライン
の遅延率が非常に大きい領域でのジッタ特性を向上させ
ることができるクロック同期装置を提供する。 【解決手段】 クロック同期装置を制御するデジタル／
アナログ変換器をメイン及びサブデジタル／アナログ変
換器５０、６０に分離し、レベル検出器７０を用いてデ
ジタル／アナログ変換器の出力電圧の位相分解能が急激
に増加する特定の電圧より高い出力電圧が出力された場
合を検出し、サブデジタル／アナログ変換器６０を動作
させることによりデジタル／アナログ変換器のビット数
を増加させてデジタル／アナログ変換器の単位ステップ
電圧を低下させ、出力電圧の位相分解能が急激に増加す
ることを防ぎ、低い周波数帯域でジッタが急激に増加す
ることを防止する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック同期装置に
関し、より詳しくは、デジタル／アナログ変換器をメイ
ンとサブに分けて可変遅延ライン（Ｖａｒｉａｂｌｅ
Ｄｅｌａｙ Ｌｉｎｅ：ＶＤＬ）の利得（ｇａｉｎ）が
急激に増加するときの電圧を基準電圧に設け、その基準
電圧によりメイン及びサブデジタル／アナログ変換器の
動作を制御してデジタルコード値に対するデジタル／ア
ナログ変換器の出力電圧を線形的に生成し、可変遅延ラ
インの利得が非常に大きい低周波帯域でジッタ（ｊｉｔ
ｔｅｒ）特性を向上させることができるクロック同期装
置に関する。
関し、より詳しくは、デジタル／アナログ変換器をメイ
ンとサブに分けて可変遅延ライン（Ｖａｒｉａｂｌｅ
Ｄｅｌａｙ Ｌｉｎｅ：ＶＤＬ）の利得（ｇａｉｎ）が
急激に増加するときの電圧を基準電圧に設け、その基準
電圧によりメイン及びサブデジタル／アナログ変換器の
動作を制御してデジタルコード値に対するデジタル／ア
ナログ変換器の出力電圧を線形的に生成し、可変遅延ラ
インの利得が非常に大きい低周波帯域でジッタ（ｊｉｔ
ｔｅｒ）特性を向上させることができるクロック同期装
置に関する。
【０００２】
【従来の技術】一般に、アナログ方式のクロック同期装
置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（Ｐ
ＬＬ）等）は、デジタル方式に比べて小さい面積を占め
広い動作領域を有し、高い精密度と小さいジッタ特性を
有するが、非常に大きいＤＣ電流を費やすという欠点が
ある。したがって、アナログ方式とデジタル方式が混合
された方式のクロック同期装置を用いるが、これを具現
した一例としてデジタル／アナログ変換器（Ｄｉｇｉｔ
ａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡ
Ｃ）を用いるクロック同期装置を上げることができる。
このような方法は、外部クロック信号と内部クロック信
号の位相差に該当するデジタルコード値を生成し、その
デジタルコード値によるアナログ値（電圧又は電流）を
生成してクロック同期装置を制御する。
置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（Ｐ
ＬＬ）等）は、デジタル方式に比べて小さい面積を占め
広い動作領域を有し、高い精密度と小さいジッタ特性を
有するが、非常に大きいＤＣ電流を費やすという欠点が
ある。したがって、アナログ方式とデジタル方式が混合
された方式のクロック同期装置を用いるが、これを具現
した一例としてデジタル／アナログ変換器（Ｄｉｇｉｔ
ａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡ
Ｃ）を用いるクロック同期装置を上げることができる。
このような方法は、外部クロック信号と内部クロック信
号の位相差に該当するデジタルコード値を生成し、その
デジタルコード値によるアナログ値（電圧又は電流）を
生成してクロック同期装置を制御する。
【０００３】図１は、デジタル／アナログ変換器を用い
た従来技術に係るクロック同期装置を示すブロック図で
ある。ここでは、クロック同期装置が遅延同期ループ
（ＤＬＬ）で構成された場合を例に挙げて説明する。図
１に示すように、クロック同期装置は、外部クロック信
号（ＥＣＬＫ）と内部クロック信号（ＩＣＬＫ）の位相
差を検出する位相検出部１と、位相検出部１の検出信号
（ＳＦＴＲ、ＳＦＴＬ）に従ってＮビットの２進コード
値（ＢＣ）を出力する２進コード発生部２と、２進コー
ド発生部２の２進コード値に該当する電圧（ＶＤＡＣ）
を発生するデジタル／アナログ変換部３と、デジタル／
アナログ変換部３の出力電圧（ＶＤＡＣ）を利用して外
部クロック信号（ＥＣＬＫ）を一定時間のあいだ遅延さ
せ、内部クロック信号（ＩＣＬＫ）を出力する可変遅延
ライン（Ｖａｒｉａｂｌｅ Ｄｅｌａｙ Ｌｉｎｅ：Ｖ
ＤＬ）４を含んで構成されている。
た従来技術に係るクロック同期装置を示すブロック図で
ある。ここでは、クロック同期装置が遅延同期ループ
（ＤＬＬ）で構成された場合を例に挙げて説明する。図
１に示すように、クロック同期装置は、外部クロック信
号（ＥＣＬＫ）と内部クロック信号（ＩＣＬＫ）の位相
差を検出する位相検出部１と、位相検出部１の検出信号
（ＳＦＴＲ、ＳＦＴＬ）に従ってＮビットの２進コード
値（ＢＣ）を出力する２進コード発生部２と、２進コー
ド発生部２の２進コード値に該当する電圧（ＶＤＡＣ）
を発生するデジタル／アナログ変換部３と、デジタル／
アナログ変換部３の出力電圧（ＶＤＡＣ）を利用して外
部クロック信号（ＥＣＬＫ）を一定時間のあいだ遅延さ
せ、内部クロック信号（ＩＣＬＫ）を出力する可変遅延
ライン（Ｖａｒｉａｂｌｅ Ｄｅｌａｙ Ｌｉｎｅ：Ｖ
ＤＬ）４を含んで構成されている。
【０００４】ここで、可変遅延ライン４は、図２に示す
ような複数個の遅延セルのチェーンで構成されている。
遅延セルは、デジタル／アナログ変換部３の出力電圧
（ＶＤＡＣ）に従って電流を生成する可変電流源５と、
入力信号（ＩＮ、／ＩＮ）が入力される入力部６と、遅
延率を定める負荷７とを含んで構成されている。ここ
で、可変電流源５は、出力電圧（ＶＤＡＣ）が制御端子
に印加され、ソースが接地電源電圧（ＶＳＳ）に連結さ
れたＮＭＯＳトランジスタ（ＮＭ０）で形成される。入
力部６は、制御端子にそれぞれ入力信号（ＩＮ、／Ｉ
Ｎ）が入力されるＮＭＯＳトランジスタ（ＮＭ１、ＮＭ
２）で形成される。ここで、ＮＭＯＳトランジスタ（Ｎ
Ｍ１、ＮＭ２）のソースは共通連結され、可変電流源５
を形成するＮＭＯＳトランジスタ（ＮＭ０）のドレイン
に連結される。入力部６を形成するＮＭＯＳトランジス
タ（ＮＭ１、ＮＭ２）のドレインが出力端子を形成して
それぞれ出力信号（ＯＵＴ、／ＯＵＴ）を出力する。
ような複数個の遅延セルのチェーンで構成されている。
遅延セルは、デジタル／アナログ変換部３の出力電圧
（ＶＤＡＣ）に従って電流を生成する可変電流源５と、
入力信号（ＩＮ、／ＩＮ）が入力される入力部６と、遅
延率を定める負荷７とを含んで構成されている。ここ
で、可変電流源５は、出力電圧（ＶＤＡＣ）が制御端子
に印加され、ソースが接地電源電圧（ＶＳＳ）に連結さ
れたＮＭＯＳトランジスタ（ＮＭ０）で形成される。入
力部６は、制御端子にそれぞれ入力信号（ＩＮ、／Ｉ
Ｎ）が入力されるＮＭＯＳトランジスタ（ＮＭ１、ＮＭ
２）で形成される。ここで、ＮＭＯＳトランジスタ（Ｎ
Ｍ１、ＮＭ２）のソースは共通連結され、可変電流源５
を形成するＮＭＯＳトランジスタ（ＮＭ０）のドレイン
に連結される。入力部６を形成するＮＭＯＳトランジス
タ（ＮＭ１、ＮＭ２）のドレインが出力端子を形成して
それぞれ出力信号（ＯＵＴ、／ＯＵＴ）を出力する。
【０００５】ここで、遅延セルのチェーンで構成された
可変遅延ライン４は、Ｎ−１番目の遅延セルの出力信号
（ＯＵＴ、／ＯＵＴ）はＮ番目の遅延セルの入力信号
（ＩＮ、／ＩＮ）にそれぞれ入力され、Ｎ番目遅延セル
の出力信号（ＯＵＴ、／ＯＵＴ）はＮ＋１番目の遅延セ
ルの入力信号（ＩＮ、／ＩＮ）にそれぞれ入力される。
ここで、遅延セルの可変電流源５を形成するＮＭＯＳト
ランジスタ（ＮＭ０）に流れる電流（Ｉ）に対する遅延
セルの遅延率（ＴＤＣＥＬ）は、次の数式１により求め
ることができる。
可変遅延ライン４は、Ｎ−１番目の遅延セルの出力信号
（ＯＵＴ、／ＯＵＴ）はＮ番目の遅延セルの入力信号
（ＩＮ、／ＩＮ）にそれぞれ入力され、Ｎ番目遅延セル
の出力信号（ＯＵＴ、／ＯＵＴ）はＮ＋１番目の遅延セ
ルの入力信号（ＩＮ、／ＩＮ）にそれぞれ入力される。
ここで、遅延セルの可変電流源５を形成するＮＭＯＳト
ランジスタ（ＮＭ０）に流れる電流（Ｉ）に対する遅延
セルの遅延率（ＴＤＣＥＬ）は、次の数式１により求め
ることができる。
【０００６】
【数式１】
ここで、Ｃは遅延セルの出力端子の間のキャパシタンス
であり、ＶＰＰは出力端子の間の電圧スウィング幅であ
る。したがって、デジタル／アナログ変換部３の出力電
圧（ＶＤＡＣ）に対する可変遅延ライン４の遅延率
（Ｔ）の関係は、図３に示したグラフのように非線型特
性を有する。
であり、ＶＰＰは出力端子の間の電圧スウィング幅であ
る。したがって、デジタル／アナログ変換部３の出力電
圧（ＶＤＡＣ）に対する可変遅延ライン４の遅延率
（Ｔ）の関係は、図３に示したグラフのように非線型特
性を有する。
【０００７】デジタル／アナログ変換部３の単位ステッ
プ電圧（ｕｎｉｔ ｓｔｅｐ ｖｏｌｔａｇｅ：ＶＤＥ
Ｌ）が、デジタル／アナログ変換部３の出力電圧（ＶＤ
ＡＣ）に対し線形的な遅延特性を有すると仮定すれば、
クロック同期装置（ここではＤＬＬ）の単位位相分解能
（ｕｎｉｔ ｐｈａｓｅ ｒｅｓｏｌｕｔｉｏｎ：ＰＲ
ＥＳ）は、次の数式２により求めることができる。
プ電圧（ｕｎｉｔ ｓｔｅｐ ｖｏｌｔａｇｅ：ＶＤＥ
Ｌ）が、デジタル／アナログ変換部３の出力電圧（ＶＤ
ＡＣ）に対し線形的な遅延特性を有すると仮定すれば、
クロック同期装置（ここではＤＬＬ）の単位位相分解能
（ｕｎｉｔ ｐｈａｓｅ ｒｅｓｏｌｕｔｉｏｎ：ＰＲ
ＥＳ）は、次の数式２により求めることができる。
【０００８】
【数式２】ＰＲＥＳ＝ＫＶＤＬ×ＶＤＥＬ
ここで、ＫＶＤＬは可変遅延ライン４の遅延セルの利得
（ｇａｉｎ）であり、数式３により求めることができ
る。
（ｇａｉｎ）であり、数式３により求めることができ
る。
【数式３】
ここで、ｄｔは単位時間変換分で、ｄｖは単位電圧変化
分である。
分である。
【０００９】したがって、デジタル／アナログ変換部３
の単位ステップ電圧（ｕｎｉｔ ｓｔｅｐ ｖｏｌｔａ
ｇｅ：ＶＤＥＬ）が、デジタル／アナログ変換部３の出
力電圧（ＶＤＡＣ）に対し線形的な遅延特性を有すると
仮定したため、可変遅延ライン４の遅延セル（ＤＣＥ
Ｌ）の利得（ＫＶＤＬ）は一定である。ここで、遅延セ
ル（ＤＣＥＬ）の利得（ＫＶＤＬ）が一定であるため、
入力されるクロック周波数に係わりなく位相分解能（ｐ
ｈａｓｅ ｒｅｓｏｌｕｔｉｏｎ）が一定である。
の単位ステップ電圧（ｕｎｉｔ ｓｔｅｐ ｖｏｌｔａ
ｇｅ：ＶＤＥＬ）が、デジタル／アナログ変換部３の出
力電圧（ＶＤＡＣ）に対し線形的な遅延特性を有すると
仮定したため、可変遅延ライン４の遅延セル（ＤＣＥ
Ｌ）の利得（ＫＶＤＬ）は一定である。ここで、遅延セ
ル（ＤＣＥＬ）の利得（ＫＶＤＬ）が一定であるため、
入力されるクロック周波数に係わりなく位相分解能（ｐ
ｈａｓｅ ｒｅｓｏｌｕｔｉｏｎ）が一定である。
【００１０】しかし、可変遅延ライン４の遅延特性が非
線型特性を有するため、クロック周波数に従って位相分
解能が変化する。すなわち、図３に示すように、周波数
が低くなってデジタル／アナログ変換部３の出力電圧
（ＶＤＡＣ）が或る一定電圧（ＶＲＥＦ）に到達すると
位相分解能が急激に増加し、クロック同期装置（ここで
はＤＬＬ）のジッタ（ｊｉｔｔｅｒ）特性が低下すると
いう問題点があった。
線型特性を有するため、クロック周波数に従って位相分
解能が変化する。すなわち、図３に示すように、周波数
が低くなってデジタル／アナログ変換部３の出力電圧
（ＶＤＡＣ）が或る一定電圧（ＶＲＥＦ）に到達すると
位相分解能が急激に増加し、クロック同期装置（ここで
はＤＬＬ）のジッタ（ｊｉｔｔｅｒ）特性が低下すると
いう問題点があった。
【００１１】
【発明が解決しようとする課題】そこで、本発明は上記
従来のクロック同期装置における問題点に鑑みてなされ
たものであって、本発明の目的は、クロック同期装置が
特定電圧でデジタル／アナログ変換手段の入力ビット数
を増加させ、デジタル／アナログ変換手段の出力電圧の
遅延特性をデジタルコード値に線形的な特性を有するよ
うにし、位相分解能を一定にして低周波クロック信号が
入力されてもジッタ特性を向上させることができる、ク
ロック同期装置を提供することにある。
従来のクロック同期装置における問題点に鑑みてなされ
たものであって、本発明の目的は、クロック同期装置が
特定電圧でデジタル／アナログ変換手段の入力ビット数
を増加させ、デジタル／アナログ変換手段の出力電圧の
遅延特性をデジタルコード値に線形的な特性を有するよ
うにし、位相分解能を一定にして低周波クロック信号が
入力されてもジッタ特性を向上させることができる、ク
ロック同期装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
になされた本発明によるクロック同期装置は、外部クロ
ック信号と内部クロック信号の位相を比較しその比較結
果を出力する位相検出手段と、前記位相検出手段の出力
信号に従ってＮビットのコード値を発生するコード発生
手段と、前記コード発生手段のＮビットのコード値に該
当するデジタル／アナログ変換手段と、予め設定された
基準電圧と前記デジタル／アナログ変換手段とにより出
力された電圧を比較し、その比較結果に基づき前記デジ
タル／アナログ変換手段の出力電圧値を調節する制御信
号を出力するレベル検出手段と、前記デジタル／アナロ
グ変換手段により発生した電圧に従い、前記外部クロッ
ク信号を一定時間遅延させた内部クロック信号を出力す
るクロック同期制御手段とを含んで構成されているクロ
ック同期装置において、前記デジタル／アナログ変換手
段は、前記コード発生手段のＮビットのコード値のう
ち、上位Ｎ−Ｍビットに該当する電圧を出力するメイン
デジタル／アナログ変換手段と、前記レベル検出手段の
制御信号に従ってイネーブルされ、コード発生手段のＮ
ビットのコード値のうち、下位Ｍビットに該当する電圧
を出力するサブデジタル／アナログ変換手段とを含んで
構成されていることを特徴とする。
になされた本発明によるクロック同期装置は、外部クロ
ック信号と内部クロック信号の位相を比較しその比較結
果を出力する位相検出手段と、前記位相検出手段の出力
信号に従ってＮビットのコード値を発生するコード発生
手段と、前記コード発生手段のＮビットのコード値に該
当するデジタル／アナログ変換手段と、予め設定された
基準電圧と前記デジタル／アナログ変換手段とにより出
力された電圧を比較し、その比較結果に基づき前記デジ
タル／アナログ変換手段の出力電圧値を調節する制御信
号を出力するレベル検出手段と、前記デジタル／アナロ
グ変換手段により発生した電圧に従い、前記外部クロッ
ク信号を一定時間遅延させた内部クロック信号を出力す
るクロック同期制御手段とを含んで構成されているクロ
ック同期装置において、前記デジタル／アナログ変換手
段は、前記コード発生手段のＮビットのコード値のう
ち、上位Ｎ−Ｍビットに該当する電圧を出力するメイン
デジタル／アナログ変換手段と、前記レベル検出手段の
制御信号に従ってイネーブルされ、コード発生手段のＮ
ビットのコード値のうち、下位Ｍビットに該当する電圧
を出力するサブデジタル／アナログ変換手段とを含んで
構成されていることを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明に係るクロック同期
装置の実施の形態の具体例を図面を参照しながら説明す
る。図４は、本発明の好ましい一実施例に係るクロック
同期装置を示すブロック図である。ここでは、遅延同期
ループ（ＤＬＬ）を例に挙げて説明する。図４に示すよ
うに、本発明に係るクロック同期装置は、位相検出部１
０、２進コード発生部２０、メインコード変換部３０、
サブコード変換部４０、メインデジタル／アナログ変換
部５０、サブデジタル／アナログ変換部６０、レベル検
出部７０及び可変遅延ライン８０を含んで構成されてい
る。ここで、メイン及びサブデジタル／アナログ変換部
５０、６０は、温度計コードデジタル／アナログ変換器
（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ ＤＡＣ）で構成
されている。
装置の実施の形態の具体例を図面を参照しながら説明す
る。図４は、本発明の好ましい一実施例に係るクロック
同期装置を示すブロック図である。ここでは、遅延同期
ループ（ＤＬＬ）を例に挙げて説明する。図４に示すよ
うに、本発明に係るクロック同期装置は、位相検出部１
０、２進コード発生部２０、メインコード変換部３０、
サブコード変換部４０、メインデジタル／アナログ変換
部５０、サブデジタル／アナログ変換部６０、レベル検
出部７０及び可変遅延ライン８０を含んで構成されてい
る。ここで、メイン及びサブデジタル／アナログ変換部
５０、６０は、温度計コードデジタル／アナログ変換器
（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ ＤＡＣ）で構成
されている。
【００１４】位相検出部１０は、外部クロック信号（Ｅ
ＣＬＫ）と内部クロック信号（ＩＣＬＫ）の位相差を検
出して検出信号（ＵＰ、ＤＷ、ＨＤ）を出力する。２進
コード発生部２０は、アップ／ダウンカウンター（図示
省略）とレジスター等（図示省略）を含んでいるため、
位相検出部１０の検出信号（ＵＰ、ＤＷ、ＨＤ）に従っ
て２進コード値を出力するが、レベル検出部７０のイネ
ーブル信号（ＳＤＥＮ）に従ってＮビットの２進コード
値（ＭＢＣ、ＳＢＣ）を出力するか、又はＮ−Ｍビット
２進コード値（ＭＢＣ）を出力する。メインコード変換
部３０は、２進コード発生部２０の上位Ｎ−Ｍビットの
２進コード値（ＭＢＣ）を温度計コード（ｔｈｅｒｍｏ
ｍｅｔｅｒ ｃｏｄｅ）値（ＭＴＣ）に変換し、サブコ
ード変換部４０は、２進コード発生部２０の下位Ｍビッ
トの２進コード値（ＳＢＣ）を温度計コード値（ＳＴ
Ｃ）に変換する。レベル検出部７０は、メイン及びサブ
デジタル／アナログ変換部５０、６０により出力された
電圧（ＶＤＡＣ）と予め設定された基準電圧（ＶＲＥ
Ｆ）とを比較し、その比較結果に基づきイネーブル信号
（ＳＤＥＮ）を出力する。
ＣＬＫ）と内部クロック信号（ＩＣＬＫ）の位相差を検
出して検出信号（ＵＰ、ＤＷ、ＨＤ）を出力する。２進
コード発生部２０は、アップ／ダウンカウンター（図示
省略）とレジスター等（図示省略）を含んでいるため、
位相検出部１０の検出信号（ＵＰ、ＤＷ、ＨＤ）に従っ
て２進コード値を出力するが、レベル検出部７０のイネ
ーブル信号（ＳＤＥＮ）に従ってＮビットの２進コード
値（ＭＢＣ、ＳＢＣ）を出力するか、又はＮ−Ｍビット
２進コード値（ＭＢＣ）を出力する。メインコード変換
部３０は、２進コード発生部２０の上位Ｎ−Ｍビットの
２進コード値（ＭＢＣ）を温度計コード（ｔｈｅｒｍｏ
ｍｅｔｅｒ ｃｏｄｅ）値（ＭＴＣ）に変換し、サブコ
ード変換部４０は、２進コード発生部２０の下位Ｍビッ
トの２進コード値（ＳＢＣ）を温度計コード値（ＳＴ
Ｃ）に変換する。レベル検出部７０は、メイン及びサブ
デジタル／アナログ変換部５０、６０により出力された
電圧（ＶＤＡＣ）と予め設定された基準電圧（ＶＲＥ
Ｆ）とを比較し、その比較結果に基づきイネーブル信号
（ＳＤＥＮ）を出力する。
【００１５】ここで、サブコード変換部４０は、イネー
ブル信号（ＳＤＥＮ）に従って出力電圧（ＶＤＡＣ）が
基準電圧（ＶＲＥＦ）より低い場合はサブデジタル／ア
ナログ変換部６０をイネーブルさせ、出力電圧（ＶＤＡ
Ｃ）が基準電圧（ＶＲＥＦ）より高い場合はサブデジタ
ル／アナログ変換部６０をディスエーブルさせる制御信
号（ＥＮ）を発生する。さらに、２進コード発生器２０
は、レベル検出部７０のイネーブル信号（ＳＤＥＮ）に
従ってメイン及びサブデジタル／アナログ変換部５０、
６０により出力された電圧（ＶＤＡＣ）が基準電圧（Ｖ
ＲＥＦ）より高い場合にはＮビットの２進コード値（Ｍ
ＢＣ、ＳＢＣ）を発生し、メイン及びサブデジタル／ア
ナログ変換部５０、６０により出力された電圧（ＶＤＡ
Ｃ）が基準電圧（ＶＲＥＦ）より低い場合にはＮ−Ｍビ
ットの２進コード値（ＭＢＣ）だけを出力する。
ブル信号（ＳＤＥＮ）に従って出力電圧（ＶＤＡＣ）が
基準電圧（ＶＲＥＦ）より低い場合はサブデジタル／ア
ナログ変換部６０をイネーブルさせ、出力電圧（ＶＤＡ
Ｃ）が基準電圧（ＶＲＥＦ）より高い場合はサブデジタ
ル／アナログ変換部６０をディスエーブルさせる制御信
号（ＥＮ）を発生する。さらに、２進コード発生器２０
は、レベル検出部７０のイネーブル信号（ＳＤＥＮ）に
従ってメイン及びサブデジタル／アナログ変換部５０、
６０により出力された電圧（ＶＤＡＣ）が基準電圧（Ｖ
ＲＥＦ）より高い場合にはＮビットの２進コード値（Ｍ
ＢＣ、ＳＢＣ）を発生し、メイン及びサブデジタル／ア
ナログ変換部５０、６０により出力された電圧（ＶＤＡ
Ｃ）が基準電圧（ＶＲＥＦ）より低い場合にはＮ−Ｍビ
ットの２進コード値（ＭＢＣ）だけを出力する。
【００１６】２進コード発生器２０のＮビット２進コー
ド値（ＭＢＣ、ＳＢＣ）のうち上位Ｎ−Ｍビットの２進
コート値（ＭＢＣ）は、メインコード変換部３０により
２Ｎ −Ｍビットの温度計コード値（ＭＴＣ）に変換され
てメインデジタル／アナログ変換部５０に印加され、２
進コード発生器２０のＮビット２進コード値（ＭＢＣ、
ＳＢＣ）のうち下位Ｍビットの２進コード値（ＳＢＣ）
は、サブコード変換部４０により２Ｍビットの温度計コ
ード値（ＳＴＣ）に変換されてサブデジタル／アナログ
変換部６０に印加される。したがって、メイン及びサブ
デジタル／アナログ変換部５０、６０により出力された
電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場
合、メイン及びサブデジタル／アナログ変換部５０、６
０が全て動作して入力された２Ｎビットの温度計コード
値（ＭＴＣ及びＳＴＣ）に該当する電圧（ＶＤＡＣ）を
出力し、メイン及びサブデジタル／アナログ変換部５
０、６０により出力された電圧（ＶＤＡＣ）が基準電圧
（ＶＲＥＦ）より低い場合、メインデジタル／アナログ
変換部５０のみ動作して入力された２Ｎ−Ｍビットの温
度計コード値（ＭＴＣ）に該当する電圧（ＶＤＡＣ）を
出力する。このとき、サブデジタル／アナログ変換部６
０は、サブコード変換部４０の制御信号（ＥＮ）により
ディスエーブルされて動作しない。
ド値（ＭＢＣ、ＳＢＣ）のうち上位Ｎ−Ｍビットの２進
コート値（ＭＢＣ）は、メインコード変換部３０により
２Ｎ −Ｍビットの温度計コード値（ＭＴＣ）に変換され
てメインデジタル／アナログ変換部５０に印加され、２
進コード発生器２０のＮビット２進コード値（ＭＢＣ、
ＳＢＣ）のうち下位Ｍビットの２進コード値（ＳＢＣ）
は、サブコード変換部４０により２Ｍビットの温度計コ
ード値（ＳＴＣ）に変換されてサブデジタル／アナログ
変換部６０に印加される。したがって、メイン及びサブ
デジタル／アナログ変換部５０、６０により出力された
電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場
合、メイン及びサブデジタル／アナログ変換部５０、６
０が全て動作して入力された２Ｎビットの温度計コード
値（ＭＴＣ及びＳＴＣ）に該当する電圧（ＶＤＡＣ）を
出力し、メイン及びサブデジタル／アナログ変換部５
０、６０により出力された電圧（ＶＤＡＣ）が基準電圧
（ＶＲＥＦ）より低い場合、メインデジタル／アナログ
変換部５０のみ動作して入力された２Ｎ−Ｍビットの温
度計コード値（ＭＴＣ）に該当する電圧（ＶＤＡＣ）を
出力する。このとき、サブデジタル／アナログ変換部６
０は、サブコード変換部４０の制御信号（ＥＮ）により
ディスエーブルされて動作しない。
【００１７】このような動作により図５に示したグラフ
のように、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥ
Ｆ）より高い場合にはメインデジタル／アナログ変換部
４０のみ動作するが、このとき、単位ステップ電圧（Ｖ
ＤＥＬＨ）は数式４を介して求めることができる。
のように、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥ
Ｆ）より高い場合にはメインデジタル／アナログ変換部
４０のみ動作するが、このとき、単位ステップ電圧（Ｖ
ＤＥＬＨ）は数式４を介して求めることができる。
【数式４】
【００１８】一方、出力電圧（ＶＤＡＣ）が基準電圧
（ＶＲＥＦ）より低い場合にはメイン及びサブデジタル
／アナログ変換部４０、５０が共に動作するが、このと
き、単位ステップ電圧（ＶＤＥＬＬ）は数式５を介して
求めることができる。
（ＶＲＥＦ）より低い場合にはメイン及びサブデジタル
／アナログ変換部４０、５０が共に動作するが、このと
き、単位ステップ電圧（ＶＤＥＬＬ）は数式５を介して
求めることができる。
【数式５】
【００１９】したがって、出力電圧（ＶＤＡＣ）が基準
電圧（ＶＲＥＦ）より高い場合の単位ステップ電圧（Ｖ
ＤＥＬＨ）に比べ、出力電圧（ＶＤＡＣ）が基準電圧
（ＶＲＥＦ）より低い場合の単位ステップ電圧（ＶＤＥ
ＬＬ）を小さく設け、可変遅延ライン８０の位相分解能
（ｐｈａｓｅ ｒｅｓｏｌｕｔｉｏｎ）が非線形的な遅
延特性により急激に増加することを防ぐことができる。
電圧（ＶＲＥＦ）より高い場合の単位ステップ電圧（Ｖ
ＤＥＬＨ）に比べ、出力電圧（ＶＤＡＣ）が基準電圧
（ＶＲＥＦ）より低い場合の単位ステップ電圧（ＶＤＥ
ＬＬ）を小さく設け、可変遅延ライン８０の位相分解能
（ｐｈａｓｅ ｒｅｓｏｌｕｔｉｏｎ）が非線形的な遅
延特性により急激に増加することを防ぐことができる。
【００２０】図６は、本発明に係るクロック同期装置の
他の実施例を示すブロック図である。図６に示すよう
に、本発明の他の実施例に係るクロック同期装置は、前
記の本発明の一実施例と同様に位相検出部１００、２進
コード発生部２００、コード変換部３００、メインデジ
タル／アナログ変換部５００、サブデジタル／アナログ
変換部６００、レベル検出部７００及び可変遅延ライン
８００を含んで構成されている。
他の実施例を示すブロック図である。図６に示すよう
に、本発明の他の実施例に係るクロック同期装置は、前
記の本発明の一実施例と同様に位相検出部１００、２進
コード発生部２００、コード変換部３００、メインデジ
タル／アナログ変換部５００、サブデジタル／アナログ
変換部６００、レベル検出部７００及び可変遅延ライン
８００を含んで構成されている。
【００２１】このような構成を有する本発明に係るクロ
ック同期装置の他の実施例が前記の本発明の一実施例と
異なる点は、メインデジタル／アナログ変換部５００
が、温度計コード変換器（ｔｈｅｒｍｏｍｅｔｅｒ ｃ
ｏｄｅ ＤＡＣ）で構成され、サブデジタル／アナログ
変換部６００が、２進加重コード変換器（ｂｉｎａｒｙ
−ｗｅｉｇｈｔｅｄ ｃｏｄｅ ＤＡＣ）で構成され、
サブコード変換部４０に代えてサブデジタル／アナログ
変換制御部４００を用いるところにある。サブデジタル
／アナログ変換制御部４００は、メイン及びサブデジタ
ル／アナログ変換部５００、６００の出力電圧（ＶＤＡ
Ｃ）が基準電圧（ＶＲＥＦ）より高い場合、レベル検出
部７００のイネーブル信号（ＳＤＥＮ）に従って制御信
号（ＥＮ）によりサブデジタル／アナログ変換部６００
をディスエーブルさせる。
ック同期装置の他の実施例が前記の本発明の一実施例と
異なる点は、メインデジタル／アナログ変換部５００
が、温度計コード変換器（ｔｈｅｒｍｏｍｅｔｅｒ ｃ
ｏｄｅ ＤＡＣ）で構成され、サブデジタル／アナログ
変換部６００が、２進加重コード変換器（ｂｉｎａｒｙ
−ｗｅｉｇｈｔｅｄ ｃｏｄｅ ＤＡＣ）で構成され、
サブコード変換部４０に代えてサブデジタル／アナログ
変換制御部４００を用いるところにある。サブデジタル
／アナログ変換制御部４００は、メイン及びサブデジタ
ル／アナログ変換部５００、６００の出力電圧（ＶＤＡ
Ｃ）が基準電圧（ＶＲＥＦ）より高い場合、レベル検出
部７００のイネーブル信号（ＳＤＥＮ）に従って制御信
号（ＥＮ）によりサブデジタル／アナログ変換部６００
をディスエーブルさせる。
【００２２】したがって、２進コード発生部２００の上
位ビットＮ−Ｍ２進コード値（ＭＢＣ）は、コード変換
部３００により温度計コード値（ＴＣ）に変換されて入
力された２Ｎ−Ｍビットの温度計コード値（ＴＣ）に該
当する電圧を出力する。一方、サブデジタル／アナログ
変換制御部４００は、メイン及びサブデジタル／アナロ
グ変換部５００、６００の出力電圧（ＶＤＡＣ）が基準
電圧（ＶＲＥＦ）より低い場合、レベル検出部７００の
イネーブル信号（ＳＤＥＮ）に従って生成された制御信
号（ＥＮ）により、サブデジタル／アナログ変換部６０
０をイネーブルさせる。すなわち、メイン及びサブデジ
タル／アナログ変換部５００、６００が全て動作する。
したがって、メイン及びサブデジタル／アナログ変換部
５００、６００は、２進コード発生部２００のＮビット
２進コード値（ＭＢＣ及びＳＢＣ）に該当する電圧（Ｖ
ＤＡＣ）を出力する。このような構成を有する本発明の
他の実施例に係るクロック同期装置の動作は、前記の本
発明の一実施例と同様に動作するため、ここではその詳
細な説明は省略することにする。
位ビットＮ−Ｍ２進コード値（ＭＢＣ）は、コード変換
部３００により温度計コード値（ＴＣ）に変換されて入
力された２Ｎ−Ｍビットの温度計コード値（ＴＣ）に該
当する電圧を出力する。一方、サブデジタル／アナログ
変換制御部４００は、メイン及びサブデジタル／アナロ
グ変換部５００、６００の出力電圧（ＶＤＡＣ）が基準
電圧（ＶＲＥＦ）より低い場合、レベル検出部７００の
イネーブル信号（ＳＤＥＮ）に従って生成された制御信
号（ＥＮ）により、サブデジタル／アナログ変換部６０
０をイネーブルさせる。すなわち、メイン及びサブデジ
タル／アナログ変換部５００、６００が全て動作する。
したがって、メイン及びサブデジタル／アナログ変換部
５００、６００は、２進コード発生部２００のＮビット
２進コード値（ＭＢＣ及びＳＢＣ）に該当する電圧（Ｖ
ＤＡＣ）を出力する。このような構成を有する本発明の
他の実施例に係るクロック同期装置の動作は、前記の本
発明の一実施例と同様に動作するため、ここではその詳
細な説明は省略することにする。
【００２３】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２４】
【発明の効果】上述のように、本発明に係るクロック同
期装置は、クロック同期装置（ＤＬＬ、ＰＬＬ等）を制
御するデジタル／アナログ変換器をメイン及びサブデジ
タル／アナログ変換器に分離し、レベル検出器を用いて
デジタル／アナログ変換器の出力電圧の位相分解能が急
激に増加する特定の電圧より高い出力電圧が出力された
場合を検出し、サブデジタル／アナログ変換器を動作さ
せることによりデジタル／アナログ変換器のビット数を
増加させてデジタル／アナログ変換器の単位ステップ電
圧を低下させるので、出力電圧の位相分解能が急激に増
加することを防ぐことができる。したがって、低い周波
数帯域でジッタが急激に増加することを防止できるとい
う効果が得られる。
期装置は、クロック同期装置（ＤＬＬ、ＰＬＬ等）を制
御するデジタル／アナログ変換器をメイン及びサブデジ
タル／アナログ変換器に分離し、レベル検出器を用いて
デジタル／アナログ変換器の出力電圧の位相分解能が急
激に増加する特定の電圧より高い出力電圧が出力された
場合を検出し、サブデジタル／アナログ変換器を動作さ
せることによりデジタル／アナログ変換器のビット数を
増加させてデジタル／アナログ変換器の単位ステップ電
圧を低下させるので、出力電圧の位相分解能が急激に増
加することを防ぐことができる。したがって、低い周波
数帯域でジッタが急激に増加することを防止できるとい
う効果が得られる。
【図１】従来技術に係るクロック同期装置を示すブロッ
ク図である。
ク図である。
【図２】図１に示した可変遅延ラインの遅延セルの詳細
回路を示す回路図である。
回路を示す回路図である。
【図３】図１に示したデジタル／アナログ変換部の出力
電圧に対する可変遅延ラインの遅延時間を示すグラフで
ある。
電圧に対する可変遅延ラインの遅延時間を示すグラフで
ある。
【図４】本発明の一実施例に係るクロック同期装置を示
すブロック図である。
すブロック図である。
【図５】図４のクロック同期装置のコード値に対するデ
ジタル／アナログ変換部の出力電圧を示すグラフであ
る。
ジタル／アナログ変換部の出力電圧を示すグラフであ
る。
【図６】本発明の他の実施例に係るクロック同期装置を
示すブロック図である。
示すブロック図である。
１０、１００ 位相検出部
２０、２００ ２進コード発生部
３０ メインコード変換部
４０ サブコード変換部
５０、５００ メインデジタル／アナログ変換部
６０、６００ サブデジタル／アナログ変換部
７０、７００ レベル検出部
８０、８００ 可変遅延ライン
３００ コード変換部
４００ サブデジタル／アナログ変換制御部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B079 BA20 CC02 DD06 DD17 DD20
5J001 AA04 AA11 CC03 DD04
5J106 AA04 CC24 CC59 DD24 DD35
DD37 EE03 HH02 KK25
Claims (5)
- 【請求項１】 外部クロック信号と内部クロック信号の
位相を比較しその比較結果を出力する位相検出手段と、 前記位相検出手段の出力信号に従ってＮビットのコード
値を発生するコード発生手段と、 前記コード発生手段のＮビットのコード値に該当するデ
ジタル／アナログ変換手段と、 予め設定された基準電圧と前記デジタル／アナログ変換
手段とにより出力された電圧を比較し、その比較結果に
基づき前記デジタル／アナログ変換手段の出力電圧値を
調節する制御信号を出力するレベル検出手段と、 前記デジタル／アナログ変換手段により発生した電圧に
従い、前記外部クロック信号を一定時間遅延させた内部
クロック信号を出力するクロック同期制御手段とを含ん
で構成されているクロック同期装置において、 前記デジタル／アナログ変換手段は、前記コード発生手
段のＮビットのコード値のうち、上位Ｎ−Ｍビットに該
当する電圧を出力するメインデジタル／アナログ変換手
段と、 前記レベル検出手段の制御信号に従ってイネーブルさ
れ、コード発生手段のＮビットのコード値のうち、下位
Ｍビットに該当する電圧を出力するサブデジタル／アナ
ログ変換手段とを含んで構成されていることを特徴とす
るクロック同期装置。 - 【請求項２】 前記メイン及びサブデジタル／アナログ
変換手段は、温度計コードデジタル／アナログ変換手段
で構成されていることを特徴とする請求項１に記載のク
ロック同期装置。 - 【請求項３】 前記コード発生手段は、前記位相検出手
段の出力信号に従って２進コード値を生成する２進コー
ド発生手段と、 前記２進コード発生手段から出力された２進コード値の
うち上位Ｎ−Ｍビットの２進コード値を温度計コード値
に変換させ、前記メインデジタル／アナログ変換手段に
出力するメインコード変換手段と、 前記２進コード発生手段から出力された２進コード値の
うち下位Ｍビットの２進コード値を温度計コード値に変
換させ、前記サブデジタル／アナログ変換手段に出力す
るサブコード変換手段とを含んでいることを特徴とする
請求項２に記載のクロック同期装置。 - 【請求項４】 前記メインデジタル／アナログ変換手段
は、温度計コードデジタル／アナログ変換手段で構成さ
れ、前記サブデジタル／アナログ変換手段は、２進加重
コードデジタル／アナログ変換手段で構成されているこ
とを特徴とする請求項１に記載のクロック同期装置。 - 【請求項５】 前記コード発生手段は、前記位相検出手
段の出力信号に従って２進コード値を生成する２進コー
ド発生手段と、 前記２進コード発生手段から出力された２進コード値の
うち上位Ｎ−Ｍビットの２進コード値を温度計コード値
に変換させ、メインデジタル／アナログ変換手段で出力
するコード変換手段と、 前記レベル検出手段の出力信号に従ってサブデジタル／
アナログ変換手段を選択的にイネーブルさせ、２進コー
ド発生手段から出力された２進コード値のうち下位Ｍビ
ットの２進コード値を、前記サブデジタル／アナログ変
換手段で出力するサブデジタル／アナログ変換制御手段
とを含んでいることを特徴とする請求項４に記載のクロ
ック同期装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-038031 | 2001-06-29 | ||
| KR10-2001-0038031A KR100400314B1 (ko) | 2001-06-29 | 2001-06-29 | 클럭 동기 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003069425A true JP2003069425A (ja) | 2003-03-07 |
| JP3988034B2 JP3988034B2 (ja) | 2007-10-10 |
Family
ID=19711517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002158370A Expired - Fee Related JP3988034B2 (ja) | 2001-06-29 | 2002-05-30 | クロック同期装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6597298B2 (ja) |
| JP (1) | JP3988034B2 (ja) |
| KR (1) | KR100400314B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007049490A1 (ja) * | 2005-10-26 | 2007-05-03 | Advantest Corporation | 遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法 |
| WO2009125580A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924660B2 (en) * | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| US7196567B2 (en) * | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
| CN100413191C (zh) * | 2005-03-30 | 2008-08-20 | 昂宝电子（上海）有限公司 | 用于控制电源变换器中的开关频率变化的系统和方法 |
| US7389194B2 (en) * | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518148B2 (ja) * | 1993-03-12 | 1996-07-24 | 日本電気株式会社 | クロック従属同期方法 |
| EP0718995A1 (en) * | 1994-12-20 | 1996-06-26 | International Business Machines Corporation | Apparatus and method for synchronizing clock signals for digital links in a packet switching mode |
| JPH0964732A (ja) * | 1995-08-24 | 1997-03-07 | Toshiba Corp | 同期クロック生成回路 |
| KR100293256B1 (ko) * | 1999-02-23 | 2001-06-15 | 윤덕용 | 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭동기 회로 |
| KR20010008837A (ko) * | 1999-07-05 | 2001-02-05 | 윤종용 | 디지탈 클럭 동기 시스템에서 이븐 클럭을 이용한 위상동기 장치 및 방법 |
-
2001
- 2001-06-29 KR KR10-2001-0038031A patent/KR100400314B1/ko not_active IP Right Cessation
-
2002
- 2002-05-30 JP JP2002158370A patent/JP3988034B2/ja not_active Expired - Fee Related
- 2002-06-27 US US10/180,131 patent/US6597298B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007049490A1 (ja) * | 2005-10-26 | 2007-05-03 | Advantest Corporation | 遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法 |
| US8058891B2 (en) | 2005-10-26 | 2011-11-15 | Advantest Corp. | Delay lock loop circuit, timing generator, semiconductor test device, semiconductor integrated circuit, and delay amount calibration method |
| WO2009125580A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
| JPWO2009125580A1 (ja) * | 2008-04-11 | 2011-07-28 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
| US8198926B2 (en) | 2008-04-11 | 2012-06-12 | Advantest Corporation | Loop type clock adjustment circuit and test device |
| JP5028524B2 (ja) * | 2008-04-11 | 2012-09-19 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3988034B2 (ja) | 2007-10-10 |
| KR20030002432A (ko) | 2003-01-09 |
| US20030006923A1 (en) | 2003-01-09 |
| US6597298B2 (en) | 2003-07-22 |
| KR100400314B1 (ko) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6380783B1 (en) | Cyclic phase signal generation from a single clock source using current phase interpolation | |
| US7760124B2 (en) | System and method for A/D conversion | |
| JP4409673B2 (ja) | スイッチングレギュレータにおけるタイミングおよびスロープ補償を制御するための回路および方法 | |
| JP5407685B2 (ja) | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 | |
| O'Malley et al. | A programmable digital pulse width modulator providing versatile pulse patterns and supporting switching frequencies beyond 15 MHz | |
| US7330060B2 (en) | Method and apparatus for sigma-delta delay control in a delay-locked-loop | |
| KR102228186B1 (ko) | 피크밸리 다상 레귤레이터용 주입 동기된 위상조정 | |
| JPH11261408A (ja) | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム | |
| US20080024180A1 (en) | Delay locked loop circuits and methods of generating clock signals | |
| US9213347B2 (en) | Low-dropout regulator, power management system, and method of controlling low-dropout voltage | |
| TW202220386A (zh) | 鎖相環電路及其操作方法以及子範圍控制電路 | |
| JP3761858B2 (ja) | クロック信号発生回路 | |
| US8854099B1 (en) | Method and apparatus for high resolution delay line | |
| US20080122491A1 (en) | Frequency comparator, frequency synthesizer, and related methods thereof | |
| JP3988034B2 (ja) | クロック同期装置 | |
| KR100400316B1 (ko) | 클럭 동기 장치 | |
| Kao et al. | A 62.5–625-MHz anti-reset all-digital delay-locked loop | |
| Cheng et al. | A time-to-digital converter using multi-phase-sampling and time amplifier for all digital phase-locked loop | |
| JP5831995B2 (ja) | 信号変換回路、ｐｌｌ回路、遅延調整回路及び位相制御回路 | |
| KR101242302B1 (ko) | 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법 | |
| CN114710154A (zh) | 基于时分复用增益校准的开环小数分频器和时钟系统 | |
| US7627072B2 (en) | Frequency-to-current converter | |
| TW200401184A (en) | A digital circuit having a delay circuit to adjust the timing of clock signals | |
| JPH04910A (ja) | 遅延回路 | |
| TWI797839B (zh) | 帶有改進穩定性的功率及面積有效數位時延轉換器以及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040506 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070605 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070626 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070703 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |