JP2003069425A - クロック同期装置 - Google Patents
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Abstract
グ変換器の出力電圧を線形的に形成し、可変遅延ライン
の遅延率が非常に大きい領域でのジッタ特性を向上させ
ることができるクロック同期装置を提供する。 【解決手段】 クロック同期装置を制御するデジタル/
アナログ変換器をメイン及びサブデジタル/アナログ変
換器50、60に分離し、レベル検出器70を用いてデ
ジタル/アナログ変換器の出力電圧の位相分解能が急激
に増加する特定の電圧より高い出力電圧が出力された場
合を検出し、サブデジタル/アナログ変換器60を動作
させることによりデジタル/アナログ変換器のビット数
を増加させてデジタル/アナログ変換器の単位ステップ
電圧を低下させ、出力電圧の位相分解能が急激に増加す
ることを防ぎ、低い周波数帯域でジッタが急激に増加す
ることを防止する。
Description
関し、より詳しくは、デジタル/アナログ変換器をメイ
ンとサブに分けて可変遅延ライン(Variable
Delay Line:VDL)の利得(gain)が
急激に増加するときの電圧を基準電圧に設け、その基準
電圧によりメイン及びサブデジタル/アナログ変換器の
動作を制御してデジタルコード値に対するデジタル/ア
ナログ変換器の出力電圧を線形的に生成し、可変遅延ラ
インの利得が非常に大きい低周波帯域でジッタ(jit
ter)特性を向上させることができるクロック同期装
置に関する。
置(遅延同期ループ(DLL)又は位相同期ループ(P
LL)等)は、デジタル方式に比べて小さい面積を占め
広い動作領域を有し、高い精密度と小さいジッタ特性を
有するが、非常に大きいDC電流を費やすという欠点が
ある。したがって、アナログ方式とデジタル方式が混合
された方式のクロック同期装置を用いるが、これを具現
した一例としてデジタル/アナログ変換器(Digit
al to Analog Converter:DA
C)を用いるクロック同期装置を上げることができる。
このような方法は、外部クロック信号と内部クロック信
号の位相差に該当するデジタルコード値を生成し、その
デジタルコード値によるアナログ値(電圧又は電流)を
生成してクロック同期装置を制御する。
た従来技術に係るクロック同期装置を示すブロック図で
ある。ここでは、クロック同期装置が遅延同期ループ
(DLL)で構成された場合を例に挙げて説明する。図
1に示すように、クロック同期装置は、外部クロック信
号(ECLK)と内部クロック信号(ICLK)の位相
差を検出する位相検出部1と、位相検出部1の検出信号
(SFTR、SFTL)に従ってNビットの2進コード
値(BC)を出力する2進コード発生部2と、2進コー
ド発生部2の2進コード値に該当する電圧(VDAC)
を発生するデジタル/アナログ変換部3と、デジタル/
アナログ変換部3の出力電圧(VDAC)を利用して外
部クロック信号(ECLK)を一定時間のあいだ遅延さ
せ、内部クロック信号(ICLK)を出力する可変遅延
ライン(Variable Delay Line:V
DL)4を含んで構成されている。
ような複数個の遅延セルのチェーンで構成されている。
遅延セルは、デジタル/アナログ変換部3の出力電圧
(VDAC)に従って電流を生成する可変電流源5と、
入力信号(IN、/IN)が入力される入力部6と、遅
延率を定める負荷7とを含んで構成されている。ここ
で、可変電流源5は、出力電圧(VDAC)が制御端子
に印加され、ソースが接地電源電圧(VSS)に連結さ
れたNMOSトランジスタ(NM0)で形成される。入
力部6は、制御端子にそれぞれ入力信号(IN、/I
N)が入力されるNMOSトランジスタ(NM1、NM
2)で形成される。ここで、NMOSトランジスタ(N
M1、NM2)のソースは共通連結され、可変電流源5
を形成するNMOSトランジスタ(NM0)のドレイン
に連結される。入力部6を形成するNMOSトランジス
タ(NM1、NM2)のドレインが出力端子を形成して
それぞれ出力信号(OUT、/OUT)を出力する。
可変遅延ライン4は、N−1番目の遅延セルの出力信号
(OUT、/OUT)はN番目の遅延セルの入力信号
(IN、/IN)にそれぞれ入力され、N番目遅延セル
の出力信号(OUT、/OUT)はN+1番目の遅延セ
ルの入力信号(IN、/IN)にそれぞれ入力される。
ここで、遅延セルの可変電流源5を形成するNMOSト
ランジスタ(NM0)に流れる電流(I)に対する遅延
セルの遅延率(TDCEL)は、次の数式1により求め
ることができる。
であり、VPPは出力端子の間の電圧スウィング幅であ
る。したがって、デジタル/アナログ変換部3の出力電
圧(VDAC)に対する可変遅延ライン4の遅延率
(T)の関係は、図3に示したグラフのように非線型特
性を有する。
プ電圧(unit step voltage:VDE
L)が、デジタル/アナログ変換部3の出力電圧(VD
AC)に対し線形的な遅延特性を有すると仮定すれば、
クロック同期装置(ここではDLL)の単位位相分解能
(unit phase resolution:PR
ES)は、次の数式2により求めることができる。
(gain)であり、数式3により求めることができ
る。
分である。
の単位ステップ電圧(unit step volta
ge:VDEL)が、デジタル/アナログ変換部3の出
力電圧(VDAC)に対し線形的な遅延特性を有すると
仮定したため、可変遅延ライン4の遅延セル(DCE
L)の利得(KVDL)は一定である。ここで、遅延セ
ル(DCEL)の利得(KVDL)が一定であるため、
入力されるクロック周波数に係わりなく位相分解能(p
hase resolution)が一定である。
線型特性を有するため、クロック周波数に従って位相分
解能が変化する。すなわち、図3に示すように、周波数
が低くなってデジタル/アナログ変換部3の出力電圧
(VDAC)が或る一定電圧(VREF)に到達すると
位相分解能が急激に増加し、クロック同期装置(ここで
はDLL)のジッタ(jitter)特性が低下すると
いう問題点があった。
従来のクロック同期装置における問題点に鑑みてなされ
たものであって、本発明の目的は、クロック同期装置が
特定電圧でデジタル/アナログ変換手段の入力ビット数
を増加させ、デジタル/アナログ変換手段の出力電圧の
遅延特性をデジタルコード値に線形的な特性を有するよ
うにし、位相分解能を一定にして低周波クロック信号が
入力されてもジッタ特性を向上させることができる、ク
ロック同期装置を提供することにある。
になされた本発明によるクロック同期装置は、外部クロ
ック信号と内部クロック信号の位相を比較しその比較結
果を出力する位相検出手段と、前記位相検出手段の出力
信号に従ってNビットのコード値を発生するコード発生
手段と、前記コード発生手段のNビットのコード値に該
当するデジタル/アナログ変換手段と、予め設定された
基準電圧と前記デジタル/アナログ変換手段とにより出
力された電圧を比較し、その比較結果に基づき前記デジ
タル/アナログ変換手段の出力電圧値を調節する制御信
号を出力するレベル検出手段と、前記デジタル/アナロ
グ変換手段により発生した電圧に従い、前記外部クロッ
ク信号を一定時間遅延させた内部クロック信号を出力す
るクロック同期制御手段とを含んで構成されているクロ
ック同期装置において、前記デジタル/アナログ変換手
段は、前記コード発生手段のNビットのコード値のう
ち、上位N−Mビットに該当する電圧を出力するメイン
デジタル/アナログ変換手段と、前記レベル検出手段の
制御信号に従ってイネーブルされ、コード発生手段のN
ビットのコード値のうち、下位Mビットに該当する電圧
を出力するサブデジタル/アナログ変換手段とを含んで
構成されていることを特徴とする。
装置の実施の形態の具体例を図面を参照しながら説明す
る。図4は、本発明の好ましい一実施例に係るクロック
同期装置を示すブロック図である。ここでは、遅延同期
ループ(DLL)を例に挙げて説明する。図4に示すよ
うに、本発明に係るクロック同期装置は、位相検出部1
0、2進コード発生部20、メインコード変換部30、
サブコード変換部40、メインデジタル/アナログ変換
部50、サブデジタル/アナログ変換部60、レベル検
出部70及び可変遅延ライン80を含んで構成されてい
る。ここで、メイン及びサブデジタル/アナログ変換部
50、60は、温度計コードデジタル/アナログ変換器
(thermometer code DAC)で構成
されている。
CLK)と内部クロック信号(ICLK)の位相差を検
出して検出信号(UP、DW、HD)を出力する。2進
コード発生部20は、アップ/ダウンカウンター(図示
省略)とレジスター等(図示省略)を含んでいるため、
位相検出部10の検出信号(UP、DW、HD)に従っ
て2進コード値を出力するが、レベル検出部70のイネ
ーブル信号(SDEN)に従ってNビットの2進コード
値(MBC、SBC)を出力するか、又はN−Mビット
2進コード値(MBC)を出力する。メインコード変換
部30は、2進コード発生部20の上位N−Mビットの
2進コード値(MBC)を温度計コード(thermo
meter code)値(MTC)に変換し、サブコ
ード変換部40は、2進コード発生部20の下位Mビッ
トの2進コード値(SBC)を温度計コード値(ST
C)に変換する。レベル検出部70は、メイン及びサブ
デジタル/アナログ変換部50、60により出力された
電圧(VDAC)と予め設定された基準電圧(VRE
F)とを比較し、その比較結果に基づきイネーブル信号
(SDEN)を出力する。
ブル信号(SDEN)に従って出力電圧(VDAC)が
基準電圧(VREF)より低い場合はサブデジタル/ア
ナログ変換部60をイネーブルさせ、出力電圧(VDA
C)が基準電圧(VREF)より高い場合はサブデジタ
ル/アナログ変換部60をディスエーブルさせる制御信
号(EN)を発生する。さらに、2進コード発生器20
は、レベル検出部70のイネーブル信号(SDEN)に
従ってメイン及びサブデジタル/アナログ変換部50、
60により出力された電圧(VDAC)が基準電圧(V
REF)より高い場合にはNビットの2進コード値(M
BC、SBC)を発生し、メイン及びサブデジタル/ア
ナログ変換部50、60により出力された電圧(VDA
C)が基準電圧(VREF)より低い場合にはN−Mビ
ットの2進コード値(MBC)だけを出力する。
ド値(MBC、SBC)のうち上位N−Mビットの2進
コート値(MBC)は、メインコード変換部30により
2N −Mビットの温度計コード値(MTC)に変換され
てメインデジタル/アナログ変換部50に印加され、2
進コード発生器20のNビット2進コード値(MBC、
SBC)のうち下位Mビットの2進コード値(SBC)
は、サブコード変換部40により2Mビットの温度計コ
ード値(STC)に変換されてサブデジタル/アナログ
変換部60に印加される。したがって、メイン及びサブ
デジタル/アナログ変換部50、60により出力された
電圧(VDAC)が基準電圧(VREF)より高い場
合、メイン及びサブデジタル/アナログ変換部50、6
0が全て動作して入力された2Nビットの温度計コード
値(MTC及びSTC)に該当する電圧(VDAC)を
出力し、メイン及びサブデジタル/アナログ変換部5
0、60により出力された電圧(VDAC)が基準電圧
(VREF)より低い場合、メインデジタル/アナログ
変換部50のみ動作して入力された2N−Mビットの温
度計コード値(MTC)に該当する電圧(VDAC)を
出力する。このとき、サブデジタル/アナログ変換部6
0は、サブコード変換部40の制御信号(EN)により
ディスエーブルされて動作しない。
のように、出力電圧(VDAC)が基準電圧(VRE
F)より高い場合にはメインデジタル/アナログ変換部
40のみ動作するが、このとき、単位ステップ電圧(V
DELH)は数式4を介して求めることができる。
(VREF)より低い場合にはメイン及びサブデジタル
/アナログ変換部40、50が共に動作するが、このと
き、単位ステップ電圧(VDELL)は数式5を介して
求めることができる。
電圧(VREF)より高い場合の単位ステップ電圧(V
DELH)に比べ、出力電圧(VDAC)が基準電圧
(VREF)より低い場合の単位ステップ電圧(VDE
LL)を小さく設け、可変遅延ライン80の位相分解能
(phase resolution)が非線形的な遅
延特性により急激に増加することを防ぐことができる。
他の実施例を示すブロック図である。図6に示すよう
に、本発明の他の実施例に係るクロック同期装置は、前
記の本発明の一実施例と同様に位相検出部100、2進
コード発生部200、コード変換部300、メインデジ
タル/アナログ変換部500、サブデジタル/アナログ
変換部600、レベル検出部700及び可変遅延ライン
800を含んで構成されている。
ック同期装置の他の実施例が前記の本発明の一実施例と
異なる点は、メインデジタル/アナログ変換部500
が、温度計コード変換器(thermometer c
ode DAC)で構成され、サブデジタル/アナログ
変換部600が、2進加重コード変換器(binary
−weighted code DAC)で構成され、
サブコード変換部40に代えてサブデジタル/アナログ
変換制御部400を用いるところにある。サブデジタル
/アナログ変換制御部400は、メイン及びサブデジタ
ル/アナログ変換部500、600の出力電圧(VDA
C)が基準電圧(VREF)より高い場合、レベル検出
部700のイネーブル信号(SDEN)に従って制御信
号(EN)によりサブデジタル/アナログ変換部600
をディスエーブルさせる。
位ビットN−M2進コード値(MBC)は、コード変換
部300により温度計コード値(TC)に変換されて入
力された2N−Mビットの温度計コード値(TC)に該
当する電圧を出力する。一方、サブデジタル/アナログ
変換制御部400は、メイン及びサブデジタル/アナロ
グ変換部500、600の出力電圧(VDAC)が基準
電圧(VREF)より低い場合、レベル検出部700の
イネーブル信号(SDEN)に従って生成された制御信
号(EN)により、サブデジタル/アナログ変換部60
0をイネーブルさせる。すなわち、メイン及びサブデジ
タル/アナログ変換部500、600が全て動作する。
したがって、メイン及びサブデジタル/アナログ変換部
500、600は、2進コード発生部200のNビット
2進コード値(MBC及びSBC)に該当する電圧(V
DAC)を出力する。このような構成を有する本発明の
他の実施例に係るクロック同期装置の動作は、前記の本
発明の一実施例と同様に動作するため、ここではその詳
細な説明は省略することにする。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
期装置は、クロック同期装置(DLL、PLL等)を制
御するデジタル/アナログ変換器をメイン及びサブデジ
タル/アナログ変換器に分離し、レベル検出器を用いて
デジタル/アナログ変換器の出力電圧の位相分解能が急
激に増加する特定の電圧より高い出力電圧が出力された
場合を検出し、サブデジタル/アナログ変換器を動作さ
せることによりデジタル/アナログ変換器のビット数を
増加させてデジタル/アナログ変換器の単位ステップ電
圧を低下させるので、出力電圧の位相分解能が急激に増
加することを防ぐことができる。したがって、低い周波
数帯域でジッタが急激に増加することを防止できるとい
う効果が得られる。
ク図である。
回路を示す回路図である。
電圧に対する可変遅延ラインの遅延時間を示すグラフで
ある。
すブロック図である。
ジタル/アナログ変換部の出力電圧を示すグラフであ
る。
示すブロック図である。
Claims (5)
- 【請求項1】 外部クロック信号と内部クロック信号の
位相を比較しその比較結果を出力する位相検出手段と、 前記位相検出手段の出力信号に従ってNビットのコード
値を発生するコード発生手段と、 前記コード発生手段のNビットのコード値に該当するデ
ジタル/アナログ変換手段と、 予め設定された基準電圧と前記デジタル/アナログ変換
手段とにより出力された電圧を比較し、その比較結果に
基づき前記デジタル/アナログ変換手段の出力電圧値を
調節する制御信号を出力するレベル検出手段と、 前記デジタル/アナログ変換手段により発生した電圧に
従い、前記外部クロック信号を一定時間遅延させた内部
クロック信号を出力するクロック同期制御手段とを含ん
で構成されているクロック同期装置において、 前記デジタル/アナログ変換手段は、前記コード発生手
段のNビットのコード値のうち、上位N−Mビットに該
当する電圧を出力するメインデジタル/アナログ変換手
段と、 前記レベル検出手段の制御信号に従ってイネーブルさ
れ、コード発生手段のNビットのコード値のうち、下位
Mビットに該当する電圧を出力するサブデジタル/アナ
ログ変換手段とを含んで構成されていることを特徴とす
るクロック同期装置。 - 【請求項2】 前記メイン及びサブデジタル/アナログ
変換手段は、温度計コードデジタル/アナログ変換手段
で構成されていることを特徴とする請求項1に記載のク
ロック同期装置。 - 【請求項3】 前記コード発生手段は、前記位相検出手
段の出力信号に従って2進コード値を生成する2進コー
ド発生手段と、 前記2進コード発生手段から出力された2進コード値の
うち上位N−Mビットの2進コード値を温度計コード値
に変換させ、前記メインデジタル/アナログ変換手段に
出力するメインコード変換手段と、 前記2進コード発生手段から出力された2進コード値の
うち下位Mビットの2進コード値を温度計コード値に変
換させ、前記サブデジタル/アナログ変換手段に出力す
るサブコード変換手段とを含んでいることを特徴とする
請求項2に記載のクロック同期装置。 - 【請求項4】 前記メインデジタル/アナログ変換手段
は、温度計コードデジタル/アナログ変換手段で構成さ
れ、前記サブデジタル/アナログ変換手段は、2進加重
コードデジタル/アナログ変換手段で構成されているこ
とを特徴とする請求項1に記載のクロック同期装置。 - 【請求項5】 前記コード発生手段は、前記位相検出手
段の出力信号に従って2進コード値を生成する2進コー
ド発生手段と、 前記2進コード発生手段から出力された2進コード値の
うち上位N−Mビットの2進コード値を温度計コード値
に変換させ、メインデジタル/アナログ変換手段で出力
するコード変換手段と、 前記レベル検出手段の出力信号に従ってサブデジタル/
アナログ変換手段を選択的にイネーブルさせ、2進コー
ド発生手段から出力された2進コード値のうち下位Mビ
ットの2進コード値を、前記サブデジタル/アナログ変
換手段で出力するサブデジタル/アナログ変換制御手段
とを含んでいることを特徴とする請求項4に記載のクロ
ック同期装置。
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