JPWO2009125580A1 - ループ型クロック調整回路および試験装置 - Google Patents

Abstract

可変遅延回路は、基準クロックに対しアナログ信号に応じた可変遅延を与え、遅延クロックを生成する。位相検出部は、遅延クロックと基準クロックの位相差を検出し、位相差に応じたレベルをとる位相差信号を生成する。カウンタは、位相差信号のレベルに応じてカウントアップまたはカウントダウンを行う。デジタルアナログ変換器は、カウンタのカウント値をアナログ信号に変換し、可変遅延回路に供給する。カウンタは、第１サーモメータコードを用い、位相差信号に応じてカウント値の下位桁をカウントする第１カウンタ２２と、第２サーモメータコードを用い、位相差信号に応じてカウント値の上位桁をカウントする第２カウンタ２４と、第１カウンタ２２と第２カウンタ２４がキャリー動作およびボロー動作においてもハミング距離が１となる制御を行う制御回路２６とを含む。

Description

本発明は、ＤＬＬ（Delay Locked Loop）やＰＬＬ（Phase Locked Loop）など、生成したクロックと基準クロックとの比較により、クロックの位相や周波数を調節するループ型クロック調整回路に関する。

ＤＬＬやＰＬＬなどのクロック調整回路は、可変遅延回路や電圧制御発振器（以下、ＶＣＯという）などのクロック生成部（クロック調整部）と、生成したクロックと基準クロックの位相差を検出する位相検出部と、位相差に応じてクロック生成部をフィードバック制御するループ制御回路を備える。

位相検出部は、２つのクロックの位相を比較し、位相差に応じて、具体的には進み位相か遅れ位相か応じてハイレベル、ローレベルが変化する位相差信号を生成する。

いまループ制御回路が、位相差信号に応じてカウントアップ・カウントダウンするカウンタと、カウンタのカウント値をデジタル／アナログ変換してクロック生成部を制御するデジタル／アナログ変換回路（ＤＡＣ）で構成される場合について検討する。

カウンタとして、バイナリカウンタを用いた場合、桁上がりあるいは桁下がりの際に、ハミング距離が大きい遷移が発生する場合がある。したがってハミング距離が大きい遷移が発生すると、カウンタ内部の複数のフリップフロップが同時に状態遷移するため、カウンタ自体にノイズが発生するという問題がある。また、カウンタの各ビットの値は、次段のＤＡＣに設けられたスイッチのオン、オフに対応するため、後段のＤＡＣでのノイズ発生も誘発するおそれがある。たとえばバイナリ値で［０１１１１］からカウントアップして［１００００］に遷移する場合、スイッチの遷移のタイムラグによって、階調１５（＝［０１１１１］）から一度階調０（＝［０００００］）に遷移し、その後に階調１６（＝［１００００］）に遷移したり、あるいは階調１５、３１、１６（［０１１１１］、［１１１１１］、［１００００］）の順に遷移する場合があり、ＤＡＣの出力にノイズが重畳される。

この問題を解決するために、サーモメータコードを利用したカウンタを利用する方法が考えられる。この場合、カウントアップ、カウントダウンに際して、サーモメータコードのハミング距離が１となるため、バイナリカウンタを用いた場合に比べてスイッチングノイズを低減できる。しかしながら、カウント値の最大階調分のビット数が必要であるため、そのビット数に応じたフリップフロップやラッチ回路などのデータ保持回路を設ける必要があり、回路面積が大きくなるという問題が発生する。

本発明はこうした課題に鑑みてなされたものであり、その目的は、ノイズを低減しつつ、回路面積の増大を抑制したクロック調整回路の提供にある。

本発明のある態様は、ループ型クロック調整回路に関する。このクロック調整回路は、基準クロックに対しアナログ信号に応じた可変遅延を与え、遅延クロックを生成する可変遅延回路と、遅延クロックと基準クロックの位相差を検出し、位相差に応じたレベルをとる位相差信号を生成する位相検出部と、位相差信号のレベルに応じてカウントアップまたはカウントダウンを行うカウンタと、カウンタのカウント値をアナログ信号に変換し、可変遅延回路に供給するデジタルアナログ変換器と、を備える。カウンタは、ｍビット（ｍは自然数）の第１サーモメータコードを用い、位相差信号に応じてカウント値の下位桁をカウントする第１カウンタと、ｎビット（ｎは自然数）の第２サーモメータコードを用い、位相差信号に応じてカウント値の上位桁をカウントする第２カウンタと、第１カウンタと第２カウンタがキャリー動作およびボロー動作においてもハミング距離が１となる制御を行う制御回路と、を含む。

本発明の別の態様もまた、ループ型クロック調整回路に関する。このクロック調整回路は、入力された制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、電圧制御発振器により生成されたクロックと基準クロックの位相差を検出し、位相差に応じたレベルをとる位相差信号を生成する位相検出部と、位相検出部からの位相差信号のレベルに応じてカウントアップまたはカウントダウンを行うカウンタと、カウンタのカウント値をアナログ信号に変換し、電圧制御発振器に制御電圧として供給するデジタルアナログ変換器と、を備える。カウンタは、ｍビット（ｍは自然数）の第１サーモメータコードを用い、位相差信号に応じてカウント値の下位桁をカウントする第１カウンタと、ｎビット（ｎは自然数）の第２サーモメータコードを用い、位相差信号に応じてカウント値の上位桁をカウントする第２カウンタと、第１カウンタと第２カウンタがキャリー動作およびボロー動作においてもハミング距離が１となる制御を行う制御回路と、を含む。

これら態様によると、サーモメータコードを用いることによりカウントアップ、カウントダウン時のハミング距離が１となるため、カウンタ内部のトランジスタのスイッチング動作にともなうノイズを低減することができる。
なお、「上位桁」とは、「下位桁」と隣接する桁を意味し、かならずしも最上位ビットＭＳＢを含む必要はない。つまり、カウンタは、「上位桁」よりもさらに上位の桁をカウントするカウンタを含んでいてもよい。

カウンタは、第１サーモメータコードから第２サーモメータコードに桁上がりするとき、カウント値を１回分、同じ値に維持してもよい。
キャリー動作と、第１サーモメータコード、第２サーモメータコードの遷移を同時に行うと、カウンタの動作が不安定になるおそれがあるところ、カウント値を維持することにより、確実に状態遷移させることができる。

またカウンタは、第２サーモメータコードから第１サーモメータコードに桁下がりするとき、カウント値を１回分、同じ値に維持してもよい。
ボロー動作と、第１サーモメータコード、第２サーモメータコードの遷移を同時に行うと、カウンタの動作が不安定になるおそれがあるが、カウント値を維持することにより、確実に状態遷移させることができる。

第１カウンタは、第１サーモメータコードを正論理にてカウントする第１モードと、反転論理にてカウントする第２モードと、が切り換え可能であってもよい。
第１サーモメータコードを２つのモードで動作させることにより、第１サーモメータコードにキャリーまたはボローが発生したときのハミング距離を小さくでき、さらにノイズを低減できる。

第１カウンタは、第２サーモメータコードが奇数か偶数かに応じて、第１モードと第２モードを切り換えてもよい。

デジタルアナログ変換器は、電流加算型であって、カウント値の１ＬＳＢ（Least Significant Bit）に対応する電流を生成し、個別にオン、オフが制御可能なｍ×ｎ個の電流源と、第１サーモメータコードと第２サーモメータコードをデコードし、ｍ×ｎ個の電流源のオン、オフを制御するための制御信号を生成するデコーダと、を含んでもよい。デコーダは、電流源ごとに設けられたｍ×ｎ個の論理ゲート群を含み、ｋ番目（ｋ＝ｉ＋（ｊ−１）×ｍ、１≦ｉ≦ｍ、１≦ｊ≦ｎ）の論理ゲート群は、少なくとも第１サーモメータコードのｉビット目と、第２サーモメータコードのｊビット目を論理演算し、対応する電流源を制御する制御信号を生成してもよい。

ｋ番目の論理ゲート群は、ｊ＝１の場合、第１サーモメータコードのｉビット目と第２サーモメータコードのｊビット目の論理和に応じて対応する電流源を制御し、ｊ≠１の場合、第２サーモメータコードの（ｊ−１）ビット目がアサートされているとき、第１サーモメータコードのｉビット目と第２サーモメータコードのｊビット目の論理和に応じて対応する電流源を制御し、第２サーモメータコードの（ｊ−１）ビット目がネゲートされているとき、対応する電流源をオフするように構成されてもよい。

ｋ番目の論理ゲート群は、ＮＡＮＤゲートとＯＲゲートを含んでもよい。ＮＡＮＤゲートは、第１サーモメータコードのｉビット目に応じたデータと、第２サーモメータコードの（ｊ−１）ビット目（ｊ≠１）に応じたデータとの否定論理積を生成する。ＯＲゲートは、ＮＡＮＤゲートの出力に応じたデータと、第２サーモメータコードのｊビット目に応じたデータとの論理和を生成する。ｊ＝１に対応するＮＡＮＤゲートには、第２サーモメータコードの（ｊ−１）ビット目に代えて、ハイレベルが入力される。ｋ番目の論理ゲート群は、ＯＲゲートの出力に応じて対応する電流源を制御してもよい。

デジタルアナログ変換器は、電流加算型であって、カウント値の１ＬＳＢ（Least Significant Bit）に対応する電流を生成し、個別にオン、オフが制御可能なｍ×ｎ個の電流源と、第１サーモメータコードと第２サーモメータコードをデコードし、ｍ×ｎ個の電流源のオン、オフを制御するための制御信号を生成するデコーダと、を含んでもよい。ｍ×ｎ個の電流源はそれぞれ、第１トランジスタ、放電トランジスタ、充電トランジスタ、第１スイッチ、第２スイッチを含んでも良い。
充電トランジスタは、第１トランジスタの制御端子と、固定電圧端子との間に設けられる。第１スイッチは、一端に所定のバイアス電圧が入力され、他端が第１トランジスタの制御端子と接続され、対応する制御信号に応じてオン、オフする。充電トランジスタおよび第２スイッチは、固定電圧端子とバイアス電圧が印加されるバイアスラインとの間に直列に設けられる。第２スイッチを第１スイッチと同相でオン、オフさせるとともに、充電トランジスタおよび放電トランジスタをその逆相でオン、オフさせてもよい。

バイアス電圧を生成するバイアス回路は無視できない出力インピーダンスを有する。したがって第１トランジスタをオンする際にゲート容量に充電電流を供給すると、充電電流に比例した電圧降下が発生し、電圧降下分だけバイアス電圧が変動し、電流源により生成される電流が変動してしまう。この態様によれば充電トランジスタを設けることによりバイアス回路から供給すべき電流を減らすことができるため、バイアス電圧の変動量、ひいては電流源が生成する電流の変動量を抑制できる。

本発明のさらに別の態様は、試験装置である。この装置は、ループ型クロック調整回路を備える。試験装置には、タイミング発生器やパターン発生器、インタフェース回路などが搭載される。これらのユニットには、安定したクロックが必要とされるところ、こうしたクロックの生成に上述のクロック調整回路を用いることにより、試験装置内で生ずるノイズを低減できる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ノイズを低減することができる。

実施の形態に係るＤＬＬの構成を示す回路図である。 図１のカウンタの構成を示すブロック図である。 第１カウンタの状態遷移図である。 第２カウンタの状態遷移図である。 ＤＡＣの構成を示す回路図である。 複数の電流源を示す回路図である。 実施の形態に係るＰＬＬの構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るＤＬＬ１００の構成を示す回路図である。ＤＬＬ１００は、可変遅延回路１０、位相検出部１２、ループ制御回路１４を備える。可変遅延回路１０は、基準クロックＲＥＦＣＬＫに対し、入力されたアナログ信号Ｓ１に応じた可変遅延を与え、遅延クロックＣＬＫＤを生成する。たとえば可変遅延回路１０は多段接続されたインバータ（バッファ）を含み、各インバータの電源電圧あるいはバイアス電流が、アナログ信号Ｓ１に応じて可変に構成される。その結果、遅延量がアナログ信号Ｓ１に応じて調節される。

位相検出部１２は、遅延クロックＣＬＫＤと基準クロックＲＥＦＣＬＫの位相差Δφを検出し、位相差に応じたレベルをとる位相差信号ＰＤを生成する。位相差信号ＰＤは、位相差Δφが目標値より大きいとき、第１レベル（たとえばハイレベル）、小さいとき第１レベルと相補的な第２レベル（ローレベル）をとる。

ループ制御回路１４は、位相差Δφを示す位相差信号ＰＤに応じて、可変遅延回路１０をフィードバック制御する。ループ制御回路１４は、カウンタ２０、ＤＡＣ４０を含む。
カウンタ２０は、位相差信号ＰＤのレベルに応じてカウントアップまたはカウントダウンするカウント動作を実行する。ＤＡＣ４０は、カウンタ２０のカウント値ＣＮＴをアナログ信号Ｓ１に変換し、可変遅延回路１０に供給する。

以上がＤＬＬ１００の全体構成である。実施の形態に係るＤＬＬ１００は、ループ制御回路１４に特徴を有する。以下、カウンタ２０およびＤＡＣ４０の構成を詳細に説明する。

図２は、図１のカウンタ２０の構成を示すブロック図である。カウンタ２０は、第１カウンタ２２、第２カウンタ２４、制御回路２６を含む。

カウンタ２０は、カウント値ＣＮＴを複数の桁に多分割し、桁ごとに設けられた複数のカウンタを用いてカウントする。少なくとも最下位ビットＬＳＢを含む「下位桁」をカウントするカウンタと、「下位桁」と隣接する「上位桁」をカウントするカウンタはそれぞれ、バイナリコードではなく、サーモメータコードを用いてカウント動作を行う。さらに上位の桁が存在する場合、サーモメータコードを用いることが好ましいが、バイナリコードを用いても、あるいはその他のコードを用いてもよい。以下では、理解を容易とするためにカウント値を「上位桁」と「下位桁」に２分割する場合を説明する。この場合「上位桁」は最上位ビットＭＳＢを含む。

第１カウンタ２２は、ｍビット（ｍは自然数）の第１サーモメータコードＴＣ１を用い、位相差信号ＰＤに応じてカウント値ＣＮＴの下位桁をカウントする。第１サーモメータコードＴＣ１の各ビットを上位ビットから順に、Ｌ_ｍ、Ｌ_ｍ−１、…Ｌ_１と表記する。正論理のサーモメータコードを用いる場合、１となるビットの個数が、１０進数での第１カウンタ２２のカウント値（以下、第１カウント値ＣＮＴ１と表記する）を示す。つまり第１カウント値ＣＮＴ１が１０進数でｋ（０≦ｋ≦ｍ）のとき、Ｌ_ｍ〜Ｌ_ｋ＋１＝０、Ｌ_ｋ〜Ｌ_１＝１となる。

第２カウンタ２４は、ｎビット（ｎは自然数）の第２サーモメータコードＴＣ２を用い、位相差信号ＰＤに応じてカウント値ＣＮＴの上位桁をカウントする。第２サーモメータコードＴＣ２の各ビットを上位ビットから順に、Ｕ_ｎ、Ｕ_ｎ−１、…Ｕ_１と表記する。第２サーモメータコードＴＣ２は、第１サーモメータコードＴＣ１の上位桁であるから、Ｕ_ｌ〜Ｕ_１はそれぞれ、１０進数ではｍの重みを持つ。

正論理のサーモメータコードを用いる場合、第２カウンタ２４のカウント値（以下、第２カウント値ＣＮＴ２と表記する）が１０進数でｌ（０≦ｌ≦ｎ）のとき、Ｕ_ｎ〜Ｕ_ｌ＋１＝０、Ｕ_ｌ〜Ｕ_１＝１となる。

制御回路２６は、第１カウンタ２２および第２カウンタ２４間のキャリー動作、ボロー動作を制御する。さらに制御回路２６は、後述する第１カウンタ２２のモードを制御する。

次に第１カウンタ２２、第２カウンタ２４、制御回路２６の動作について説明する。
第１カウンタ２２は、カウントアップもしくはカウントダウンを示す位相差信号ＰＤを受け、クロックＣＬＫのポジティブエッジのタイミングで、カウントアップまたはカウントダウンを行う。クロックＣＬＫの周波数は、分周器等によって可変とすることが好ましい。この周波数を可変とすることで、ＤＬＬ１００のループゲインを制御できる。たとえばクロックＣＬＫを生成するために、所定のクロックを可変の分周比で分周する可変分周器を設けてもよい。

第１カウンタ２２は、以下の第１モードと第２モードの２つのモードで動作する。
第１モードにおいて、第１カウンタ２２は正論理（Positive Logic）でカウント動作する。第２モードにおいて、第１カウンタ２２は反転論理（Negative Logic）にてカウント動作するモードである。

第１モードと第２モードは、第１サーモメータコードＴＣ１から第２サーモメータコードＴＣ２に桁上がり（キャリー）が発生する度に、あるいは第２サーモメータコードＴＣ２から第１サーモメータコードＴＣ１に桁下がりが発生する度に、切り換えられる。

別の観点から見れば、第１カウンタ２２の動作モードは、第２サーモメータコードＴＣ２が奇数か偶数かに応じて切り換えられる。したがって、第１モードを奇数モード、第２モードを偶数モードともいう。

たとえば第１サーモメータコードＴＣ１が４ビットの場合、１０進数で０、１、２、３、４、５、６、７、８、９…とカウントアップする際、そのビット列は、（００００）、（０００１）、（００１１）、（０１１１）、（１１１１）、（０１１１）、（００１１）、（０００１）、（００００）…のように遷移する。つまり第１モードでは、（００００）が“０”を、（１１１１）が“４”を表し、第２モードでは、（１１１１）が“０”を、”００００”が“４”を表す。

図３は、第１カウンタ２２の状態遷移図である。ＯＤＤ Ｍｏｄｅが第１モードに、ＥＶＥＮ Ｍｏｄｅが第２モードに対応する。ＵＰは位相差信号ＰＤに対応し、１のときがカウントアップ、０のときがカウントダウンを示す。図３の状態遷移図は、第１サーモメータコードＴＣ１が１６ビットの場合を示し、そのビット列を１６進数に変換して表記している。つまり、正論理の第１モードでは、１０進数、サーモメータコード、１６進数の対応は以下のとおりである。
１＝（００００００００００００００００）＝０ｘ００００
２＝（０００００００００００００００１）＝０ｘ０００１
３＝（００００００００００００００１１）＝０ｘ０００３
４＝（０００００００００００００１１１）＝０ｘ０００７
５＝（００００００００００００１１１１）＝０ｘ０００Ｆ
６＝（０００００００００００１１１１１）＝０ｘ００３Ｆ
中略
１１＝（０００００１１１１１１１１１１１）＝０ｘ０７ＦＦ
１２＝（００００１１１１１１１１１１１１）＝０ｘ０ＦＦＦ
１３＝（０００１１１１１１１１１１１１１）＝０ｘ１ＦＦＦ
１４＝（００１１１１１１１１１１１１１１）＝０ｘ３ＦＦＦ
１５＝（０１１１１１１１１１１１１１１１）＝０ｘ７ＦＦＦ
１６＝（１１１１１１１１１１１１１１１１）＝０ｘＦＦＦＦ

１０進数の１〜１６に対して、上記真理値表を論理反転したコードが対応する。

第１カウンタ２２、第２カウンタ２４の桁上がり、桁下がりを制御するために、第１キャリービットＣＹ１、第２キャリービットＣＹ２、第１ボロービットＢＬ１、第２ボロービットＢＬ２のフラグが、制御回路２６によって管理される。

カウントアップ動作（ＵＰ＝１）の場合、奇数モードにおいてＴＣ１＝１６（＝＃ＦＦＦＦ）となると、第１キャリービットＣＹ１のフラグが立つ（ＣＹ１＝１）。また偶数モードにおいてＴＣ１＝１６（＝＃００００）となると、第２キャリービットＣＹ２のフラグが立つ（ＣＹ２＝１）。

カウントダウン動作（ＵＰ＝０）の場合、奇数モードにおいてＴＣ１＝０（＝＃００００）となると、第２ボロービットＢＬ２のフラグが立つ（ＢＬ２＝１）。また偶数モードにおいて０（＝＃ＦＦＦＦ）となると、第１ボロービットＢＬ１のフラグが立つ（ＢＬ１＝１）。

また、奇数モードと偶数モードの切り換えは、アップ信号ＵＰおよび第１サーモメータコードＴＣ１の値に応じて実行される。この切り換えに利用されるビットを、図３にハッチングして示す。

第１キャリービットＣＹ１、第１ボロービットＢＬ１は、第２カウンタ２４による第２サーモメータコードＴＣ２の奇数ビットのカウントアップ、カウントダウンに利用される。また、第２キャリービットＣＹ２、第２ボロービットＢＬ２は、第２カウンタ２４による第２サーモメータコードＴＣ２の偶数ビットのカウントアップ、カウントダウンに利用される。

以上がカウンタ２０の基本的な構成である。このカウンタ２０によれば、カウント値ＣＮＴを上位桁と下位桁に分割して、それぞれをサーモメータコードによりカウントする。したがって、下位桁内でのカウントアップ、カウントダウンに着目すると、ハミング距離が１であるため、カウンタ２０自体および後段のＤＡＣ４０において発生するノイズを低減することができる。

この効果は以下の具体例により明らかになる。たとえば、サーモメータコードを用いずにバイナリカウンタを用いた場合、カウント値が７から８にカウントアップする際に、バイナリカウント値は（０１１１）から（１０００）へと遷移する。したがって、ハミング距離が４となり、カウンタ２０内でスイッチングするゲート素子の個数が増加し、ノイズが大きくなる。これに対して、サーモメータコードを用いた実施の形態に係る技術では、同じカウントアップする際に、サーモメータコードは（０１１１１１１１）から（１１１１１１１１）に遷移することになるため、ハミング距離は１であり、ノイズが低減されることになる。

一方、もしカウンタ２０のカウント値を分割せずに、ひとつのサーモメータコードを用いてカウントする場合、ハミング距離は常に１となるから、ノイズの観点からはより望ましい設計となろう。しかしながら、同じ最大カウント値を実現しようとした場合のサーモメータコードのビット数が指数関数的に大きくなるという問題が発生する。たとえば最大カウント値２５６のカウンタを実現する場合、バイナリカウンタを用いれば８ビットで足りるところ、サーモメータコードを用いる場合、２５６ビットが必要となる。

このビット数の観点からも、実施の形態に係るカウンタ２０は優れている。たとえば最大２５６階調のカウント値を上位桁と下位桁に分割し、それぞれを１６ビットのサーモメータコードでカウントすれば、計３２ビットで足り、単一のサーモメータコードを用いる場合にくらべて、ビット数を１／８に低減できる。

カウンタ２０は、フリップフロップやラッチ回路等の順序回路を用いて構成されるため、その回路面積はカウンタの出力ビット数に比例して増加するところ、実施の形態に係るカウンタ２０によれば、バイナリカウンタに比べればフリップフロップやラッチ回路の個数は増加するものの、フルビットをサーモメータコードでカウントする場合に比べて、回路面積を大幅に減少できる。

以上から、実施の形態に係るカウンタ２０は、回路面積の観点において優れるバイナリコードを用いたカウンタの利点と、ノイズの観点において優れる単一のサーモメータコードを用いたカウンタの利点とを併せ持っているといえる。

また、実施の形態に係るカウンタ２０は、第１カウンタ２２を２つの動作モードで切り替え可能に構成することにより、以下の問題が解決できる。もし、第１モード（正論理）のみでカウント動作をする場合、第１サーモメータコードＴＣ１と第２サーモメータコードＴＣ２間の桁上がり、桁下がりが発生する際にハミング距離が大きくなるという問題は避けられない。たとえば４ビットの第１サーモメータコードＴＣ１を第１モードのみを用いてカウントする場合、カウント値が４から５へ遷移する場合、第２サーモメータコードＴＣ２への桁上がりと同時に、第１サーモメータコードＴＣ１が（１１１１）から（００００）へと遷移してしまい、ハミング距離が大きくなってしまう。第１サーモメータコードＴＣ１のビット数が大きくなるほど、この問題は顕著となる。

カウンタ２０によれば、第１モードと第２モードを切り換えることにより、たとえ桁上がりや桁下がりが発生したとしても、ハミング距離を１とすることができ、上記問題を好適に解決できる。たとえば、カウント値が４から５に遷移する場合、第２サーモメータコードＴＣ２への桁上がりと同時に、第１サーモメータコードＴＣ１は正論理の（１１１１）から、反転論理の（０１１１）＃へと遷移する。”＃”は反転論理であることを示す。つまりハミング距離は１であるため、ノイズを低減することができる。

カウンタ２０に生ずるノイズは、ＤＬＬ１００により生成されるクロックのジッタとなって現れる。したがってカウンタ２０に生ずるノイズを低減することにより、ジッタの少ないクロックを生成できる。

カウンタ２０はノイズを低減するためのさらなる特徴を有している。以下この特徴を説明する。

カウンタ２０は、第１サーモメータコードＴＣ１から第２サーモメータコードＴＣ２に桁上がりするとき、カウント値を１回分、同じ値に維持する。たとえば、第１サーモメータコードＴＣ１が４ビットの場合のカウント動作は、カウント値ＣＮＴは、１、２、３、４、４、５、６、７、８、８、９、１０、１１、１２、１２、１３、…のように遷移する。

キャリー動作と、第１サーモメータコード、第２サーモメータコードの遷移を同時に行うと、カウンタの動作が不安定になるおそれがある。たとえばカウント値が４から５に遷移する際にカウント値を保持しない場合、（０：１１１１）から（１：０１１１）＃に遷移するが、この過程で第１サーモメータコードと第２サーモメータコードの遷移に時間差が生ずると、（０：１１１１）→（０：０１１１）＃→（１：０１１１）＃、つまり４、１、５のように遷移する場合があり、ＤＡＣの出力にノイズが重畳されてしまう。実施の形態では、カウント値を維持することにより、確実に状態遷移させることができ、ノイズをさらに低減できる。

同様に、カウンタ２０は、第２サーモメータコードＴＣ２から第１サーモメータコードＴＣ１に桁下がりするとき、カウント値を１回分、同じ値に維持する。たとえば、第１サーモメータコードＴＣ１が４ビットの場合のカウントダウンにおいて、カウント値ＣＮＴは、…、１３、１２、１２、１１、１０、９、８、８、７、６、５、４、４、３、２、１、０のように遷移する。

ボロー動作時においても、第１サーモメータコード、第２サーモメータコードの遷移を同時に行うと、カウンタの動作が不安定になりＤＡＣの出力にノイズが重畳されるおそれがあるが、実施の形態ではカウント値を維持してこのノイズを抑制できる。

言い換えれば、桁上がりもしくは桁下がりが発生すると、第１モードと第２モードの切換のみが行われる。つまり１回分、カウントアップもしくはカウントダウンせず、もとの状態を保持する（ホールド動作という）。

ホールド動作を行うために、制御回路２６は、第１ホールドビットＨＬＤ１、第２ホールドビットＨＬＤ２を管理する。

第１ホールドビットＨＬＤ１は、第１キャリービットＣＹ１、第１ボロービットＢＬ１がともに“０”のときのみ“１”となる。第１ホールドビットＨＬＤ１は、第１キャリービットＣＹ１、第１ボロービットＢＬ１とともに、第２サーモメータコードＴＣ２の奇数ビットのカウントダウン、カウントアップ、ホールド動作に利用される。

また、第２ホールドビットＨＬＤ２は、第２キャリービットＣＹ２、第２ボロービットＢＬ２がともに“０”のときのみ“１”となる。第２ホールドビットＨＬＤ２は、第２キャリービットＣＹ２、第２ボロービットＢＬ２とともに、第２サーモメータコードＴＣ２の偶数ビットのカウントダウン、カウントアップ、ホールド動作に利用される。

図４は、第２カウンタ２４の状態遷移図である。第２カウンタ２４は、第１カウンタ２２からの制御ビットＣＹ１、ＢＬ１、ＨＬＤ１を受けて、クロックＣＬＫのポジティブエッジによって第２サーモメータコードＴＣ２の奇数ビットをカウントアップ、カウントダウンし、もしくはホールドする。また、第２カウンタ２４は、第１カウンタ２２からの制御ビットＣＹ２、ＢＬ２、ＨＬＤ２を受けて、クロックＣＬＫのポジティブエッジによって第２サーモメータコードＴＣ２の偶数ビットをカウントアップ、カウントダウンし、もしくはホールドする。

ホールド動作を行うことにより、上位の第２サーモメータコードＴＣ２と、下位の第１サーモメータコードＴＣ１が同時に遷移するのを防止できる。ホールド動作を行わない場合、カウント値ＣＮＴが４から５にカウントアップすると、（００：１１１１）から（０１：０１１１）への遷移が発生し、第２サーモメータコードＴＣ２と第１サーモメータコードＴＣ１が同時に遷移する。ここで”（ＴＣ２：ＴＣ１）”のように表記し、“：”は第１サーモメータコードＴＣ１と第２サーモメータコードＴＣ２の境界を示す。下位の第１サーモメータコードＴＣ１の論理反転を行う際に、後述する図５のＮＡＮＤゲートに入力する信号によってＤＡＣ４０に供給されるビットが反転される。ビット反転のタイミングと、第１サーモメータコードＴＣ１、第２サーモメータコードＴＣ２の遷移のタイミングにスキューが存在すると、後段のＤＡＣ４０においてスイッチングノイズが発生することになる。

以上がカウンタ２０の構成および動作である。ＤＬＬ１００は、カウンタ２０の後段のＤＡＣ４０にもいくつかの特徴を有している。以下、ＤＡＣ４０について説明する。

図５は、ＤＡＣ４０の構成を示す回路図である。ＤＡＣ４０は、デコーダ４２および複数の電流源ＣＳ_１〜ＣＳ_ｍ×ｎ（単にＣＳと総称する）を備える。ＤＡＣ４０はいわゆる電流加算型であり、複数の電流源ＣＳ_１〜ＣＳ_ｍ×ｎそれぞれは、前段のカウンタ２０によるカウント値の１ＬＳＢに対応する電流Ｉｃを生成する。複数のＣＳ_１〜ＣＳ_ｍ×ｎには、それぞれに対応する制御信号ＲＳ_１〜ＲＳ_ｍ×ｎに応じて個別にオン、オフが制御可能なスイッチＳＷ_１〜ＳＷ_ｍ×ｎが設けられている。ｉ番目のスイッチＳＷ_ｉがオンすると、ｉ番目の電流源ＣＳ_ｉにより生成される電流が加算される。なお、スイッチＳＷの構成および設ける位置は特に限定されず、電流Ｉｃをオン、オフできればよい。加算された電流Ｉｔｏｔａｌは、カウンタ２０によるカウント値ＣＮＴに比例する。

デコーダ４２は、第１サーモメータコードＴＣ１および第２サーモメータコードＴＣ２を受け、これらを制御信号ＲＳ_１〜ＲＳ_ｍ×ｎにデコードする。

デコーダ４２は、電流源ＣＳ_１〜ＣＳ_ｍ×ｎごとに設けられたｍ×ｎ個の論理ゲート群を含む。ｋ番目（ｋ＝ｉ＋（ｊ−１）×ｍ、１≦ｉ≦ｍ、１≦ｊ≦ｎ）の論理ゲート群は、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉと、第２サーモメータコードＴＣ２のｊビット目Ｕ_ｊを論理演算し、対応するｋ番目の電流源ＣＳ_ｋを制御する制御信号ＲＳ_ｋを生成する。つまり論理ゲート群は、第１サーモメータコードＴＣ１と第２サーモメータコードＴＣ２の各ビットに対してマトリクス配置される。

具体的には、ｍ×ｎ個の論理ゲート群はそれぞれ、負論理入力のＯＲゲートおよびＮＡＮＤゲートを含む。ｋ番目の論理ゲート群は、ＯＲゲートＯＲ_ｊｉとＮＡＮＤゲートＮＡＮＤ_ｊｉを含む。ＯＲゲートＯＲ_ｊｉの２つの反転入力端子にはそれぞれ、ＮＡＮＤゲートＮＡＮＤ_ｊｉの出力と、第２サーモメータコードＴＣ２のｊビット目Ｕ_ｊを論理反転した信号＃Ｕ_ｊが入力される。

ｊが奇数の場合、ＮＡＮＤゲートＮＡＮＤ_ｊｉの２つの入力端子にはそれぞれ、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉと第２サーモメータコードＴＣ２の（ｊ−１）ビット目Ｕ_ｊ−１が入力される。ｊ＝１の場合、ＮＡＮＤゲートＮＡＮＤ_１ｉの２つの入力端子にはそれぞれ、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉとハイレベル（すなわち“１”）が入力される。

ｊが偶数の場合、ＮＡＮＤゲートＮＡＮＤ_ｊｉの２つの入力端子にはそれぞれ、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉの反転信号＃Ｌ_ｉと第２サーモメータコードＴＣ２の（ｊ−１）ビット目Ｕ_ｊ−１が入力される。

このように構成された図６のデコーダ４２の動作を説明する。
ｋ番目の電流源ＣＳ_ｋを制御する論理ゲート群の動作に着目する。ＮＡＮＤゲートＮＡＮＤ_ｊｉに入力されているひとつ下位のビットＵ_ｊ−１は、その論理ゲート群のイネーブル信号として機能する。

ＮＡＮＤゲートＮＡＮＤ_ｊｉは、第２サーモメータコードＴＣ２のひとつ下位のビットＵ_ｊ−１が１のとき、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉ（あるいは＃Ｌ_ｉ）を反転して出力する。このとき、負論理入力のＯＲゲートＯＲ_ｊｉの出力は、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉ／＃Ｌ_ｉと、第２サーモメータコードＴＣ２のｊビット目Ｕ_ｊの論理和となる。

なお、ＮＡＮＤ_１１〜ＮＡＮＤ_１ｍには、”Ｈ”が入力されているため、常時イネーブルであり、負論理入力のＯＲゲートＯＲ_ｊｉの出力は、第１サーモメータコードＴＣ１のｉビット目Ｌ_ｉと、第２サーモメータコードＴＣ２の１ビット目Ｕ_１の論理和となる。

ＮＡＮＤゲートＮＡＮＤ_ｊｉは、ひとつ下位のビットＵ_ｊ−１が０のとき、１を出力する。このとき、負論理入力のＯＲゲートＯＲ_ｊｉの出力は０となるため、電流源ＣＳｋはオフとなる。

例えば、Ｕ_ｊ−１グループの下位ビットＬ_１〜Ｌ_ｍがカウントし終わり、全ビットが１となると、ひとつ上位のＵ_ｊグループのＮＡＮＤ_ｊ１〜ＮＡＮＤ_ｊｍには１が入力され、Ｕ_ｊのグループがカウント可能となる。つまり、Ｕ_２〜Ｕ_ｎのグループの総和は（ｎ−１）×ｍ分の重みとなる。また、Ｕ_１のグループのＮＡＮＤには、”Ｈ”が入力されるため、このグループの重みmを加えると、
（ｎ−１）×ｍ＋ｍ＝ｎ×ｍ
までのカウントが可能となる。

以上のデコーダ４２によれば、第１サーモメータコードＴＣ１、第２サーモメータコードＴＣ２を適切にデコードして、対応する電流源ＣＳを確実に制御できる。なお、信号の論理レベルを反転してＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲートなどを相互に置換したものも本発明の範囲に含まれる。

図６は、複数の電流源ＣＳ_１〜ＣＳ_ｍ×ｎを示す回路図である。各電流源は同じ構成であるため、代表として１番目の電流源ＣＳ１の構成を説明する。

電流源ＣＳ１は、第１トランジスタＭ１と、第１トランスファゲートＴＧ１、第２トランスファゲートＴＧ２、充電トランジスタＭ２、放電トランジスタＭ３、インバータＩＮＶ１を備える。第１トランジスタＭ１はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが接地される。

第１トランスファゲートＴＧ１は、第１のスイッチとして機能し、その一端に所定のバイアス電圧Ｖｂｉａｓが入力され、その他端が第１トランジスタＭ１の制御端子（ゲート）と接続される。第１トランスファゲートＴＧ１は、対応する制御信号ＲＳ_１に応じてオン、オフする。制御信号ＲＳ_１がハイレベルとなると、第１トランスファゲートＴＧ１がオンし、第１トランジスタＭ１のゲートにバイアス電圧Ｖｂａｉｓが供給され、バイアス電圧Ｖｂｉａｓに応じたドレイン電流Ｉｃが流れる。

第１トランジスタＭ１のゲートと、固定電圧端子（接地端子）の間には、放電トランジスタＭ３が設けられる。放電トランジスタＭ３は、第１トランスファゲートＴＧ１と相補的にオン、オフするように構成される。具体的には、インバータＩＮＶ１によって制御信号ＲＳ_１が反転され、放電トランジスタＭ３の制御端子（ゲート）に供給される。放電トランジスタＭ３を設けることにより、制御信号ＲＳ_１がローレベルとなり電流源ＣＳ_１がオフするときに、第１トランジスタＭ１のゲート容量を高速に放電することができ、瞬時にオフすることができる。

ここで第１トランジスタＭ１のスイッチング速度に着目する。制御信号ＲＳ_１がローレベルの状態では、第１トランスファゲートＴＧ１がオフするため、第１トランジスタＭ１のゲートにバイアス電圧Ｖｂｉａｓが供給されず、電流Ｉｃが流れない。

続いて制御信号ＲＳ_１がハイレベルに遷移すると、第１トランスファゲートＴＧ１がオンし、バイアス電圧Ｖｂａｉｓが第１トランジスタＭ１のゲートに供給される。オフ時に接地電位付近まで低下していた第１トランジスタＭ１のゲート電圧が、バイアス電圧Ｖｂｉａｓまで上昇するには、図示しないバイアス回路から供給される充電電流Ｉｃｈｇ１によって第１トランジスタＭ１のゲート容量を充電する必要がある。バイアス回路は無視できない出力インピーダンスを有するため、充電電流Ｉｃｈｇ１に比例した電圧降下によりバイアス電圧Ｖｂｉａｓが低下し、第１トランジスタＭ１により生成される電流Ｉｃが減少する。このときの減少量をΔＩｃと書くならば、オンしている電流源ＣＳの個数がｎ個（ｎは自然数）だった場合、ＤＡＣ４０全体としてはΔＩｃ×ｎの電流変動が発生することになる。

この電流変動を抑制するために、バイアス回路と並列に設けられた補助的な充電回路４６が設けられる。この充電回路４６は、バイアスライン４４と固定電圧端子（電源端子）の間に直列に設けられた第２トランスファゲートＴＧ２および充電トランジスタＭ２を含む。

充電トランジスタＭ２はＰチャンネルＭＯＳＦＥＴであり、そのゲートに制御信号ＲＳ_１が入力され、ソースが電源端子と接続される。充電トランジスタＭ２は、制御信号ＲＳ_１がローレベルのときオン、つまり第１トランスファゲートＴＧ１と逆相でオンとなる。

第２トランスファゲートＴＧ２は、充電トランジスタＭ２のドレインとバイアスライン４４の間に設けられる。第２トランスファゲートＴＧ２にも制御信号ＲＳ_１が入力されており、第１トランスファゲートＴＧ１と同相でオン、オフが制御される。

充電回路４６が設けられたＤＡＣ４０の動作を説明する。制御信号ＲＳ_１がローレベルの状態では、第１トランスファゲートＴＧ１がオフ、放電トランジスタＭ３がオンとなり、第１トランジスタＭ１のゲート電位が接地電位付近に固定される。この状態において充電トランジスタＭ２はオンとなり、充電トランジスタＭ２と第２トランスファゲートＴＧ２の接続ノードＮ２の電位は電源電圧にプルアップされ、その容量に電荷が蓄えられる。

続いて制御信号ＲＳ_１がハイレベルに遷移すると、第１トランスファゲートＴＧ１がオンし、第１トランジスタＭ１のゲート容量がバイアス回路（不図示）からの充電電流Ｉｃｈｇ１によって充電される。またこのとき、第２トランスファゲートＴＧ２がオンするため、接続ノードＮ２に蓄えられた電荷が、第２トランスファゲートＴＧ２および第１トランスファゲートＴＧ１を介して、第１トランジスタＭ１のゲートに補助的に流れ込む。したがってバイアス回路から供給される充電電流Ｉｃｈｇ１が、充電回路４６を設けない場合に比べて小さくなるため、バイアス電圧Ｖｂｉａｓの変動を低減することができる。その結果、個々の第１トランジスタＭ１に流れる電流Ｉｃの変動を抑制し、ひいてはＤＡＣ４０全体の電流Ｉｔｏｔａｌの変動量を減少させることができる。

また、この補助的な充電電流Ｉｃｈｇ２によって、充電回路４６を設けない場合に比べて第１トランジスタＭ１のゲート容量の充電速度が速められ、高速にオンさせることが可能となる。

以上、実施の形態に係るＤＬＬ１００について説明した。続いてそのアプリケーションを説明する。実施の形態に係るＤＬＬ１００は、半導体試験装置に好適に利用できる。半導体試験装置には、タイミング発生器、パターン発生器、シリアルインタフェースなどのクロックを利用するユニットが多数搭載される。こうしたクロックの生成に、実施の形態に係るＤＬＬ１００を利用することにより、ＤＬＬ１００内部で生ずるノイズを低減することができ、またジッタの少ないクロックを生成できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、クロック調整回路としてＤＬＬ１００を例に説明したが、ＰＬＬにも本発明は適用可能である。図７は、実施の形態に係るＰＬＬ１００ａの構成を示すブロック図である。ＰＬＬ１００ａは、図１の可変遅延回路１０に代えて、ＶＣＯ１６および分周器１８を備える。

ＶＣＯ１６、入力された制御電圧Ｓ１に応じた周波数を有するクロックＣＬＫを生成する。分周器１８は、クロックＣＬＫを分周する。位相検出部１２は、分周されたクロックＣＬＫ２と基準クロックＲＥＦＣＬＫの位相差を検出する。ループ制御回路１４の動作は図１のＤＬＬ１００と同様である。ＤＡＣ４０により生成されたアナログ信号Ｓ１に応じた制御電圧が、ＶＣＯ１６へと入力される。

実施の形態に係るループ制御回路１４をＰＬＬ１００ａに利用することにより、ＤＬＬ１００の場合と同様に、ノイズを低減をはじめとする上述の様々な効果を得ることができる。

実施の形態においてＭＯＳＦＥＴとして例示されたトランジスタは、バイポーラトランジスタで構成してもよい。また、天地反転にともなうＰチャンネルとＮチャンネルの置換や、抵抗の挿入などによる回路の変形例は、当然に本発明の技術的範囲に含まれる。

たとえば図６の電流源ＣＳは、電流シンク（吸い込み）型で構成されるが、第１トランジスタＭ１をＰチャンネルＭＯＳＦＥＴとして電流ソース（吐き出し）型で構成してもよい。

実施の形態では、カウント値ＣＮＴを上位桁と下位桁に２分割し、２つのサーモメータコードを用いてカウントする場合を説明したが、本発明はこれに限定されない。上位桁をさらに複数に分割してカウントしてもよい。本発明の効果を得るためには、カウント値を複数に分割し、少なくとも最下位の桁と、その次の桁をサーモメータコードによりカウントすればよい。

分割数を増加させると、複数のサーモメータコードの合計ビット数を減らすことができる。たとえば、最大２５６階調のカウントを行う場合に、１６ビット、１６ビットに分割する場合、計３２ビットが必要であったが、８ビット、８ビット、４ビットのサーモメータコードを用いる場合、計２０ビットに減らすことができ、回路面積を低減できる。

なお、３分割以上する場合に、下位から３つ目以降の桁については、必ずしもサーモメータコードを用いる必要はなく、バイナリコードを用いてカウントしてもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明によれば、ノイズを低減することができる。

１００…ＤＬＬ、１００ａ…ＰＬＬ、１０…可変遅延回路、１２…位相検出部、１４…ループ制御回路、１６…ＶＣＯ、１８…分周器、２０…カウンタ、２２…第１カウンタ、２４…第２カウンタ、２６…制御回路、４０…ＤＡＣ、４２…デコーダ、ＣＳ…電流源、４４…バイアスライン、４６…充電回路、Ｍ１…第１トランジスタ、Ｍ２…充電トランジスタ、Ｍ３…放電トランジスタ、ＴＧ１…第１トランスファゲート、ＴＧ２…第２トランスファゲート、ＩＮＶ１…インバータ、ＴＣ１…第１サーモメータコード、ＴＣ２…第２サーモメータコード、ＣＹ１…第１キャリービット、ＣＹ２…第２キャリービット、ＢＬ１…第１ボロービット、ＢＬ２…第２ボロービット、ＨＬＤ１…第１ホールドビット、ＨＬＤ２…第２ホールドビット。

Claims (11)

1. 基準クロックに対しアナログ信号に応じた可変遅延を与え、遅延クロックを生成する可変遅延回路と、
   前記遅延クロックと基準クロックの位相差を検出し、位相差に応じた位相差信号を生成する位相検出部と、
   前記位相差信号に応じてカウントアップまたはカウントダウンを行うカウンタと、
   前記カウンタのカウント値をアナログ信号に変換し、前記可変遅延回路に供給するデジタルアナログ変換器と、
   を備え、
   前記カウンタは、
   ｍビット（ｍは自然数）の第１サーモメータコードを用い、前記位相差信号に応じて前記カウント値の下位桁をカウントする第１カウンタと、
   ｎビット（ｎは自然数）の第２サーモメータコードを用い、前記位相差信号に応じて前記カウント値の上位桁をカウントする第２カウンタと、
   前記第１カウンタと前記第２カウンタがキャリー動作およびボロー動作においてもハミング距離が１となる制御を行う制御回路と、
   を含むことを特徴とするループ型クロック調整回路。
2. 入力された制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、
   前記電圧制御発振器により生成されたクロックと基準クロックの位相差を検出し、位相差に応じた位相差信号を生成する位相検出部と、
   前記位相検出部からの位相差信号に応じてカウントアップまたはカウントダウンを行うカウンタと、
   前記カウンタのカウント値をアナログ信号に変換し、前記電圧制御発振器に前記制御電圧として供給するデジタルアナログ変換器と、
   を備え、
   前記カウンタは、
   ｍビット（ｍは自然数）の第１サーモメータコードを用い、前記位相差信号に応じて前記カウント値の下位桁をカウントする第１カウンタと、
   ｎビット（ｎは自然数）の第２サーモメータコードを用い、前記位相差信号に応じて前記カウント値の上位桁をカウントする第２カウンタと、
   前記第１カウンタと前記第２カウンタがキャリー動作およびボロー動作においてもハミング距離が１となる制御を行う制御回路と、
   を含むことを特徴とするループ型クロック調整回路。
3. 前記カウンタは、前記第１サーモメータコードから前記第２サーモメータコードに桁上がりするとき、前記カウント値を１回分、同じ値に維持することを特徴とする請求項１または２に記載のループ型クロック調整回路。
4. 前記カウンタは、前記第２サーモメータコードから前記第１サーモメータコードに桁下がりするとき、前記カウント値を１回分、同じ値に維持することを特徴とする請求項１または２に記載のループ型クロック調整回路。
5. 前記第１カウンタは、前記第１サーモメータコードを正論理にてカウントする第１モードと、反転論理にてカウントする第２モードと、が切り換え可能であることを特徴とする請求項１から４のいずれかに記載のループ型クロック調整回路。
6. 前記第１カウンタは、前記第２サーモメータコードが奇数か偶数かに応じて、前記第１モードと前記第２モードを切り換えることを特徴とする請求項５に記載のループ型クロック調整回路。
7. 前記デジタルアナログ変換器は、電流加算型であって、
   前記カウント値の１ＬＳＢ（Least Significant Bit）に対応する電流を生成し、個別にオン、オフが制御可能なｍ×ｎ個の電流源と、
   前記第１サーモメータコードと前記第２サーモメータコードをデコードし、前記ｍ×ｎ個の電流源のオン、オフを制御するための制御信号を生成するデコーダと、
   を含み、
   前記デコーダは、前記電流源ごとに設けられたｍ×ｎ個の論理ゲート群を含み、ｋ番目（ｋ＝ｉ＋（ｊ−１）×ｍ、１≦ｉ≦ｍ、１≦ｊ≦ｎ）の論理ゲート群は、少なくとも前記第１サーモメータコードのｉビット目と、前記第２サーモメータコードのｊビット目を論理演算し、対応する前記電流源を制御する制御信号を生成することを特徴とする請求項１から６のいずれかに記載のループ型クロック調整回路。
8. 前記ｋ番目の論理ゲート群は、
   ｊ＝１の場合、第１サーモメータコードのｉビット目と第２サーモメータコードのｊビット目の論理和に応じて対応する電流源を制御し、
   ｊ≠１の場合、第２サーモメータコードの（ｊ−１）ビット目がアサートされているとき、第１サーモメータコードのｉビット目と第２サーモメータコードのｊビット目の論理和に応じて対応する電流源を制御し、第２サーモメータコードの（ｊ−１）ビット目がネゲートされているとき、対応する電流源をオフするように構成されることを特徴とする請求項７に記載のループ型クロック調整回路。
9. 前記ｋ番目の論理ゲート群は、
   第１サーモメータコードのｉビット目に応じたデータと、第２サーモメータコードの（ｊ−１）ビット目（ｊ≠１）に応じたデータとの否定論理積を生成するＮＡＮＤゲートと、
   前記ＮＡＮＤゲートの出力に応じたデータと、第２サーモメータコードのｊビット目に応じたデータとの論理和を生成するＯＲゲートと、
   を含み、ｊ＝１に対応する前記ＮＡＮＤゲートには、第２サーモメータコードの（ｊ−１）ビット目に代えて、ハイレベルが入力され、
   前記ＯＲゲートの出力に応じて対応する電流源を制御することを特徴とする請求項８に記載のループ型クロック調整回路。
10. 前記デジタルアナログ変換器は、電流加算型であって、
    前記カウント値の１ＬＳＢ（Least Significant Bit）に対応する電流を生成し、個別にオン、オフが制御可能なｍ×ｎ個の電流源と、
    前記第１サーモメータコードと前記第２サーモメータコードをデコードし、前記ｍ×ｎ個の電流源のオン、オフを制御するための制御信号を生成するデコーダと、
    を含み、
    前記ｍ×ｎ個の電流源はそれぞれ、
    第１トランジスタと、
    前記第１トランジスタの制御端子と、固定電圧端子との間に設けられた放電トランジスタと、
    一端に所定のバイアス電圧が入力され、他端が前記第１トランジスタの制御端子と接続され、対応する前記制御信号に応じてオン、オフする第１スイッチと、
    固定電圧端子と前記バイアス電圧が印加されるバイアスラインとの間に直列に設けられた充電トランジスタおよび第２スイッチと、
    を含み、
    前記第２スイッチを前記第１スイッチと同相でオン、オフさせるとともに、前記充電トランジスタおよび前記放電トランジスタをその逆相でオン、オフさせることを特徴とする請求項１から６のいずれかに記載のループ型クロック調整回路。
11. 請求項１から１０のいずれかに記載のループ型クロック調整回路を備えることを特徴とする試験装置。

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