JPH10285038A - デイジタルアナログ変換器 - Google Patents
デイジタルアナログ変換器Info
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- JPH10285038A JPH10285038A JP9090555A JP9055597A JPH10285038A JP H10285038 A JPH10285038 A JP H10285038A JP 9090555 A JP9090555 A JP 9090555A JP 9055597 A JP9055597 A JP 9055597A JP H10285038 A JPH10285038 A JP H10285038A
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Abstract
(57)【要約】
【課題】本発明は、デイジタルアナログ変換器に関し、
高速動作を維持した上で従来に比して一段と消費電力を
低減することができるようにする。 【解決手段】入力されたデイジタルデータ（Ｓ１〜Ｓ
４）をラインデータ（Ｓ５〜Ｓ１０）に変換するデコー
ド手段（２、３）と、ラインデータに基づいて複数の電
流発生手段（Ｃ４１〜Ｃ５５）のうち所望の電流発生手
段を動作させ、発生した電流を第１の出力端（ＸＩＯ）
に出力した後、所定タイミング後に第２の出力端（Ｉ
Ｏ）に切り換えて電流（Ｉ4 ）を出力することにより当
該第２の出力端にアナログ信号（Ｖ4 ）を出力する複数
の電流発生手段とを設けるようにしたことにより、電流
発生手段を動作させ、発生した電流の出力端を第１の出
力端から第２の出力端に切り換えるまでに限り電流が増
加するだけで電流発生手段を安定させることができ、か
くして高速動作を維持した上で従来に比して一段と消費
電力を低減し得る。
高速動作を維持した上で従来に比して一段と消費電力を
低減することができるようにする。 【解決手段】入力されたデイジタルデータ（Ｓ１〜Ｓ
４）をラインデータ（Ｓ５〜Ｓ１０）に変換するデコー
ド手段（２、３）と、ラインデータに基づいて複数の電
流発生手段（Ｃ４１〜Ｃ５５）のうち所望の電流発生手
段を動作させ、発生した電流を第１の出力端（ＸＩＯ）
に出力した後、所定タイミング後に第２の出力端（Ｉ
Ｏ）に切り換えて電流（Ｉ4 ）を出力することにより当
該第２の出力端にアナログ信号（Ｖ4 ）を出力する複数
の電流発生手段とを設けるようにしたことにより、電流
発生手段を動作させ、発生した電流の出力端を第１の出
力端から第２の出力端に切り換えるまでに限り電流が増
加するだけで電流発生手段を安定させることができ、か
くして高速動作を維持した上で従来に比して一段と消費
電力を低減し得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。
【０００２】発明の属する技術分野 従来の技術（図５〜図１３） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態（図１〜図４） 発明の効果
【０００３】
【発明の属する技術分野】本発明はデイジタルアナログ
変換器に関し、例えば電流源セル・マトリクス型デイジ
タルアナログコンバータに適用して好適なものである。
変換器に関し、例えば電流源セル・マトリクス型デイジ
タルアナログコンバータに適用して好適なものである。
【０００４】
【従来の技術】従来、この種の電流源セル・マトリクス
型デイジタルアナログコンバータ（以下、これを電流源
セル・マトリクス型Ｄ／Ａコンバータと呼ぶ）において
は、ｎビツトのＤ／Ａ変換に対して「２n −１」個の定
電流回路（以下、これを電流源セルと呼ぶ）が「ｎ×
ｎ」個のマトリクス状に配置して形成され、このうち、
デコードされたデイジタル入力データに対応する数の電
流源がオンされ、これらオンされた電流源の電流を加算
して出力した後、出力端に接続された外部抵抗での電圧
降下により出力電圧を得、これをＤ／Ａ変換アナログ出
力としている。
型デイジタルアナログコンバータ（以下、これを電流源
セル・マトリクス型Ｄ／Ａコンバータと呼ぶ）において
は、ｎビツトのＤ／Ａ変換に対して「２n −１」個の定
電流回路（以下、これを電流源セルと呼ぶ）が「ｎ×
ｎ」個のマトリクス状に配置して形成され、このうち、
デコードされたデイジタル入力データに対応する数の電
流源がオンされ、これらオンされた電流源の電流を加算
して出力した後、出力端に接続された外部抵抗での電圧
降下により出力電圧を得、これをＤ／Ａ変換アナログ出
力としている。
【０００５】図５に示すように、例えば４ビツトのシン
グルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバ
ータ１においては、１５個の電流源セル（Ｃ１〜Ｃ１
５）が「４×４」個のマトリクス状に配置して形成され
ている。このシングルエンド出力電流源セル・マトリク
ス型Ｄ／Ａコンバータ１は、４ビツトのデイジタル入力
データ（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタ
ル入力データＳ１及びＳ２をロー・デコーダ２に入力
し、下位２ビツトのデイジタル入力データＳ３及びＳ４
をカラム・デコーダ３に入力する。ロー・デコーダ２は
デイジタル入力データＳ１及びＳ２を所定ビツト数のラ
インデータ（Ｓ５〜Ｓ７）にデコードしてラツチ４に出
力する。一方、カラム・デコーダ３はデイジタル入力デ
ータＳ３及びＳ４を所定ビツト数のラインデータ（Ｓ８
〜Ｓ１０）にデコードしてラツチ５に出力する。
グルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバ
ータ１においては、１５個の電流源セル（Ｃ１〜Ｃ１
５）が「４×４」個のマトリクス状に配置して形成され
ている。このシングルエンド出力電流源セル・マトリク
ス型Ｄ／Ａコンバータ１は、４ビツトのデイジタル入力
データ（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタ
ル入力データＳ１及びＳ２をロー・デコーダ２に入力
し、下位２ビツトのデイジタル入力データＳ３及びＳ４
をカラム・デコーダ３に入力する。ロー・デコーダ２は
デイジタル入力データＳ１及びＳ２を所定ビツト数のラ
インデータ（Ｓ５〜Ｓ７）にデコードしてラツチ４に出
力する。一方、カラム・デコーダ３はデイジタル入力デ
ータＳ３及びＳ４を所定ビツト数のラインデータ（Ｓ８
〜Ｓ１０）にデコードしてラツチ５に出力する。
【０００６】ロー・デコーダ２及びカラム・デコーダ３
は、デイジタル入力データ（Ｓ１〜Ｓ４）に対して、図
６に示すようなデコードを施すことにより、ラインデー
タ（Ｓ５〜Ｓ１０）にデコードする。例えば、デイジタ
ル入力データ（Ｓ１〜Ｓ４）が論理レベル「００００」
のとき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論
理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１
０）にデコードされ、論理レベル「０００１」のとき論
理レベル「０００００１」にデコードされ、論理レベル
「００１０」のとき論理レベル「００００１１」にデコ
ードされる。なお、論理レベル「１」は論理レベル
「Ｈ」を示し、論理レベル「０」は論理レベル「Ｌ」を
示している。
は、デイジタル入力データ（Ｓ１〜Ｓ４）に対して、図
６に示すようなデコードを施すことにより、ラインデー
タ（Ｓ５〜Ｓ１０）にデコードする。例えば、デイジタ
ル入力データ（Ｓ１〜Ｓ４）が論理レベル「００００」
のとき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論
理レベル「００００００」のラインデータ（Ｓ５〜Ｓ１
０）にデコードされ、論理レベル「０００１」のとき論
理レベル「０００００１」にデコードされ、論理レベル
「００１０」のとき論理レベル「００００１１」にデコ
ードされる。なお、論理レベル「１」は論理レベル
「Ｈ」を示し、論理レベル「０」は論理レベル「Ｌ」を
示している。
【０００７】このようにデイジタル入力データ（Ｓ１〜
Ｓ４）がインクリメントされることに伴つてラインデー
タ（Ｓ５〜Ｓ１０）もインクリメントされ、デイジタル
入力データ（Ｓ１〜Ｓ４）が論理レベル「１１１０」の
とき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論理
レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１
０）にデコードされ、論理レベル「１１１１」のとき論
理レベル「１１１１１１」にデコードされる。
Ｓ４）がインクリメントされることに伴つてラインデー
タ（Ｓ５〜Ｓ１０）もインクリメントされ、デイジタル
入力データ（Ｓ１〜Ｓ４）が論理レベル「１１１０」の
とき、当該デイジタル入力データ（Ｓ１〜Ｓ４）は論理
レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１
０）にデコードされ、論理レベル「１１１１」のとき論
理レベル「１１１１１１」にデコードされる。
【０００８】ラツチ４はラインデータ（Ｓ５〜Ｓ７）を
取り込み一時的に保持した後、ラインデータＳ５を電流
源セル（Ｃ８〜Ｃ１５）に出力し、ラインデータＳ６を
電流源セル（Ｃ４〜Ｃ１１）に出力し、ラインデータＳ
７を電流源セル（Ｃ１〜Ｃ７）に出力する。また電流源
セル（Ｃ１〜Ｃ３）は電源６に接続されるので、常に論
理レベル「１」のラインデータＳ１１が入力されてお
り、さらに電流源セル（Ｃ１２〜Ｃ１５）はアースライ
ンＧＮＤに接続されるので、常に論理レベル「０」のラ
インデータＳ１２が入力されている。
取り込み一時的に保持した後、ラインデータＳ５を電流
源セル（Ｃ８〜Ｃ１５）に出力し、ラインデータＳ６を
電流源セル（Ｃ４〜Ｃ１１）に出力し、ラインデータＳ
７を電流源セル（Ｃ１〜Ｃ７）に出力する。また電流源
セル（Ｃ１〜Ｃ３）は電源６に接続されるので、常に論
理レベル「１」のラインデータＳ１１が入力されてお
り、さらに電流源セル（Ｃ１２〜Ｃ１５）はアースライ
ンＧＮＤに接続されるので、常に論理レベル「０」のラ
インデータＳ１２が入力されている。
【０００９】一方、ラツチ５はラインデータ（Ｓ８〜Ｓ
１０）を取り込み一時的に保持した後、ラインデータＳ
８を電流源セル（Ｃ３、Ｃ７、Ｃ１１、Ｃ１５）に出力
し、ラインデータＳ９を電流源セル（Ｃ２、Ｃ６、Ｃ１
０、Ｃ１４）に出力し、ラインデータＳ１０を電流源セ
ル（Ｃ１、Ｃ５、Ｃ９、Ｃ１３）に出力する。また電流
源セル（Ｃ４、Ｃ１２）は電源６に接続されるので、常
に論理レベル「１」のラインデータＳ１１が入力されて
おり、さらに電流源セルＣ８は電源７に接続されるの
で、常に論理レベル「１」のラインデータＳ１３が入力
されている。
１０）を取り込み一時的に保持した後、ラインデータＳ
８を電流源セル（Ｃ３、Ｃ７、Ｃ１１、Ｃ１５）に出力
し、ラインデータＳ９を電流源セル（Ｃ２、Ｃ６、Ｃ１
０、Ｃ１４）に出力し、ラインデータＳ１０を電流源セ
ル（Ｃ１、Ｃ５、Ｃ９、Ｃ１３）に出力する。また電流
源セル（Ｃ４、Ｃ１２）は電源６に接続されるので、常
に論理レベル「１」のラインデータＳ１１が入力されて
おり、さらに電流源セルＣ８は電源７に接続されるの
で、常に論理レベル「１」のラインデータＳ１３が入力
されている。
【００１０】電流源セル（Ｃ１〜Ｃ１５）は入力される
ラインデータ（Ｓ５〜Ｓ１３）に基づいて各電流源セル
のオン・オフ動作を行い、オンされたとき所定の電流Ｉ
1 を抵抗Ｒに流し、オフされたときは電流を流さない。
図６に示すように、例えば論理レベル「００００００」
のラインデータ（Ｓ５〜Ｓ１０）が入力され電流源セル
（Ｃ１〜Ｃ１５）が全てオフ（図中、論理レベル「０」
で示す。）されている状態において、論理レベル「００
０００１」のラインデータ（Ｓ５〜Ｓ１０）が入力され
ると、電流源セルＣ１がオン（図中、論理レベル「１」
で示す）され、論理レベル「００００１１」のラインデ
ータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ１
及びＣ２がオンされる。
ラインデータ（Ｓ５〜Ｓ１３）に基づいて各電流源セル
のオン・オフ動作を行い、オンされたとき所定の電流Ｉ
1 を抵抗Ｒに流し、オフされたときは電流を流さない。
図６に示すように、例えば論理レベル「００００００」
のラインデータ（Ｓ５〜Ｓ１０）が入力され電流源セル
（Ｃ１〜Ｃ１５）が全てオフ（図中、論理レベル「０」
で示す。）されている状態において、論理レベル「００
０００１」のラインデータ（Ｓ５〜Ｓ１０）が入力され
ると、電流源セルＣ１がオン（図中、論理レベル「１」
で示す）され、論理レベル「００００１１」のラインデ
ータ（Ｓ５〜Ｓ１０）が入力されると、電流源セルＣ１
及びＣ２がオンされる。
【００１１】このようにラインデータ（Ｓ５〜Ｓ１０）
がインクリメントされることに伴つて電流源セル（Ｃ１
〜Ｃ１５）は「Ｃ１、Ｃ２、・・」の順にオンされ、論
理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１
０）が入力されると、電流源セル（Ｃ１〜Ｃ１４）がオ
ンされ、論理レベル「１１１１１１」のラインデータ
（Ｓ５〜Ｓ１０）が入力されると、電流源セル（Ｃ１〜
Ｃ１５）が全てオンされる。従つて電流源セル（Ｃ１〜
Ｃ１５）は、デイジタル入力データ（Ｓ１〜Ｓ４）がイ
ンクリメントされることに伴つて、図７に示すように、
「Ｃ１、Ｃ２、・・、Ｃ１５」の順にオンされる。
がインクリメントされることに伴つて電流源セル（Ｃ１
〜Ｃ１５）は「Ｃ１、Ｃ２、・・」の順にオンされ、論
理レベル「１１１０１１」のラインデータ（Ｓ５〜Ｓ１
０）が入力されると、電流源セル（Ｃ１〜Ｃ１４）がオ
ンされ、論理レベル「１１１１１１」のラインデータ
（Ｓ５〜Ｓ１０）が入力されると、電流源セル（Ｃ１〜
Ｃ１５）が全てオンされる。従つて電流源セル（Ｃ１〜
Ｃ１５）は、デイジタル入力データ（Ｓ１〜Ｓ４）がイ
ンクリメントされることに伴つて、図７に示すように、
「Ｃ１、Ｃ２、・・、Ｃ１５」の順にオンされる。
【００１２】かくしてシングルエンド出力電流源セル・
マトリクス型Ｄ／Ａコンバータ１においては、電流源セ
ル（Ｃ１〜Ｃ１５）のうちオンされた電流源セルから所
定の大きさの電流が出力され、これらを加算して得た出
力電流Ｉ1 が抵抗Ｒを流れることにより、当該抵抗Ｒで
の電圧降下からアナログ出力電圧Ｖ1 を得る。図６に示
すように、例えば電流源セル（Ｃ１〜Ｃ１５）が全てオ
フされ抵抗Ｒからアナログ出力電圧Ｖ1 「０．０００Ｉ
1 Ｒ」を得ている状態において、電流源セルＣ１がオン
されると、アナログ出力電圧Ｖ1 「０．０６７Ｉ1 Ｒ」
を得、電流源セルＣ１及びＣ２がオンされると、アナロ
グ出力電圧Ｖ1 「０．１３３Ｉ1 Ｒ」を得る。
マトリクス型Ｄ／Ａコンバータ１においては、電流源セ
ル（Ｃ１〜Ｃ１５）のうちオンされた電流源セルから所
定の大きさの電流が出力され、これらを加算して得た出
力電流Ｉ1 が抵抗Ｒを流れることにより、当該抵抗Ｒで
の電圧降下からアナログ出力電圧Ｖ1 を得る。図６に示
すように、例えば電流源セル（Ｃ１〜Ｃ１５）が全てオ
フされ抵抗Ｒからアナログ出力電圧Ｖ1 「０．０００Ｉ
1 Ｒ」を得ている状態において、電流源セルＣ１がオン
されると、アナログ出力電圧Ｖ1 「０．０６７Ｉ1 Ｒ」
を得、電流源セルＣ１及びＣ２がオンされると、アナロ
グ出力電圧Ｖ1 「０．１３３Ｉ1 Ｒ」を得る。
【００１３】このようにアナログ出力電圧Ｖ1 は、電流
源セル（Ｃ１〜Ｃ１５）が順にオンされることに伴つ
て、約「０．０６７Ｉ1 Ｒ」ずつ加算される。従つて電
流源セル（Ｃ１〜Ｃ１４）がオンされると、アナログ出
力電圧Ｖ1 「０．９３３Ｉ1 Ｒ」を得、電流源セル（Ｃ
１〜Ｃ１５）が全てオンされると、アナログ出力電圧Ｖ
1 「１．０００Ｉ1 Ｒ」を得る。
源セル（Ｃ１〜Ｃ１５）が順にオンされることに伴つ
て、約「０．０６７Ｉ1 Ｒ」ずつ加算される。従つて電
流源セル（Ｃ１〜Ｃ１４）がオンされると、アナログ出
力電圧Ｖ1 「０．９３３Ｉ1 Ｒ」を得、電流源セル（Ｃ
１〜Ｃ１５）が全てオンされると、アナログ出力電圧Ｖ
1 「１．０００Ｉ1 Ｒ」を得る。
【００１４】ところで電流源セル（Ｃ１〜Ｃ１５）は全
て同じ回路構成になつているため、これらのうち電流源
セルＣ１についてのみ図８を用いて説明する。この電流
源セルＣ１においては、ラツチ５から送出されるライン
データＳ１０と、電源６から送出されるラインデータＳ
１１とをアンド回路１１に入力すると共に、ラツチ４か
ら送出されるラインデータＳ７をノア回路１２に入力す
る。アンド回路１１はラインデータＳ１０とラインデー
タＳ１１の論理積をとり、その結果得られるアンド出力
データＳ２１をノア回路１２に出力する。ノア回路１２
はアンド出力データＳ２１とラインデータＳ７との論理
積否定をとり、その結果得られる制御データＳ２２をラ
ッチ１３に出力する。ラツチ１３は制御データＳ２２を
取り込み一時的に保持した後、スイツチＳＷ１に出力す
る。
て同じ回路構成になつているため、これらのうち電流源
セルＣ１についてのみ図８を用いて説明する。この電流
源セルＣ１においては、ラツチ５から送出されるライン
データＳ１０と、電源６から送出されるラインデータＳ
１１とをアンド回路１１に入力すると共に、ラツチ４か
ら送出されるラインデータＳ７をノア回路１２に入力す
る。アンド回路１１はラインデータＳ１０とラインデー
タＳ１１の論理積をとり、その結果得られるアンド出力
データＳ２１をノア回路１２に出力する。ノア回路１２
はアンド出力データＳ２１とラインデータＳ７との論理
積否定をとり、その結果得られる制御データＳ２２をラ
ッチ１３に出力する。ラツチ１３は制御データＳ２２を
取り込み一時的に保持した後、スイツチＳＷ１に出力す
る。
【００１５】スイツチＳＷ１は電界効果トランジスタ
（以下、これをＦＥＴと呼ぶ）Ｑ１でなり、制御データ
Ｓ２２をＦＥＴＱ１のゲートに入力する。このＦＥＴＱ
１のドレインは出力端に接続され、一方、ソースはカス
ケード型電流源１４を形成するＦＥＴＱ２のドレインに
接続される。カスケード型電流源１４はＦＥＴＱ２及び
ＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ
３のゲートにはバイアス電圧が印加され、ＦＥＴＱ２の
ソースはＦＥＴＱ３のドレインに接続され、一方、ＦＥ
ＴＱ３のソースは電源１５に接続される。
（以下、これをＦＥＴと呼ぶ）Ｑ１でなり、制御データ
Ｓ２２をＦＥＴＱ１のゲートに入力する。このＦＥＴＱ
１のドレインは出力端に接続され、一方、ソースはカス
ケード型電流源１４を形成するＦＥＴＱ２のドレインに
接続される。カスケード型電流源１４はＦＥＴＱ２及び
ＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ
３のゲートにはバイアス電圧が印加され、ＦＥＴＱ２の
ソースはＦＥＴＱ３のドレインに接続され、一方、ＦＥ
ＴＱ３のソースは電源１５に接続される。
【００１６】このカスケード型電流源１４は、印加され
るバイアス電圧によつて電流を決定し、スイツチＳＷ１
のオン・オフ動作に連動してオン・オフ動作を行う。す
なわち電流源セルＣ１においては、スイツチＳＷ１に入
力される制御データＳ２２が論理レベル「０」のとき、
当該スイツチＳＷ１をオンしてカスケード型電流源１４
を立ち上げることにより電流ｉ1 を流し、スイツチＳＷ
１に入力される制御データＳ２２が論理レベル「１」の
とき、当該スイツチＳＷ１をオフしてカスケード型電流
源１４をオフすることにより電流ｉ1 を流さないように
なされている。
るバイアス電圧によつて電流を決定し、スイツチＳＷ１
のオン・オフ動作に連動してオン・オフ動作を行う。す
なわち電流源セルＣ１においては、スイツチＳＷ１に入
力される制御データＳ２２が論理レベル「０」のとき、
当該スイツチＳＷ１をオンしてカスケード型電流源１４
を立ち上げることにより電流ｉ1 を流し、スイツチＳＷ
１に入力される制御データＳ２２が論理レベル「１」の
とき、当該スイツチＳＷ１をオフしてカスケード型電流
源１４をオフすることにより電流ｉ1 を流さないように
なされている。
【００１７】例えば論理レベル「００００００」のライ
ンデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜Ｃ１
５）に入力されると、電流源セルＣ１は論理レベル
「０」のラインデータＳ１０と論理レベル「１」のライ
ンデータＳ１１をアンド回路１１に入力すると共に、論
理レベル「０」のラインデータＳ７をノア回路１２に入
力する。アンド回路１１は、論理レベル「０」のライン
データＳ１０と、論理レベル「１」のラインデータＳ１
１との論理積をとり、その結果得た論理レベル「０」の
アンド出力データＳ２１をノア回路１２に出力する。ノ
ア回路１２は、論理レベル「０」のアンド出力データＳ
２１と、論理レベル「０」のラインデータＳ７との論理
和否定をとり、その結果得た論理レベル「１」の制御デ
ータＳ２２をラツチ１３を介してスイツチＳＷ１に出力
する。これによりスイツチＳＷ１がオフされ、電流ｉ1
が出力されない。
ンデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜Ｃ１
５）に入力されると、電流源セルＣ１は論理レベル
「０」のラインデータＳ１０と論理レベル「１」のライ
ンデータＳ１１をアンド回路１１に入力すると共に、論
理レベル「０」のラインデータＳ７をノア回路１２に入
力する。アンド回路１１は、論理レベル「０」のライン
データＳ１０と、論理レベル「１」のラインデータＳ１
１との論理積をとり、その結果得た論理レベル「０」の
アンド出力データＳ２１をノア回路１２に出力する。ノ
ア回路１２は、論理レベル「０」のアンド出力データＳ
２１と、論理レベル「０」のラインデータＳ７との論理
和否定をとり、その結果得た論理レベル「１」の制御デ
ータＳ２２をラツチ１３を介してスイツチＳＷ１に出力
する。これによりスイツチＳＷ１がオフされ、電流ｉ1
が出力されない。
【００１８】また、例えば論理レベル「０００００１」
のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜
Ｃ１５）に入力されると、電流源セルＣ１は論理レベル
「１」のラインデータＳ１０と論理レベル「１」のライ
ンデータＳ１１をアンド回路１１に入力すると共に、論
理レベル「０」のラインデータＳ７をノア回路１２に入
力する。アンド回路１１は、論理レベル「１」のライン
データＳ１０と、論理レベル「１」のラインデータＳ１
１との論理積をとり、その結果得た論理レベル「１」の
アンド出力データＳ２１をノア回路１２に出力する。ノ
ア回路１２は、論理レベル「１」のアンド出力データＳ
２１と、論理レベル「０」のラインデータＳ７との論理
和否定をとり、その結果得た論理レベル「０」の制御デ
ータＳ２２をラツチ１３を介してスイツチＳＷ１に出力
する。これによりスイツチＳＷ１がオンされ、電流ｉ1
が出力される。
のラインデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ１〜
Ｃ１５）に入力されると、電流源セルＣ１は論理レベル
「１」のラインデータＳ１０と論理レベル「１」のライ
ンデータＳ１１をアンド回路１１に入力すると共に、論
理レベル「０」のラインデータＳ７をノア回路１２に入
力する。アンド回路１１は、論理レベル「１」のライン
データＳ１０と、論理レベル「１」のラインデータＳ１
１との論理積をとり、その結果得た論理レベル「１」の
アンド出力データＳ２１をノア回路１２に出力する。ノ
ア回路１２は、論理レベル「１」のアンド出力データＳ
２１と、論理レベル「０」のラインデータＳ７との論理
和否定をとり、その結果得た論理レベル「０」の制御デ
ータＳ２２をラツチ１３を介してスイツチＳＷ１に出力
する。これによりスイツチＳＷ１がオンされ、電流ｉ1
が出力される。
【００１９】ここでシングルエンド出力電流源セル・マ
トリクス型Ｄ／Ａコンバータ１のタイミングチヤートを
図９に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論
理レベル「００００」（０番目）から「１１１１」（１
５番目）まで１ビツトずつインクリメントして入力する
場合、（ｎ−１）番目のデイジタル入力データ（Ｓ１〜
Ｓ４）が入力されている状態で、ｎ番目のデイジタル入
力データ（Ｓ１〜Ｓ４）が入力されるときのシングルエ
ンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１
の動作を説明する。
トリクス型Ｄ／Ａコンバータ１のタイミングチヤートを
図９に示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論
理レベル「００００」（０番目）から「１１１１」（１
５番目）まで１ビツトずつインクリメントして入力する
場合、（ｎ−１）番目のデイジタル入力データ（Ｓ１〜
Ｓ４）が入力されている状態で、ｎ番目のデイジタル入
力データ（Ｓ１〜Ｓ４）が入力されるときのシングルエ
ンド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１
の動作を説明する。
【００２０】図９（Ａ）はラツチ（４、５、１３）に与
えるクロツク（ＣＬＫ）を示し、図９（Ｂ）はデイジタ
ル入力データ（Ｓ１〜Ｓ４）を示す。図９（Ｃ）及び
（Ｄ）に示すように、ラツチ４及び５は、（ｎ−１）番
目のラインデータ（Ｓ５〜Ｓ１０）を保持して出力して
いるホールド状態において、クロツクの立ち下がりタイ
ミングｔa に同期してｎ番目のラインデータ（Ｓ５〜Ｓ
１０）を取り込みデータを書き換えて出力する。このス
ルー状態において、ラツチ４及び５は、クロツクの立ち
上がりタイミングｔb に同期してｎ番目のラインデータ
（Ｓ５〜Ｓ１０）を保持してこれらを出力する。
えるクロツク（ＣＬＫ）を示し、図９（Ｂ）はデイジタ
ル入力データ（Ｓ１〜Ｓ４）を示す。図９（Ｃ）及び
（Ｄ）に示すように、ラツチ４及び５は、（ｎ−１）番
目のラインデータ（Ｓ５〜Ｓ１０）を保持して出力して
いるホールド状態において、クロツクの立ち下がりタイ
ミングｔa に同期してｎ番目のラインデータ（Ｓ５〜Ｓ
１０）を取り込みデータを書き換えて出力する。このス
ルー状態において、ラツチ４及び５は、クロツクの立ち
上がりタイミングｔb に同期してｎ番目のラインデータ
（Ｓ５〜Ｓ１０）を保持してこれらを出力する。
【００２１】続いて図９（Ｅ）及び（Ｆ）に示すよう
に、ラツチ１３は、（ｎ−１）番目の制御データＳ２２
を保持しこれらを出力しているホールド状態において、
クロツクの立ち上がりタイミングｔb に同期してｎ番目
の制御データＳ２２を取り込みデータを書き換えてスイ
ツチＳＷ１に出力する。このスルー状態において、ラツ
チ１３は、クロツクの立ち下がりタイミングｔc に同期
してｎ番目の制御データＳ２２を保持してこれらをスイ
ツチＳＷ１に出力する。
に、ラツチ１３は、（ｎ−１）番目の制御データＳ２２
を保持しこれらを出力しているホールド状態において、
クロツクの立ち上がりタイミングｔb に同期してｎ番目
の制御データＳ２２を取り込みデータを書き換えてスイ
ツチＳＷ１に出力する。このスルー状態において、ラツ
チ１３は、クロツクの立ち下がりタイミングｔc に同期
してｎ番目の制御データＳ２２を保持してこれらをスイ
ツチＳＷ１に出力する。
【００２２】従つて図９（Ｇ）〜（Ｉ）に示すように、
ｎ番目（電流源セルＣ「ｎ」）のスイツチＳＷ１は、ク
ロツクの立ち上がりタイミングｔb でオンされ、同タイ
ミングｔb でｎ番目のカスケード型電流源１４がオンさ
れるので、合計してｎ個のカスケード型電流源１４がオ
ンされることになる。かくして図９（Ｊ）に示すよう
に、シングルエンド出力電流源セル・マトリクス型Ｄ／
Ａコンバータ１は、オンされた電流源セル（Ｃ１〜Ｃ
「ｎ」）から出力される電流ｉ1 をそれぞれ加算し、そ
の結果得た出力電流Ｉ1 （＝ｎｉ1 ）を抵抗Ｒに流すこ
とにより、抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ
1 （＝Ｉ1 Ｒ）を得る。
ｎ番目（電流源セルＣ「ｎ」）のスイツチＳＷ１は、ク
ロツクの立ち上がりタイミングｔb でオンされ、同タイ
ミングｔb でｎ番目のカスケード型電流源１４がオンさ
れるので、合計してｎ個のカスケード型電流源１４がオ
ンされることになる。かくして図９（Ｊ）に示すよう
に、シングルエンド出力電流源セル・マトリクス型Ｄ／
Ａコンバータ１は、オンされた電流源セル（Ｃ１〜Ｃ
「ｎ」）から出力される電流ｉ1 をそれぞれ加算し、そ
の結果得た出力電流Ｉ1 （＝ｎｉ1 ）を抵抗Ｒに流すこ
とにより、抵抗Ｒでの電圧降下からアナログ出力電圧Ｖ
1 （＝Ｉ1 Ｒ）を得る。
【００２３】ところでシングルエンド出力電流源セル・
マトリクス型Ｄ／Ａコンバータ１においては、スイツチ
ＳＷ１のオン・オフ動作と同タイミングでカスケード型
電流源１４がオン・オフ動作を行うことから、オフ状態
にあるカスケード型電流源１４が完全にオン状態になつ
てアナログ出力電圧Ｖ1 が安定するまで、またオン状態
にあるカスケード型電流源１４が完全にオフ状態になつ
てアナログ出力電圧Ｖ1 が安定するまでに一定の時間を
必要とし、高速動作を行えないという問題があつた。
マトリクス型Ｄ／Ａコンバータ１においては、スイツチ
ＳＷ１のオン・オフ動作と同タイミングでカスケード型
電流源１４がオン・オフ動作を行うことから、オフ状態
にあるカスケード型電流源１４が完全にオン状態になつ
てアナログ出力電圧Ｖ1 が安定するまで、またオン状態
にあるカスケード型電流源１４が完全にオフ状態になつ
てアナログ出力電圧Ｖ1 が安定するまでに一定の時間を
必要とし、高速動作を行えないという問題があつた。
【００２４】さらにシングルエンド出力電流源セル・マ
トリクス型Ｄ／Ａコンバータ１においては、図８に示す
ように、ＦＥＴＱ３とＦＥＴＱ２の接続点Ｖａや、ＦＥ
ＴＱ２とＦＥＴＱ１の接続点Ｖｂに電荷が蓄積されるた
め、スイツチＳＷ１のオン・オフ動作を行つたとき、切
り換えノイズであるグリツチがアナログ出力電圧Ｖ１に
発生する問題があつた。
トリクス型Ｄ／Ａコンバータ１においては、図８に示す
ように、ＦＥＴＱ３とＦＥＴＱ２の接続点Ｖａや、ＦＥ
ＴＱ２とＦＥＴＱ１の接続点Ｖｂに電荷が蓄積されるた
め、スイツチＳＷ１のオン・オフ動作を行つたとき、切
り換えノイズであるグリツチがアナログ出力電圧Ｖ１に
発生する問題があつた。
【００２５】このようなグリツジの発生を回避するもの
として、電源１５と電流源１４の間にスイツチを接続し
たシングルエンド出力電流源セル・マトリクス型Ｄ／Ａ
コンバータ２０が提案されている。図８との対応部分に
同一符号を付して示す図１０は、シングルエンド出力電
流源セル・マトリクス型Ｄ／Ａコンバータ２０の電流源
セルＣ２１を示し、スイツチＳＷ２とカスケード型電流
源２１の構成を除いて、シングルエンド出力電流源セル
・マトリクス型Ｄ／Ａコンバータ１の電流源セルＣ１と
同様に構成され、この場合スイツチＳＷ２は電源１５と
カスケード型電流源２１の間に接続されている。
として、電源１５と電流源１４の間にスイツチを接続し
たシングルエンド出力電流源セル・マトリクス型Ｄ／Ａ
コンバータ２０が提案されている。図８との対応部分に
同一符号を付して示す図１０は、シングルエンド出力電
流源セル・マトリクス型Ｄ／Ａコンバータ２０の電流源
セルＣ２１を示し、スイツチＳＷ２とカスケード型電流
源２１の構成を除いて、シングルエンド出力電流源セル
・マトリクス型Ｄ／Ａコンバータ１の電流源セルＣ１と
同様に構成され、この場合スイツチＳＷ２は電源１５と
カスケード型電流源２１の間に接続されている。
【００２６】スイツチＳＷ２はＦＥＴＱ４でなり、制御
データＳ２２をＦＥＴＱ４のゲートに入力する。このＦ
ＥＴＱ４のソースは電源１５に接続され、ドレインはカ
スケード型電流源２１を形成するＦＥＴＱ５のソースに
接続される。カスケード型電流源２１はＦＥＴＱ５とＦ
ＥＴＱ６の直列回路でなり、ＦＥＴＱ５及びＦＥＴＱ６
のゲートにはバイアス電圧が印加され、ＦＥＴＱ５のド
レインはＦＥＴＱ６のソースに接続され、一方ＦＥＴＱ
６のドレインは出力端に接続される。このようにカスケ
ード型電流源２１と電源１５をスイツチＳＷ２を介して
接続することにより、電荷がＦＥＴ（Ｑ４〜Ｑ６）の接
続点に蓄積されることを防止し得、従つてグリツチの発
生を回避することができる。
データＳ２２をＦＥＴＱ４のゲートに入力する。このＦ
ＥＴＱ４のソースは電源１５に接続され、ドレインはカ
スケード型電流源２１を形成するＦＥＴＱ５のソースに
接続される。カスケード型電流源２１はＦＥＴＱ５とＦ
ＥＴＱ６の直列回路でなり、ＦＥＴＱ５及びＦＥＴＱ６
のゲートにはバイアス電圧が印加され、ＦＥＴＱ５のド
レインはＦＥＴＱ６のソースに接続され、一方ＦＥＴＱ
６のドレインは出力端に接続される。このようにカスケ
ード型電流源２１と電源１５をスイツチＳＷ２を介して
接続することにより、電荷がＦＥＴ（Ｑ４〜Ｑ６）の接
続点に蓄積されることを防止し得、従つてグリツチの発
生を回避することができる。
【００２７】ところでこのシングルエンド出力電流源セ
ル・マトリクス型Ｄ／Ａコンバータ２０においては、カ
スケード型電流源２１を形成するＦＥＴＱ５のソース電
位を電源１５に固定できないことから、カスケード型電
流源１４を形成するＦＥＴＱ３のソース電位を電源１５
に固定した電流源セルＣ１に比して、カスケード型電流
源２１の動作が安定するまでに一定の時間を必要として
いた。またこのシングルエンド出力電流源セル・マトリ
クス型Ｄ／Ａコンバータ２０においては、カスケード型
電流源２１のドレイン容量がアナログ出力電圧に現れる
ため、高速動作ができず、使用し得るカスケード型電流
源２１のサイズや種類にも制限があつた。
ル・マトリクス型Ｄ／Ａコンバータ２０においては、カ
スケード型電流源２１を形成するＦＥＴＱ５のソース電
位を電源１５に固定できないことから、カスケード型電
流源１４を形成するＦＥＴＱ３のソース電位を電源１５
に固定した電流源セルＣ１に比して、カスケード型電流
源２１の動作が安定するまでに一定の時間を必要として
いた。またこのシングルエンド出力電流源セル・マトリ
クス型Ｄ／Ａコンバータ２０においては、カスケード型
電流源２１のドレイン容量がアナログ出力電圧に現れる
ため、高速動作ができず、使用し得るカスケード型電流
源２１のサイズや種類にも制限があつた。
【００２８】これらの問題を解決するものとして、全て
の電流源を常にオン状態にしている差動出力電流源セル
・マトリクス型Ｄ／Ａコンバータが提案されている。図
５との対応部分に同一符号を付して示す図１１は、差動
出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０を
示し、電流源セル（Ｃ２１〜Ｃ３５）の構成を除いてシ
ングルエンド出力電流源セル・マトリクス型Ｄ／Ａコン
バータ１と同様に構成されている。
の電流源を常にオン状態にしている差動出力電流源セル
・マトリクス型Ｄ／Ａコンバータが提案されている。図
５との対応部分に同一符号を付して示す図１１は、差動
出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０を
示し、電流源セル（Ｃ２１〜Ｃ３５）の構成を除いてシ
ングルエンド出力電流源セル・マトリクス型Ｄ／Ａコン
バータ１と同様に構成されている。
【００２９】この場合、電流源セル（Ｃ２１〜Ｃ３５）
においては、抵抗Ｒを介してアースラインＧＮＤに接続
される出力端（以下、これをＩＯ端と呼ぶ）と、直接ア
ースラインに接続される出力端（以下、これをＸＩＯ端
と呼ぶ）とが設けられる。そこで電流源セル（Ｃ２１〜
Ｃ３５）においては、全ての電流源が常にオン状態に維
持され、入力されるラインデータ（Ｓ５〜Ｓ１３）に基
づいて出力端をＩＯ端又はＸＩＯ端に切り換えることに
より、出力電流Ｉ３ が抵抗Ｒを流れ当該抵抗Ｒでの電
圧降下からアナログ出力電圧Ｖ3 を得る。
においては、抵抗Ｒを介してアースラインＧＮＤに接続
される出力端（以下、これをＩＯ端と呼ぶ）と、直接ア
ースラインに接続される出力端（以下、これをＸＩＯ端
と呼ぶ）とが設けられる。そこで電流源セル（Ｃ２１〜
Ｃ３５）においては、全ての電流源が常にオン状態に維
持され、入力されるラインデータ（Ｓ５〜Ｓ１３）に基
づいて出力端をＩＯ端又はＸＩＯ端に切り換えることに
より、出力電流Ｉ３ が抵抗Ｒを流れ当該抵抗Ｒでの電
圧降下からアナログ出力電圧Ｖ3 を得る。
【００３０】例えば、論理レベル「００００００」のラ
インデータ（Ｓ５〜Ｓ１０）が入力され電流源セル（Ｃ
２１〜Ｃ３５）は全てＸＩＯ端に出力している状態にお
いて、論理レベル「０００００１」のラインデータ（Ｓ
５〜Ｓ１０）が入力されると、電流源セルＣ２１の出力
端はＸＩＯ端からＩＯ端に切り換えられ、論理レベル
「００００１１」のラインデータ（Ｓ５〜Ｓ１０）が入
力されると、電流源セルＣ２２の出力端はＸＩＯ端から
ＩＯ端に切り換えられる。
インデータ（Ｓ５〜Ｓ１０）が入力され電流源セル（Ｃ
２１〜Ｃ３５）は全てＸＩＯ端に出力している状態にお
いて、論理レベル「０００００１」のラインデータ（Ｓ
５〜Ｓ１０）が入力されると、電流源セルＣ２１の出力
端はＸＩＯ端からＩＯ端に切り換えられ、論理レベル
「００００１１」のラインデータ（Ｓ５〜Ｓ１０）が入
力されると、電流源セルＣ２２の出力端はＸＩＯ端から
ＩＯ端に切り換えられる。
【００３１】このようにラインデータ（Ｓ５〜Ｓ１０）
がインクリメントされることに伴つて電流源セル（Ｃ２
１〜Ｃ３５）の出力端は「Ｃ２１、Ｃ２２、・・」の順
にＸＩＯ端からＩＯ端に切り換えられ、論理レベル「１
１１０１１」のラインデータ（Ｓ５〜Ｓ１０）が入力さ
れると、電流源セルＣ３４の出力端はＸＩＯ端からＩＯ
端に切り換えられ、論理レベル「１１１１１１」のライ
ンデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セル
Ｃ３５の出力端はＸＩＯ端からＩＯ端に切り換えられ電
流源セル（Ｃ２１〜Ｃ３５）の出力端は全てＩＯ端に切
り換えられる。従つて電流源セル（Ｃ２１〜Ｃ３５）の
出力端は、入力データ（Ｓ１〜Ｓ４）がインクリメント
されることに伴つて、「Ｃ２１、Ｃ２２、・・、Ｃ３
５」の順にＸＩＯ端からＩＯ端に切り換えられる。
がインクリメントされることに伴つて電流源セル（Ｃ２
１〜Ｃ３５）の出力端は「Ｃ２１、Ｃ２２、・・」の順
にＸＩＯ端からＩＯ端に切り換えられ、論理レベル「１
１１０１１」のラインデータ（Ｓ５〜Ｓ１０）が入力さ
れると、電流源セルＣ３４の出力端はＸＩＯ端からＩＯ
端に切り換えられ、論理レベル「１１１１１１」のライ
ンデータ（Ｓ５〜Ｓ１０）が入力されると、電流源セル
Ｃ３５の出力端はＸＩＯ端からＩＯ端に切り換えられ電
流源セル（Ｃ２１〜Ｃ３５）の出力端は全てＩＯ端に切
り換えられる。従つて電流源セル（Ｃ２１〜Ｃ３５）の
出力端は、入力データ（Ｓ１〜Ｓ４）がインクリメント
されることに伴つて、「Ｃ２１、Ｃ２２、・・、Ｃ３
５」の順にＸＩＯ端からＩＯ端に切り換えられる。
【００３２】ところで図８との対応部分に同一符号を付
して示す図１２は、差動出力電流源セル・マトリクス型
Ｄ／Ａコンバータ３０の電流源セルＣ２１を示し、スイ
ツチＳＷ１１及びＳＷ１２の構成を除いてシングルエン
ド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の
電流源セルＣ１と同様に構成され、電流源セル（Ｃ２１
〜Ｃ３５）は全て同じ回路構成になつているため、これ
らのうち電流源セルＣ２１についてのみ説明する。
して示す図１２は、差動出力電流源セル・マトリクス型
Ｄ／Ａコンバータ３０の電流源セルＣ２１を示し、スイ
ツチＳＷ１１及びＳＷ１２の構成を除いてシングルエン
ド出力電流源セル・マトリクス型Ｄ／Ａコンバータ１の
電流源セルＣ１と同様に構成され、電流源セル（Ｃ２１
〜Ｃ３５）は全て同じ回路構成になつているため、これ
らのうち電流源セルＣ２１についてのみ説明する。
【００３３】この場合、ノア回路１２は制御データＳ３
１をラツチ１３を介してスイツチＳＷ１１に出力すると
共に、インバータ３１に出力する。インバータ３１は制
御データＳ３１の極性を反転し、これを制御データＳ３
２としてスイツチＳＷ１２に出力する。スイツチＳＷ１
１はＦＥＴＱ１１でなり、制御データＳ３１をＦＥＴＱ
１１のゲートに入力する。このＦＥＴＱ１１のドレイン
はＩＯ端に接続され、ソースはカスケード型電流源１４
に接続される。一方、スイツチＳＷ１２はＦＥＴＱ１２
でなり、制御データＳ３２をＦＥＴＱ１２のゲートに入
力する。このＦＥＴＱ１２のドレインはＸＩＯ端に接続
され、ソースはカスケード型電流源１４に接続される。
１をラツチ１３を介してスイツチＳＷ１１に出力すると
共に、インバータ３１に出力する。インバータ３１は制
御データＳ３１の極性を反転し、これを制御データＳ３
２としてスイツチＳＷ１２に出力する。スイツチＳＷ１
１はＦＥＴＱ１１でなり、制御データＳ３１をＦＥＴＱ
１１のゲートに入力する。このＦＥＴＱ１１のドレイン
はＩＯ端に接続され、ソースはカスケード型電流源１４
に接続される。一方、スイツチＳＷ１２はＦＥＴＱ１２
でなり、制御データＳ３２をＦＥＴＱ１２のゲートに入
力する。このＦＥＴＱ１２のドレインはＸＩＯ端に接続
され、ソースはカスケード型電流源１４に接続される。
【００３４】従つて電流源セルＣ２１においては、論理
レベル「０」の制御データＳ３１がスイツチＳＷ１１に
入力されると、当該スイツチＳＷ１１がオンされると共
に、インバータ３１によつて極性が反転された論理レベ
ル「１」の制御データＳ３２がスイツチＳＷ１２に入力
され、当該スイツチＳＷ１２がオフされる。これにより
電流ｉ3 はＩＯ端に出力される。これに対して、論理レ
ベル「１」の制御データＳ３１がスイツチＳＷ１１に入
力されると、当該スイツチＳＷ１１がオフされると共
に、インバータ３１によつて極性が反転された論理レベ
ル「０」の制御データＳ３２がスイツチＳＷ１２に入力
され、当該スイツチＳＷ１２がオンされる。これにより
電流ｉ3 はＸＩＯ端に出力される。
レベル「０」の制御データＳ３１がスイツチＳＷ１１に
入力されると、当該スイツチＳＷ１１がオンされると共
に、インバータ３１によつて極性が反転された論理レベ
ル「１」の制御データＳ３２がスイツチＳＷ１２に入力
され、当該スイツチＳＷ１２がオフされる。これにより
電流ｉ3 はＩＯ端に出力される。これに対して、論理レ
ベル「１」の制御データＳ３１がスイツチＳＷ１１に入
力されると、当該スイツチＳＷ１１がオフされると共
に、インバータ３１によつて極性が反転された論理レベ
ル「０」の制御データＳ３２がスイツチＳＷ１２に入力
され、当該スイツチＳＷ１２がオンされる。これにより
電流ｉ3 はＸＩＯ端に出力される。
【００３５】ここで差動出力電流源セル・マトリクス型
Ｄ／Ａコンバータ３０のタイミングチヤートを図１３に
示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベ
ル「００００」から「１１１１」まで１ビツトずつイン
クリメントして入力する場合、（ｎ−１）番目のデイジ
タル入力データ（Ｓ１〜Ｓ４）が入力されている状態
で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入
力されるときの差動出力電流源セル・マトリクス型Ｄ／
Ａコンバータ３０の動作を説明する。
Ｄ／Ａコンバータ３０のタイミングチヤートを図１３に
示し、デイジタル入力データ（Ｓ１〜Ｓ４）を論理レベ
ル「００００」から「１１１１」まで１ビツトずつイン
クリメントして入力する場合、（ｎ−１）番目のデイジ
タル入力データ（Ｓ１〜Ｓ４）が入力されている状態
で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ４）が入
力されるときの差動出力電流源セル・マトリクス型Ｄ／
Ａコンバータ３０の動作を説明する。
【００３６】差動出力電流源セル・マトリクス型Ｄ／Ａ
コンバータ３０においても同様に、図１３（Ａ）〜
（Ｆ）の動作は、図９（Ａ）〜（Ｆ）の動作と同タイミ
ングで行われる。従つて図１３（Ｇ）及び（Ｈ）に示す
ように、ｎ番目のスイツチＳＷ１２がオンされ電流ｉ3
をＸＩＯ端に出力している状態において、ｎ番目のスイ
ツチＳＷ１１がクロツクの立ち上がりタイミングｔb で
オンされると共に、同タイミングでｎ番目のスイツチＳ
Ｗ１２がオフされるので、ｎ番目の電流源セルは出力端
をＸＩＯ端からＩＯ端に切り換えて電流ｉ3 をＩＯ端に
出力する。図１３（Ｉ）はｎ番目のカスケード型電流源
１４が常にオン状態にあることを示し、図１３（Ｊ）は
全てのカスケード型電流源１４が常にオン状態にあるこ
とを示す。
コンバータ３０においても同様に、図１３（Ａ）〜
（Ｆ）の動作は、図９（Ａ）〜（Ｆ）の動作と同タイミ
ングで行われる。従つて図１３（Ｇ）及び（Ｈ）に示す
ように、ｎ番目のスイツチＳＷ１２がオンされ電流ｉ3
をＸＩＯ端に出力している状態において、ｎ番目のスイ
ツチＳＷ１１がクロツクの立ち上がりタイミングｔb で
オンされると共に、同タイミングでｎ番目のスイツチＳ
Ｗ１２がオフされるので、ｎ番目の電流源セルは出力端
をＸＩＯ端からＩＯ端に切り換えて電流ｉ3 をＩＯ端に
出力する。図１３（Ｉ）はｎ番目のカスケード型電流源
１４が常にオン状態にあることを示し、図１３（Ｊ）は
全てのカスケード型電流源１４が常にオン状態にあるこ
とを示す。
【００３７】かくして図１３（ｋ）に示すように、差動
出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０に
おいては、スイツチＳＷ１１がオンされた電流源セルか
ら出力される電流ｉ3 が加算され、その結果得た出力電
流ｎｉ3 が抵抗Ｒに流れることにより、抵抗Ｒでの電圧
降下からアナログ出力電圧ｎｉ3 Ｒを得る。
出力電流源セル・マトリクス型Ｄ／Ａコンバータ３０に
おいては、スイツチＳＷ１１がオンされた電流源セルか
ら出力される電流ｉ3 が加算され、その結果得た出力電
流ｎｉ3 が抵抗Ｒに流れることにより、抵抗Ｒでの電圧
降下からアナログ出力電圧ｎｉ3 Ｒを得る。
【００３８】このように電流源セル（Ｃ２１〜Ｃ３５）
においては、スイツチＳＷ１１及びＳＷ１２のオン・オ
フ動作によつて、オン状態にあるカスケード型電流源１
４の出力端をＩＯ端又はＸＩＯ端に切り換えるようにな
されている。従つて、差動出力電流源セル・マトリクス
型Ｄ／Ａコンバータ３０においては、スイツチＳＷ１１
及びＳＷ１２のオン・オフ動作をするときカスケード型
電流源１４がオン状態で安定していることから、シング
ルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバー
タ１に比して、出力時のセトリングタイムを小さくする
ことができ、高速動作が可能になる。
においては、スイツチＳＷ１１及びＳＷ１２のオン・オ
フ動作によつて、オン状態にあるカスケード型電流源１
４の出力端をＩＯ端又はＸＩＯ端に切り換えるようにな
されている。従つて、差動出力電流源セル・マトリクス
型Ｄ／Ａコンバータ３０においては、スイツチＳＷ１１
及びＳＷ１２のオン・オフ動作をするときカスケード型
電流源１４がオン状態で安定していることから、シング
ルエンド出力電流源セル・マトリクス型Ｄ／Ａコンバー
タ１に比して、出力時のセトリングタイムを小さくする
ことができ、高速動作が可能になる。
【００３９】またこの電流源セル（Ｃ２１〜Ｃ３５）に
おいては、カスケード型電流源１４をスイツチＳＷ１１
及びＳＷ１２を介して出力端に接続しているため、カス
ケード型電流源１４のドレイン容量がアナログ出力電圧
Ｖ3 に現れず、使用し得るカスケード型電流源１４のサ
イズや種類に制限がない。
おいては、カスケード型電流源１４をスイツチＳＷ１１
及びＳＷ１２を介して出力端に接続しているため、カス
ケード型電流源１４のドレイン容量がアナログ出力電圧
Ｖ3 に現れず、使用し得るカスケード型電流源１４のサ
イズや種類に制限がない。
【００４０】
【発明が解決しようとする課題】ところでかかる構成の
差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３
０においては、全ての電流源セル（Ｃ２１〜Ｃ３５）が
常にオン状態にあつて、各電流源セル（Ｃ２１〜Ｃ３
５）の電流ｉ3 がＩＯ端又はＸＩＯ端のいずれかに出力
されていることから、合計して常に１５ｉ3 の電流が出
力されていることになる。このように差動出力電流源セ
ル・マトリクス型Ｄ／Ａコンバータ３０は、全ての電流
源セル（Ｃ２１〜Ｃ３５）を常に立ち上げているので、
消費電力が大きくなる問題があつた。
差動出力電流源セル・マトリクス型Ｄ／Ａコンバータ３
０においては、全ての電流源セル（Ｃ２１〜Ｃ３５）が
常にオン状態にあつて、各電流源セル（Ｃ２１〜Ｃ３
５）の電流ｉ3 がＩＯ端又はＸＩＯ端のいずれかに出力
されていることから、合計して常に１５ｉ3 の電流が出
力されていることになる。このように差動出力電流源セ
ル・マトリクス型Ｄ／Ａコンバータ３０は、全ての電流
源セル（Ｃ２１〜Ｃ３５）を常に立ち上げているので、
消費電力が大きくなる問題があつた。
【００４１】本発明は以上の点を考慮してなされたもの
で、高速動作を維持した上で従来に比して一段と消費電
力を低減し得るデイジタルアナログ変換器を提案しよう
とするものである。
で、高速動作を維持した上で従来に比して一段と消費電
力を低減し得るデイジタルアナログ変換器を提案しよう
とするものである。
【００４２】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、複数の電流発生手段を有し、デイ
ジタルデータに応じて複数の電流発生手段を動作させ、
発生した電流を加算して出力することによりデイジタル
データに応じたアナログ信号を出力するデイジタルアナ
ログ変換器において、入力されたデイジタルデータを所
定ビツト数のラインデータに変換するデコード手段と、
ラインデータに基づいて所望の電流発生手段を動作さ
せ、発生した電流を第１の出力端に出力した後、所定タ
イミング後に第２の出力端に切り換えて電流を出力する
ことにより当該第２の出力端にデイジタルデータに応じ
たアナログ信号を出力する複数の電流発生手段とを設け
るようにした。
め本発明においては、複数の電流発生手段を有し、デイ
ジタルデータに応じて複数の電流発生手段を動作させ、
発生した電流を加算して出力することによりデイジタル
データに応じたアナログ信号を出力するデイジタルアナ
ログ変換器において、入力されたデイジタルデータを所
定ビツト数のラインデータに変換するデコード手段と、
ラインデータに基づいて所望の電流発生手段を動作さ
せ、発生した電流を第１の出力端に出力した後、所定タ
イミング後に第２の出力端に切り換えて電流を出力する
ことにより当該第２の出力端にデイジタルデータに応じ
たアナログ信号を出力する複数の電流発生手段とを設け
るようにした。
【００４３】このようにラインデータに基づいて所望の
電流発生手段を動作させ、発生した電流を第１の出力端
に出力した後、所定タイミング後に第２の出力端に切り
換えて電流を出力するようにしたことにより、電流発生
手段を動作させ、発生した電流の出力端を第１の出力端
から第２の出力端に切り換えるまでに限り、電流が増加
することによつて電流発生手段を安定させることができ
る。
電流発生手段を動作させ、発生した電流を第１の出力端
に出力した後、所定タイミング後に第２の出力端に切り
換えて電流を出力するようにしたことにより、電流発生
手段を動作させ、発生した電流の出力端を第１の出力端
から第２の出力端に切り換えるまでに限り、電流が増加
することによつて電流発生手段を安定させることができ
る。
【００４４】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００４５】図１１との対応部分に同一符号を付して示
す図１は、実施例による電流源セル・マトリクス型Ｄ／
Ａコンバータ４０を示し、ロー・デコーダ２及びカラム
・デコーダ３の構成を除いて、差動出力電流源セル・マ
トリクス型Ｄ／Ａコンバータ３０と異なつて構成されて
いる。
す図１は、実施例による電流源セル・マトリクス型Ｄ／
Ａコンバータ４０を示し、ロー・デコーダ２及びカラム
・デコーダ３の構成を除いて、差動出力電流源セル・マ
トリクス型Ｄ／Ａコンバータ３０と異なつて構成されて
いる。
【００４６】この電流源セル・マトリクスＤ／Ａコンバ
ータ４０においては、４ビツトのデイジタル入力データ
（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタル入力
データＳ１及びＳ２をロー・デコーダ２に入力し、下位
２ビツトのデイジタル入力データＳ３及びＳ４をカラム
・デコーダ３に入力する。ロー・デコーダ２及びカラム
・デコーダ３は、デイジタル入力データ（Ｓ１〜Ｓ４）
に対して、上述した図６に示すようなデコードを施すこ
とにより、所定ビツト数のラインデータ（Ｓ５〜Ｓ１
０）にデコードする。例えば、入力データ（Ｓ１〜Ｓ
４）が論理レベル「０１０１」のとき、これは論理レベ
ル「００１００１」のラインデータ（Ｓ５〜Ｓ１０）に
デコードされる。
ータ４０においては、４ビツトのデイジタル入力データ
（Ｓ１〜Ｓ４）のうち、上位２ビツトのデイジタル入力
データＳ１及びＳ２をロー・デコーダ２に入力し、下位
２ビツトのデイジタル入力データＳ３及びＳ４をカラム
・デコーダ３に入力する。ロー・デコーダ２及びカラム
・デコーダ３は、デイジタル入力データ（Ｓ１〜Ｓ４）
に対して、上述した図６に示すようなデコードを施すこ
とにより、所定ビツト数のラインデータ（Ｓ５〜Ｓ１
０）にデコードする。例えば、入力データ（Ｓ１〜Ｓ
４）が論理レベル「０１０１」のとき、これは論理レベ
ル「００１００１」のラインデータ（Ｓ５〜Ｓ１０）に
デコードされる。
【００４７】ロー・デコーダ２はラインデータＳ５を電
流源セル（Ｃ４８〜Ｃ５５）に出力し、ラインデータＳ
６を電流源セル（Ｃ４４〜Ｃ５１）に出力し、ラインデ
ータＳ７を電流源セル（Ｃ４１〜Ｃ４７）に出力する。
また電流源セル（Ｃ４１〜Ｃ４３）は電源６に接続され
て論理レベル「１」のラインデータＳ１１が入力されて
おり、さらに電流源セル（Ｃ５２〜Ｃ５５）はアースラ
インＧＮＤに接続されて論理レベル「０」のラインデー
タＳ１２が入力されている。
流源セル（Ｃ４８〜Ｃ５５）に出力し、ラインデータＳ
６を電流源セル（Ｃ４４〜Ｃ５１）に出力し、ラインデ
ータＳ７を電流源セル（Ｃ４１〜Ｃ４７）に出力する。
また電流源セル（Ｃ４１〜Ｃ４３）は電源６に接続され
て論理レベル「１」のラインデータＳ１１が入力されて
おり、さらに電流源セル（Ｃ５２〜Ｃ５５）はアースラ
インＧＮＤに接続されて論理レベル「０」のラインデー
タＳ１２が入力されている。
【００４８】一方、カラム・デコーダ３はラインデータ
Ｓ８を電流源セル（Ｃ４３、Ｃ４７、Ｃ５１、Ｃ５５）
に出力し、ラインデータＳ９を電流源セル（Ｃ４２、Ｃ
４６、Ｃ５０、Ｃ５４）に出力し、ラインデータＳ１０
を電流源セル（Ｃ４１、Ｃ４５、Ｃ４９、Ｃ５３）に出
力する。また電流源セル（Ｃ４４、Ｃ５２）は電源６に
接続されて論理レベル「１」のラインデータＳ１１が入
力されており、さらに電流源セルＣ４８は電源７に接続
されて論理レベル「１」のラインデータＳ１３が入力さ
れている。
Ｓ８を電流源セル（Ｃ４３、Ｃ４７、Ｃ５１、Ｃ５５）
に出力し、ラインデータＳ９を電流源セル（Ｃ４２、Ｃ
４６、Ｃ５０、Ｃ５４）に出力し、ラインデータＳ１０
を電流源セル（Ｃ４１、Ｃ４５、Ｃ４９、Ｃ５３）に出
力する。また電流源セル（Ｃ４４、Ｃ５２）は電源６に
接続されて論理レベル「１」のラインデータＳ１１が入
力されており、さらに電流源セルＣ４８は電源７に接続
されて論理レベル「１」のラインデータＳ１３が入力さ
れている。
【００４９】電流源セル（Ｃ４１〜Ｃ５５）は入力され
るラインデータ（Ｓ５〜Ｓ１３）に基づいてオン・オフ
動作を行い、オンされた電流源セルは所定の電流をまず
第１の出力端（以下、これをＸＩＯ端と呼ぶ）に出力し
て電流源を安定させた後、第２の出力端（以下、これを
ＩＯ端と呼ぶ）に切り換える。従つて電流源セル・マト
リクスＤ／Ａコンバータ４０においては、電流源セル
（Ｃ４１〜Ｃ５５）のうち、オンされた電流源セルから
出力される電流を加算し、その結果得た出力電流Ｉ4 が
抵抗Ｒに流れることにより、抵抗Ｒでの電圧降下からア
ナログ出力電圧Ｖ4 を得る。
るラインデータ（Ｓ５〜Ｓ１３）に基づいてオン・オフ
動作を行い、オンされた電流源セルは所定の電流をまず
第１の出力端（以下、これをＸＩＯ端と呼ぶ）に出力し
て電流源を安定させた後、第２の出力端（以下、これを
ＩＯ端と呼ぶ）に切り換える。従つて電流源セル・マト
リクスＤ／Ａコンバータ４０においては、電流源セル
（Ｃ４１〜Ｃ５５）のうち、オンされた電流源セルから
出力される電流を加算し、その結果得た出力電流Ｉ4 が
抵抗Ｒに流れることにより、抵抗Ｒでの電圧降下からア
ナログ出力電圧Ｖ4 を得る。
【００５０】ところで電流源セル（Ｃ４１〜Ｃ５５）は
全て同じ回路構成になつているため、これらのうち電流
源セルＣ４１についてのみ図２を用いて説明する。この
電流源セルＣ４１においては、カラム・デコーダ３から
送出されるラインデータＳ１０と、電源６から送出され
るラインデータＳ１１とをアンド回路４１に入力すると
共に、ロー・デコーダ２から送出されるラインデータＳ
７をノア回路４２に入力する。
全て同じ回路構成になつているため、これらのうち電流
源セルＣ４１についてのみ図２を用いて説明する。この
電流源セルＣ４１においては、カラム・デコーダ３から
送出されるラインデータＳ１０と、電源６から送出され
るラインデータＳ１１とをアンド回路４１に入力すると
共に、ロー・デコーダ２から送出されるラインデータＳ
７をノア回路４２に入力する。
【００５１】アンド回路４１はラインデータＳ１０とラ
インデータＳ１１の論理積をとり、その結果得られるア
ンド出力データＳ４１をノア回路４２に出力する。ノア
回路４２はアンド出力データＳ４１とラインデータＳ７
との論理積否定をとり、その結果得られる制御データＳ
４２をラッチ４３に出力する。ラツチ４３は制御データ
Ｓ４２を取り込みデータを書き換えてラツチ４４及びイ
ンバータ４５に出力する。
インデータＳ１１の論理積をとり、その結果得られるア
ンド出力データＳ４１をノア回路４２に出力する。ノア
回路４２はアンド出力データＳ４１とラインデータＳ７
との論理積否定をとり、その結果得られる制御データＳ
４２をラッチ４３に出力する。ラツチ４３は制御データ
Ｓ４２を取り込みデータを書き換えてラツチ４４及びイ
ンバータ４５に出力する。
【００５２】インバータ４５は制御データＳ４２の極性
を反転し、その結果得たインバータ出力データＳ４３を
ナンド回路４６に出力する。ナンド回路４６は、このイ
ンバータ出力データＳ４３と、ラツチ４４に保持されて
いた制御データＳ４２との論理積否定をとり、その結果
得た制御データＳ４４をスイツチＳＷ１２に出力する。
その後、ラツチ４４はラツチ４３から送出される制御デ
ータＳ４２を取り込むことにより、保持されていた制御
データＳ４２を書き換え一時的に保持した後、スイツチ
ＳＷ１１及びナンド回路４６に出力する。ナンド回路４
６は、書き換えられた制御データＳ４２と、インバータ
出力データＳ４３との論理積否定をとり、その結果得た
制御データＳ４４をスイツチＳＷ１２に出力する。
を反転し、その結果得たインバータ出力データＳ４３を
ナンド回路４６に出力する。ナンド回路４６は、このイ
ンバータ出力データＳ４３と、ラツチ４４に保持されて
いた制御データＳ４２との論理積否定をとり、その結果
得た制御データＳ４４をスイツチＳＷ１２に出力する。
その後、ラツチ４４はラツチ４３から送出される制御デ
ータＳ４２を取り込むことにより、保持されていた制御
データＳ４２を書き換え一時的に保持した後、スイツチ
ＳＷ１１及びナンド回路４６に出力する。ナンド回路４
６は、書き換えられた制御データＳ４２と、インバータ
出力データＳ４３との論理積否定をとり、その結果得た
制御データＳ４４をスイツチＳＷ１２に出力する。
【００５３】スイツチＳＷ１１はＦＥＴＱ１１でなり、
制御データＳ４２をＦＥＴＱ１１のゲートに入力する。
このＦＥＴＱ１１のドレインはＩＯ端に接続され、ソー
スはカスケード型電流源１４を形成するＦＥＴＱ２のド
レインに接続される。一方スイツチＳＷ１２はＦＥＴＱ
１２でなり、制御データＳ４４をＦＥＴＱ１２のゲート
に入力する。このＦＥＴＱ１２のドレインはＸＩＯ端に
接続され、ソースはカスケード型電流源１４を形成する
ＦＥＴＱ２のドレインに接続される。
制御データＳ４２をＦＥＴＱ１１のゲートに入力する。
このＦＥＴＱ１１のドレインはＩＯ端に接続され、ソー
スはカスケード型電流源１４を形成するＦＥＴＱ２のド
レインに接続される。一方スイツチＳＷ１２はＦＥＴＱ
１２でなり、制御データＳ４４をＦＥＴＱ１２のゲート
に入力する。このＦＥＴＱ１２のドレインはＸＩＯ端に
接続され、ソースはカスケード型電流源１４を形成する
ＦＥＴＱ２のドレインに接続される。
【００５４】カスケード型電流源１４はＦＥＴＱ２及び
ＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ
３のゲートにはバイアス電圧が印加され、一方、ＦＥＴ
Ｑ２のソースはＦＥＴＱ３のドレインに接続され、ＦＥ
ＴＱ３のソースは電源１５に接続される。
ＦＥＴＱ３の直列回路でなり、ＦＥＴＱ２及びＦＥＴＱ
３のゲートにはバイアス電圧が印加され、一方、ＦＥＴ
Ｑ２のソースはＦＥＴＱ３のドレインに接続され、ＦＥ
ＴＱ３のソースは電源１５に接続される。
【００５５】例えば論理レベル「０００００１」のライ
ンデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ４１〜Ｃ５
５）に入力されると、電流源セルＣ４１は論理レベル
「１」のラインデータＳ１０と論理レベル「１」のライ
ンデータＳ１１をアンド回路４１に入力すると共に、論
理レベル「０」のラインデータＳ７をノア回路４２に入
力する。アンド回路４１は、論理レベル「１」のライン
データＳ１０と、論理レベル「１」のラインデータＳ１
１との論理積をとり、その結果得た論理レベル「１」の
アンド出力データＳ４１をノア回路４２に出力する。
ンデータ（Ｓ５〜Ｓ１０）が電流源セル（Ｃ４１〜Ｃ５
５）に入力されると、電流源セルＣ４１は論理レベル
「１」のラインデータＳ１０と論理レベル「１」のライ
ンデータＳ１１をアンド回路４１に入力すると共に、論
理レベル「０」のラインデータＳ７をノア回路４２に入
力する。アンド回路４１は、論理レベル「１」のライン
データＳ１０と、論理レベル「１」のラインデータＳ１
１との論理積をとり、その結果得た論理レベル「１」の
アンド出力データＳ４１をノア回路４２に出力する。
【００５６】ノア回路４２は、論理レベル「１」のアン
ド出力データＳ４１と、論理レベル「０」のラインデー
タＳ７との論理和否定をとり、その結果得た論理レベル
「０」の制御データＳ４２をラツチ４３に出力する。ラ
ツチ４３は制御データＳ４２を取り込みデータを書き換
えてラツチ４４及びインバータ４５に出力する。インバ
ータ４５は論理レベル「０」の制御データＳ４２の極性
を反転し、その結果得た論理レベル「１」のナンド出力
データＳ４３をナンド回路４６に出力する。
ド出力データＳ４１と、論理レベル「０」のラインデー
タＳ７との論理和否定をとり、その結果得た論理レベル
「０」の制御データＳ４２をラツチ４３に出力する。ラ
ツチ４３は制御データＳ４２を取り込みデータを書き換
えてラツチ４４及びインバータ４５に出力する。インバ
ータ４５は論理レベル「０」の制御データＳ４２の極性
を反転し、その結果得た論理レベル「１」のナンド出力
データＳ４３をナンド回路４６に出力する。
【００５７】ナンド回路４６は、論理レベル「１」のナ
ンド出力データＳ４３と、ラツチ４４に保持されていた
論理レベル「１」の制御データＳ４２との論理積否定を
とり、その結果得た論理レベル「０」の制御データＳ４
４をスイツチＳＷ１２に出力する。これにより電流源セ
ルＣ４１においては、スイツチＳＷ１２がオンされＸＩ
Ｏ端に電流ｉ4 を出力する。
ンド出力データＳ４３と、ラツチ４４に保持されていた
論理レベル「１」の制御データＳ４２との論理積否定を
とり、その結果得た論理レベル「０」の制御データＳ４
４をスイツチＳＷ１２に出力する。これにより電流源セ
ルＣ４１においては、スイツチＳＷ１２がオンされＸＩ
Ｏ端に電流ｉ4 を出力する。
【００５８】ラツチ４４はラツチ４３から送出される論
理レベル「０」の制御データＳ４２を取り込むことによ
り、保持されていた論理レベル「１」の制御データＳ４
２を書き換え一時的に保持した後、当該論理レベル
「０」の制御データＳ４２をスイツチＳＷ１１及びナン
ド回路４６に出力する。ナンド回路４６は、書き換えら
れた論理レベル「０」の制御データＳ４２と、論理レベ
ル「１」のナンド出力データＳ４３との論理積否定をと
り、その結果得た論理レベル「１」の制御データＳ４４
をスイツチＳＷ１２に出力する。これにより電流源セル
Ｃ４１においては、スイツチＳＷ１２がオフされると共
にスイツチＳＷ１１がオンされるので、電流ｉ4 の出力
端をＸＩＯ端からＩＯ端に切り換える。
理レベル「０」の制御データＳ４２を取り込むことによ
り、保持されていた論理レベル「１」の制御データＳ４
２を書き換え一時的に保持した後、当該論理レベル
「０」の制御データＳ４２をスイツチＳＷ１１及びナン
ド回路４６に出力する。ナンド回路４６は、書き換えら
れた論理レベル「０」の制御データＳ４２と、論理レベ
ル「１」のナンド出力データＳ４３との論理積否定をと
り、その結果得た論理レベル「１」の制御データＳ４４
をスイツチＳＷ１２に出力する。これにより電流源セル
Ｃ４１においては、スイツチＳＷ１２がオフされると共
にスイツチＳＷ１１がオンされるので、電流ｉ4 の出力
端をＸＩＯ端からＩＯ端に切り換える。
【００５９】ここで電流源セル・マトリクス型Ｄ／Ａコ
ンバータ４０のタイミングチヤートを図３に示し、デイ
ジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「０００
０」（０番目）から「１１１１」（１５番目）まで１ビ
ツトずつインクリメントして入力する場合、（ｎ−１）
番目のデジタル入力データ（Ｓ１〜Ｓ４）が入力されて
いる状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ
４）が入力されるときの電流源セル・マトリクス型Ｄ／
Ａコンバータ４０の動作を説明する。
ンバータ４０のタイミングチヤートを図３に示し、デイ
ジタル入力データ（Ｓ１〜Ｓ４）を論理レベル「０００
０」（０番目）から「１１１１」（１５番目）まで１ビ
ツトずつインクリメントして入力する場合、（ｎ−１）
番目のデジタル入力データ（Ｓ１〜Ｓ４）が入力されて
いる状態で、ｎ番目のデイジタル入力データ（Ｓ１〜Ｓ
４）が入力されるときの電流源セル・マトリクス型Ｄ／
Ａコンバータ４０の動作を説明する。
【００６０】図３（Ａ）はラツチ４３及び４４に与える
クロツク（ＣＬＫ）を示し、図３（Ｂ）はデイジタル入
力データ（Ｓ１〜Ｓ４）を示す。図３（Ｃ）及び（Ｄ）
に示すように、ラツチ４３は、（ｎ−１）番目の制御デ
ータＳ４２（論理レベル「１」）を保持してこれらを出
力しているホールド状態において、クロツクの立ち下が
りタイミングｔa に同期してｎ番目の制御データＳ４２
（論理レベル「０」）を取り込みデータを書き換えてラ
ツチ４４及びインバータ４５に出力する。
クロツク（ＣＬＫ）を示し、図３（Ｂ）はデイジタル入
力データ（Ｓ１〜Ｓ４）を示す。図３（Ｃ）及び（Ｄ）
に示すように、ラツチ４３は、（ｎ−１）番目の制御デ
ータＳ４２（論理レベル「１」）を保持してこれらを出
力しているホールド状態において、クロツクの立ち下が
りタイミングｔa に同期してｎ番目の制御データＳ４２
（論理レベル「０」）を取り込みデータを書き換えてラ
ツチ４４及びインバータ４５に出力する。
【００６１】インバータ４５はｎ番目の制御データＳ４
２（論理レベル「０」）の極性を反転し、その結果得た
ｎ番目のナンド出力データＳ４３（論理レベル「１」）
をナンド回路４６に出力する。ナンド回路４６は、ｎ番
目のナンド出力データＳ４３（論理レベル「１」）と、
ラツチ４４に保持されていた（ｎ−１）番目の制御デー
タＳ４２（論理レベル「１」）との論理積否定をとり、
その結果得た論理レベル「０」の制御データＳ４４をス
イツチＳＷ１２に出力する。これにより、スイツチＳＷ
１２がオンされ（図３（Ｈ））、ＸＩＯ端に電流ｉ4 を
出力する。この状態において、ラツチ４３は、クロツク
の立ち上がりタイミングｔb に同期してｎ番目の制御デ
ータＳ４２（論理レベル「０」）を保持してこれらをラ
ツチ４４及びインバータ４５に出力する。
２（論理レベル「０」）の極性を反転し、その結果得た
ｎ番目のナンド出力データＳ４３（論理レベル「１」）
をナンド回路４６に出力する。ナンド回路４６は、ｎ番
目のナンド出力データＳ４３（論理レベル「１」）と、
ラツチ４４に保持されていた（ｎ−１）番目の制御デー
タＳ４２（論理レベル「１」）との論理積否定をとり、
その結果得た論理レベル「０」の制御データＳ４４をス
イツチＳＷ１２に出力する。これにより、スイツチＳＷ
１２がオンされ（図３（Ｈ））、ＸＩＯ端に電流ｉ4 を
出力する。この状態において、ラツチ４３は、クロツク
の立ち上がりタイミングｔb に同期してｎ番目の制御デ
ータＳ４２（論理レベル「０」）を保持してこれらをラ
ツチ４４及びインバータ４５に出力する。
【００６２】続いて図３（Ｅ）及び（Ｆ）に示すよう
に、ラツチ４４は、（ｎ−１）番目の制御データＳ４２
（論理レベル「１」）を保持してこれらを出力している
ホールド状態において、クロツクの立ち上がりタイミン
グｔb に同期してｎ番目の制御データＳ４２（論理レベ
ル「０」）を取り込むことにより、保持されていた（ｎ
−１）番目の制御データＳ４２（論理レベル「１」）を
ｎ番目の制御データＳ４２（論理レベル「０」）に書き
換え一時的に保持した後、当該ｎ番目の制御データＳ４
２（論理レベル「０」）をスイツチＳＷ１１及びナンド
回路４６に出力する。ナンド回路４６は、書き換えられ
たｎ番目の制御データＳ４２（論理レベル「０」）と、
ｎ番目のナンド出力データＳ４３（論理レベル「１」）
との論理積否定をとり、その結果得た論理レベル「１」
の制御データＳ４４をスイツチＳＷ１２に出力する。こ
れにより、スイツチＳＷ１２がオフされる（図３
（Ｈ））と共に、スイツチＳＷ１１がオンされる（図３
（Ｇ））ので、電流ｉ4 の出力端をＸＩＯ端からＩＯ端
に切り換える。
に、ラツチ４４は、（ｎ−１）番目の制御データＳ４２
（論理レベル「１」）を保持してこれらを出力している
ホールド状態において、クロツクの立ち上がりタイミン
グｔb に同期してｎ番目の制御データＳ４２（論理レベ
ル「０」）を取り込むことにより、保持されていた（ｎ
−１）番目の制御データＳ４２（論理レベル「１」）を
ｎ番目の制御データＳ４２（論理レベル「０」）に書き
換え一時的に保持した後、当該ｎ番目の制御データＳ４
２（論理レベル「０」）をスイツチＳＷ１１及びナンド
回路４６に出力する。ナンド回路４６は、書き換えられ
たｎ番目の制御データＳ４２（論理レベル「０」）と、
ｎ番目のナンド出力データＳ４３（論理レベル「１」）
との論理積否定をとり、その結果得た論理レベル「１」
の制御データＳ４４をスイツチＳＷ１２に出力する。こ
れにより、スイツチＳＷ１２がオフされる（図３
（Ｈ））と共に、スイツチＳＷ１１がオンされる（図３
（Ｇ））ので、電流ｉ4 の出力端をＸＩＯ端からＩＯ端
に切り換える。
【００６３】従つて図３（Ｉ）及び（Ｊ）に示すよう
に、タイミングｔa に同期してｎ番目のカスケード型電
流源１４がオンされるので、全体としてｎ個のカスケー
ド型電流源１４がオンされる。かくして図３（ｋ）に示
すように、電流源セル・マトリクス型Ｄ／Ａコンバータ
４０においては、オンされた電流源セルから出力される
電流ｉ4 が加算され、その結果得た出力電流ｎｉ4 が抵
抗Ｒを流れることにより、抵抗Ｒでの電圧降下からアナ
ログ出力電圧ｎｉ4 Ｒを得る。
に、タイミングｔa に同期してｎ番目のカスケード型電
流源１４がオンされるので、全体としてｎ個のカスケー
ド型電流源１４がオンされる。かくして図３（ｋ）に示
すように、電流源セル・マトリクス型Ｄ／Ａコンバータ
４０においては、オンされた電流源セルから出力される
電流ｉ4 が加算され、その結果得た出力電流ｎｉ4 が抵
抗Ｒを流れることにより、抵抗Ｒでの電圧降下からアナ
ログ出力電圧ｎｉ4 Ｒを得る。
【００６４】以上の構成において、電流源セル（Ｃ４１
〜Ｃ５５）は、まずクロツクの立ち下がりタイミングｔ
a に同期してスイツチＳＷ１２をオンすることにより、
カスケード型電流源１４を立ち上げて電流ｉ4 をＸＩＯ
端に出力する。この状態において、電流源セル（Ｃ４１
〜Ｃ５５）は、次のクロツクの立ち上りタイミングｔb
に同期してスイツチＳＷ１２をオフすると共にスイツチ
ＳＷ１１をオンすることにより、電流ｉ4 の出力端をＸ
ＩＯ端からＩＯ端に切り換える。従つて電流源セル・マ
トリクスＤ／Ａコンバータ４０においては、出力電流Ｉ
4 をＩＯ端に出力するとき、立ち上がつたカスケード型
電流源１４はオン状態で既に安定しているので、高速動
作できる。
〜Ｃ５５）は、まずクロツクの立ち下がりタイミングｔ
a に同期してスイツチＳＷ１２をオンすることにより、
カスケード型電流源１４を立ち上げて電流ｉ4 をＸＩＯ
端に出力する。この状態において、電流源セル（Ｃ４１
〜Ｃ５５）は、次のクロツクの立ち上りタイミングｔb
に同期してスイツチＳＷ１２をオフすると共にスイツチ
ＳＷ１１をオンすることにより、電流ｉ4 の出力端をＸ
ＩＯ端からＩＯ端に切り換える。従つて電流源セル・マ
トリクスＤ／Ａコンバータ４０においては、出力電流Ｉ
4 をＩＯ端に出力するとき、立ち上がつたカスケード型
電流源１４はオン状態で既に安定しているので、高速動
作できる。
【００６５】また電流源セル・マトリクスＤ／Ａコンバ
ータ４０においては、電流Ｉ4 の出力端をＸＩＯ端から
ＩＯ端に切り換える直前（ハーフクロツク前）にカスケ
ード型電流源１４を立ち上げるようにしたことにより、
常にカスケード型電流源１４を立ち上げている差動出力
電流源セル・マトリクス型Ｄ／Ａコンバータ３０の約半
分に消費電力を低減できる。
ータ４０においては、電流Ｉ4 の出力端をＸＩＯ端から
ＩＯ端に切り換える直前（ハーフクロツク前）にカスケ
ード型電流源１４を立ち上げるようにしたことにより、
常にカスケード型電流源１４を立ち上げている差動出力
電流源セル・マトリクス型Ｄ／Ａコンバータ３０の約半
分に消費電力を低減できる。
【００６６】因みに、この電流源セル・マトリクスＤ／
Ａコンバータ４０においては、電流源セル（Ｃ４１〜Ｃ
５５）内にロジツク回路を増やすことになるが、ロジツ
ク回路の動作に必要な消費電力は全体の消費電力に比し
て非常に小さいので無視することができる。また電流源
セル（Ｃ４１〜Ｃ５５）のセルサイズに占めるロジツク
回路の割合は非常に小さいので、当該電流源セル（Ｃ４
１〜Ｃ５５）のセルサイズに影響を与えず、セルサイズ
が大きくなることはない。
Ａコンバータ４０においては、電流源セル（Ｃ４１〜Ｃ
５５）内にロジツク回路を増やすことになるが、ロジツ
ク回路の動作に必要な消費電力は全体の消費電力に比し
て非常に小さいので無視することができる。また電流源
セル（Ｃ４１〜Ｃ５５）のセルサイズに占めるロジツク
回路の割合は非常に小さいので、当該電流源セル（Ｃ４
１〜Ｃ５５）のセルサイズに影響を与えず、セルサイズ
が大きくなることはない。
【００６７】以上の構成によれば、カスケード型電流源
１４の出力をＸＩＯ端からＩＯ端に切り換える直前（ハ
ーフクロツク前）に当該カスケード型電流源１４を立ち
上げるようにしたことにより、カスケード型電流源１４
を立ち上げて電流ｉ4 の出力端をＸＩＯ端からＩＯ端に
切り換えるまでに限り、電流ｉ4 が増加することによつ
てカスケード型電流源１４を安定させることができ、か
くして高速動作を維持した上で従来に比して一段と消費
電力を低減し得る。
１４の出力をＸＩＯ端からＩＯ端に切り換える直前（ハ
ーフクロツク前）に当該カスケード型電流源１４を立ち
上げるようにしたことにより、カスケード型電流源１４
を立ち上げて電流ｉ4 の出力端をＸＩＯ端からＩＯ端に
切り換えるまでに限り、電流ｉ4 が増加することによつ
てカスケード型電流源１４を安定させることができ、か
くして高速動作を維持した上で従来に比して一段と消費
電力を低減し得る。
【００６８】なお上述の実施例においては、本発明を電
流源セル・マトリクス型Ｄ／Ａコンバータ４０に適用す
るようにした場合について述べたが、本発明はこれに限
らず、図２との対応部分に同一符号を付して示す図４の
ように、インバータ４５をナンド回路５１に代えて当該
ナンド回路５１の一方の入力端子にスイツチＳＷ２１を
接続し、当該スイツチＳＷ２１の第１の入力端子を電源
に接続し、第２の入力端子をアースラインＧＮＤに接続
することにより、スイツチＳＷ２１が第１の入力端子に
接続されているとき、電流源セル・マトリクスＤ／Ａコ
ンバータ４０として動作し、これに対して第２の入力端
子に接続されているとき、差動出力電流源セル・マトリ
クス型Ｄ／Ａコンバータ３０として動作するようにして
も良い。
流源セル・マトリクス型Ｄ／Ａコンバータ４０に適用す
るようにした場合について述べたが、本発明はこれに限
らず、図２との対応部分に同一符号を付して示す図４の
ように、インバータ４５をナンド回路５１に代えて当該
ナンド回路５１の一方の入力端子にスイツチＳＷ２１を
接続し、当該スイツチＳＷ２１の第１の入力端子を電源
に接続し、第２の入力端子をアースラインＧＮＤに接続
することにより、スイツチＳＷ２１が第１の入力端子に
接続されているとき、電流源セル・マトリクスＤ／Ａコ
ンバータ４０として動作し、これに対して第２の入力端
子に接続されているとき、差動出力電流源セル・マトリ
クス型Ｄ／Ａコンバータ３０として動作するようにして
も良い。
【００６９】スイツチＳＷ２１が第１の入力端子に接続
されているとき、論理レベル「１」の切換データＳ５１
がナンド回路５１に入力される。ナンド回路５１は、論
理レベル「１」の切換データＳ５１と、ラツチ４３から
送出される制御データＳ４２との論理積否定をとり、そ
の結果得たナンド出力データＳ５２をナンド回路４６に
出力する。この場合、制御データＳ４２が論理レベル
「１」のとき、ナンド出力データＳ５２は論理レベル
「０」となり、一方、制御データＳ４２が論理レベル
「０」のとき、ナンド出力データＳ５２は論理レベル
「１」となるので、インバータと同じ動作を行うことに
なる。これにより、スイツチＳＷ２１が第１の入力端子
に接続されているとき、電流源セル・マトリクス型Ｄ／
Ａコンバータ４０と同じ動作を行う。
されているとき、論理レベル「１」の切換データＳ５１
がナンド回路５１に入力される。ナンド回路５１は、論
理レベル「１」の切換データＳ５１と、ラツチ４３から
送出される制御データＳ４２との論理積否定をとり、そ
の結果得たナンド出力データＳ５２をナンド回路４６に
出力する。この場合、制御データＳ４２が論理レベル
「１」のとき、ナンド出力データＳ５２は論理レベル
「０」となり、一方、制御データＳ４２が論理レベル
「０」のとき、ナンド出力データＳ５２は論理レベル
「１」となるので、インバータと同じ動作を行うことに
なる。これにより、スイツチＳＷ２１が第１の入力端子
に接続されているとき、電流源セル・マトリクス型Ｄ／
Ａコンバータ４０と同じ動作を行う。
【００７０】これに対して、スイツチＳＷ２１が第２の
入力端子に接続されているとき、論理レベル「０」の切
換データＳ５１がナンド回路５１に入力される。ナンド
回路５１は、論理レベル「０」の切換データＳ５１と、
ラツチ４３から送出される制御データＳ４２との論理積
否定をとり、その結果得たナンド出力データＳ５２をナ
ンド回路４６に出力する。この場合、制御データＳ４２
が論理レベル「０」のとき、ナンド出力データＳ５２は
論理レベル「１」となり、一方、制御データＳ４２が論
理レベル「１」のときも、ナンド出力データＳ５２は論
理レベル「１」となる。これにより、スイツチＳＷ２１
が第２の入力端子に接続されているとき、ナンド回路５
１は入力される制御データＳ４２に関係なく、論理レベ
ル「１」のナンド出力データＳ５２をナンド回路４６に
出力する。
入力端子に接続されているとき、論理レベル「０」の切
換データＳ５１がナンド回路５１に入力される。ナンド
回路５１は、論理レベル「０」の切換データＳ５１と、
ラツチ４３から送出される制御データＳ４２との論理積
否定をとり、その結果得たナンド出力データＳ５２をナ
ンド回路４６に出力する。この場合、制御データＳ４２
が論理レベル「０」のとき、ナンド出力データＳ５２は
論理レベル「１」となり、一方、制御データＳ４２が論
理レベル「１」のときも、ナンド出力データＳ５２は論
理レベル「１」となる。これにより、スイツチＳＷ２１
が第２の入力端子に接続されているとき、ナンド回路５
１は入力される制御データＳ４２に関係なく、論理レベ
ル「１」のナンド出力データＳ５２をナンド回路４６に
出力する。
【００７１】従つてナンド回路４６は、論理レベル
「１」のナンド出力データＳ５２と、ラツチ４４から送
出される制御データＳ４２との論理積否定をとり、その
結果得た制御データＳ５３をスイツチＳＷ１２に出力す
る。この場合、制御データＳ４２が論理レベル「１」の
とき、ナンド出力データＳ５３は論理レベル「０」とな
り、一方、制御データＳ４２が論理レベル「０」のと
き、ナンド出力データＳ５３は論理レベル「１」となる
ので、インバータと同じ動作を行うことになる。これに
より、スイツチＳＷ２１が第２の入力端子に接続されて
いるとき、差動出力電流源セル・マトリクス型Ｄ／Ａコ
ンバータ３０と同じ動作を行う。
「１」のナンド出力データＳ５２と、ラツチ４４から送
出される制御データＳ４２との論理積否定をとり、その
結果得た制御データＳ５３をスイツチＳＷ１２に出力す
る。この場合、制御データＳ４２が論理レベル「１」の
とき、ナンド出力データＳ５３は論理レベル「０」とな
り、一方、制御データＳ４２が論理レベル「０」のと
き、ナンド出力データＳ５３は論理レベル「１」となる
ので、インバータと同じ動作を行うことになる。これに
より、スイツチＳＷ２１が第２の入力端子に接続されて
いるとき、差動出力電流源セル・マトリクス型Ｄ／Ａコ
ンバータ３０と同じ動作を行う。
【００７２】かくしてユーザはスイツチＳＷ２１を切り
換えるだけで、上述した電流源セルＣ６１を有する電流
源セル・マトリクスＤ／Ａコンバータを、電流源セル・
マトリクスＤ／Ａコンバータ４０として、或いは差動出
力電流源セル・マトリクス型Ｄ／Ａコンバータ３０とし
て使用することができる。
換えるだけで、上述した電流源セルＣ６１を有する電流
源セル・マトリクスＤ／Ａコンバータを、電流源セル・
マトリクスＤ／Ａコンバータ４０として、或いは差動出
力電流源セル・マトリクス型Ｄ／Ａコンバータ３０とし
て使用することができる。
【００７３】また上述の実施例においては、まずクロツ
クの立ち下がりタイミングｔa に同期してカスケード型
電流源１４を立ち上げ、続いて半クロツク後のクロツク
の立ち上がりタイミングｔb に同期して出力端をＸＩＯ
端からＩＯ端に切り換えるようにした場合について述べ
たが、本発明はこれに限らず、クロツクのデユーテイを
変更してクロツクの立ち下りタイミングｔa から立ち上
がりタイミングｔb までの時間をできるだけ短くすれ
ば、さらに消費電力を削減できる。
クの立ち下がりタイミングｔa に同期してカスケード型
電流源１４を立ち上げ、続いて半クロツク後のクロツク
の立ち上がりタイミングｔb に同期して出力端をＸＩＯ
端からＩＯ端に切り換えるようにした場合について述べ
たが、本発明はこれに限らず、クロツクのデユーテイを
変更してクロツクの立ち下りタイミングｔa から立ち上
がりタイミングｔb までの時間をできるだけ短くすれ
ば、さらに消費電力を削減できる。
【００７４】さらに上述の実施例においては、電流発生
手段としてカスケード型電流源１４からなる電流源セル
（Ｃ４１〜Ｃ５５）を適用するようにした場合について
述べたが、本発明はこれに限らず、例えばカレントミラ
ー型電流源からなる電流源セルのように、この他種々の
電流発生手段を適用するようにしても良い。
手段としてカスケード型電流源１４からなる電流源セル
（Ｃ４１〜Ｃ５５）を適用するようにした場合について
述べたが、本発明はこれに限らず、例えばカレントミラ
ー型電流源からなる電流源セルのように、この他種々の
電流発生手段を適用するようにしても良い。
【００７５】さらに上述の実施例においては、スイツチ
素子としてＦＥＴＱ１１及び１２を適用するようにした
場合について述べたが、本発明はこれに限らず、例えば
バイポーラトランジスタ等のように、この他種々のスイ
ツチ素子を適用するようにしても良い。
素子としてＦＥＴＱ１１及び１２を適用するようにした
場合について述べたが、本発明はこれに限らず、例えば
バイポーラトランジスタ等のように、この他種々のスイ
ツチ素子を適用するようにしても良い。
【００７６】さらに上述の実施例においては、インバー
タ４５及びナンド回路４６を用いてスイツチＳＷ１２の
オン・オフ動作をするようにした場合について述べた
が、本発明はこれに限らず、まずクロツクの立ち下りタ
イミングｔa に同期してスイツチＳＷ１２をオンし、続
いて半クロツク後のクロツクの立ち上がりタイミングｔ
b に同期してスイツチＳＷ１２をオフすることができれ
ば、この他種々のロジツク回路の組合せを用いるように
しても良い。
タ４５及びナンド回路４６を用いてスイツチＳＷ１２の
オン・オフ動作をするようにした場合について述べた
が、本発明はこれに限らず、まずクロツクの立ち下りタ
イミングｔa に同期してスイツチＳＷ１２をオンし、続
いて半クロツク後のクロツクの立ち上がりタイミングｔ
b に同期してスイツチＳＷ１２をオフすることができれ
ば、この他種々のロジツク回路の組合せを用いるように
しても良い。
【００７７】
【発明の効果】上述のように本発明によれば、ラインデ
ータに基づいて所望の電流発生手段を動作させ、発生し
た電流を第１の出力端に出力した後、所定タイミング後
に第２の出力端に切り換えて電流を出力するようにした
ことにより、電流発生手段を動作させ、発生した電流の
出力端を第１の出力端から第２の出力端に切り換えるま
でに限り、当該電流が増加することによつて電流発生手
段を安定させることができ、かくして高速動作を維持し
た上で従来に比して一段と消費電力を低減し得る。
ータに基づいて所望の電流発生手段を動作させ、発生し
た電流を第１の出力端に出力した後、所定タイミング後
に第２の出力端に切り換えて電流を出力するようにした
ことにより、電流発生手段を動作させ、発生した電流の
出力端を第１の出力端から第２の出力端に切り換えるま
でに限り、当該電流が増加することによつて電流発生手
段を安定させることができ、かくして高速動作を維持し
た上で従来に比して一段と消費電力を低減し得る。
【図１】本発明の一実施例による電流源セル・マトリク
ス型Ｄ／Ａコンバータの構成を示すブロツク図である。
ス型Ｄ／Ａコンバータの構成を示すブロツク図である。
【図２】電流源セルの回路構成を示す接続図である。
【図３】電流源セル・マトリクス型Ｄ／Ａコンバータの
タイミングチヤートを示す略線図である。
タイミングチヤートを示す略線図である。
【図４】他の実施例による電流源セルの回路構成であ
る。
る。
【図５】シングルエンド出力電流源セル・マトリクス型
Ｄ／Ａコンバータの構成を示す略線図である。
Ｄ／Ａコンバータの構成を示す略線図である。
【図６】デイジタル入力データとアナログ出力電圧の関
係を示す図表である。
係を示す図表である。
【図７】電流源セルのスイツチング順序を示す略線図で
ある。
ある。
【図８】電流源セルの回路構成を示す接続図である。
【図９】シングルエンド出力電流源セル・マトリクス型
Ｄ／Ａコンバータのタイミングチヤートを示す略線図で
ある。
Ｄ／Ａコンバータのタイミングチヤートを示す略線図で
ある。
【図１０】電流源セルの回路構成を示す接続図である。
【図１１】差動出力電流源セル・マトリクス型Ｄ／Ａコ
ンバータの構成を示すブロツク図である。
ンバータの構成を示すブロツク図である。
【図１２】電流源セルの回路構成を示す接続図である。
【図１３】差動出力電流源セル・マトリクス型Ｄ／Ａコ
ンバータのタイミングチヤートを示す略線図である。
ンバータのタイミングチヤートを示す略線図である。
２……ロー・デコーダ、３……カラム・デコーダ、４０
……実施例による電流源セル・マトリクス型Ｄ／Ａコン
バータ、Ｃ４１〜Ｃ５５……電流源セル、４３、４４…
…ラツチ、４５……インバータ、４６……ナンド回路。
……実施例による電流源セル・マトリクス型Ｄ／Ａコン
バータ、Ｃ４１〜Ｃ５５……電流源セル、４３、４４…
…ラツチ、４５……インバータ、４６……ナンド回路。
Claims (3)
- 【請求項１】複数の電流発生手段を有し、デイジタルデ
ータに応じて上記複数の電流発生手段を動作させ、発生
した電流を加算して出力することにより上記デイジタル
データに応じたアナログ信号を出力するデイジタルアナ
ログ変換器において、 入力された上記デイジタルデータを所定ビツト数のライ
ンデータに変換するデコード手段と、 上記ラインデータに基づいて所望の電流発生手段を動作
させ、発生した電流を第１の出力端に出力した後、所定
タイミング後に第２の出力端に切り換えて上記電流を出
力することにより当該第２の出力端に上記デイジタルデ
ータに応じたアナログ信号を出力する複数の電流発生手
段とを具えることを特徴とするデイジタルアナログ変換
器。 - 【請求項２】上記複数の電流発生手段は、 基準クロツクの半クロツク分だけ、上記第２の出力端に
上記電流を出力するタイミングよりも速いタイミングで
上記所望の電流発生手段を動作させることを特徴とする
請求項１に記載のデイジタルアナログ変換器。 - 【請求項３】動作モードを第１又は第２の動作モードに
切り換えるための切換手段を有し、上記複数の電流発生
手段は、 第１の動作モードのときには、上記ラインデータに基づ
いて所望の電流発生手段を動作させ、発生した電流を第
１の出力端に出力した後、所定タイミング後に第２の出
力端に切り換えて上記電流を出力し、第２の動作モード
のときには、上記複数の電流発生手段を全て動作させて
発生した電流を上記第１の出力端に出力しておき、上記
ラインデータに基づいた所望の電流発生手段の出力端を
上記第２の出力端に切り換えて当該所望の電流発生手段
によつて発生した電流を出力することにより、当該第２
の出力端に上記デイジタルデータに応じたアナログ信号
を出力することを特徴とする請求項１に記載のデイジタ
ルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09055597A JP3783892B2 (ja) | 1997-04-09 | 1997-04-09 | デイジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09055597A JP3783892B2 (ja) | 1997-04-09 | 1997-04-09 | デイジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285038A true JPH10285038A (ja) | 1998-10-23 |
| JP3783892B2 JP3783892B2 (ja) | 2006-06-07 |
Family
ID=14001665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09055597A Expired - Fee Related JP3783892B2 (ja) | 1997-04-09 | 1997-04-09 | デイジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3783892B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1153255A (ja) * | 1997-08-07 | 1999-02-26 | Oki Electric Ind Co Ltd | カラーパレット用ｒａｍおよびｄ／ａコンバータ |
| JP2001320276A (ja) * | 2000-05-12 | 2001-11-16 | Oki Electric Ind Co Ltd | ディジタル／アナログ変換器 |
| WO2009125580A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
| JP2013165341A (ja) * | 2012-02-09 | 2013-08-22 | Canon Inc | 固体撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256914A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | Ｄ／ａ変換器 |
-
1997
- 1997-04-09 JP JP09055597A patent/JP3783892B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256914A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | Ｄ／ａ変換器 |
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| JP2001320276A (ja) * | 2000-05-12 | 2001-11-16 | Oki Electric Ind Co Ltd | ディジタル／アナログ変換器 |
| WO2009125580A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
| JPWO2009125580A1 (ja) * | 2008-04-11 | 2011-07-28 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
| US8198926B2 (en) | 2008-04-11 | 2012-06-12 | Advantest Corporation | Loop type clock adjustment circuit and test device |
| JP5028524B2 (ja) * | 2008-04-11 | 2012-09-19 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
| JP2013165341A (ja) * | 2012-02-09 | 2013-08-22 | Canon Inc | 固体撮像装置 |
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| Publication number | Publication date |
|---|---|
| JP3783892B2 (ja) | 2006-06-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
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