JP2004048189A - クロック信号タイミング調整のための遅延回路を有するデジタル回路 - Google Patents
クロック信号タイミング調整のための遅延回路を有するデジタル回路 Download PDFInfo
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Abstract
【課題】従来技術によるクロックタイミング調整方法においては、調整回路のＬＳＩチップ面積に占める割合が大きく、ＬＳＩの周囲温度及び電源電圧等の動作環境の影響を受け、クロックタイミングが変動するという問題がある。このような問題に鑑み、本願発明が解決しようとする課題は、回路面積が小さく、動作環境の影響を受けない分解能の高いタイミング遅延回路を実現することである。
【解決手段】本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。
【選択図】 図１
【解決手段】本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本願発明はＣＰＵ，ＡＬＵ等のデジタル回路全般に適用可能であり、特に、デジタル回路を用いるデジタル処理装置における、クロックパルスのタイミングを可変にする遅延回路に関する。
【０００２】
【従来の技術】
デジタル処理装置において、デジタル回路の動作するタイミングの基準となるクロック信号の実動作におけるタイミングを最適化することが、デジタル信号処理装置の性能向上に有効であり、このことは公開特許公報２００１−４３２６１「デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体」に示されている。また、この公報においては、デジタル処理装置のクロック信号のタイミングを遺伝的アルゴリズムを用いて調整することにより、デジタル処理装置の最高クロック周波数を上げることが出来るということが示されている。
【０００３】
クロック信号のタイミング調整は、多数のインバータを用いて、インバータの段数をマルチプレクサにより切り替えて、該信号の遅延量を可変としている。この方法においては、調整回路にきわめて多数のインバータ回路を必要とし、調整回路のＩＣチップ面積に占める割合が極めて大きい。またクロック信号の遅延量が、周囲温度や電源電圧等のＬＳＩ動作環境の影響を受けるという問題がある。さらにまた細かいタイミングの設定が困難であり、原理上、インバータ１段の遅延時間よりも短い時間間隔でのタイミングの設定が不可能であった。
【０００４】
【発明が解決しようとする課題】
このように、従来技術によるクロックタイミング調整方法においては、調整回路のＬＳＩチップ面積に占める割合が大きく、ＬＳＩの周囲温度及び電源電圧等の動作環境の影響を受け、クロックタイミングが変動するという問題がある。このような問題に鑑み、本願発明が解決しようとする課題は、回路面積が小さく、動作環境の影響を受けない分解能の高いタイミング遅延回路を実現することである。
【０００５】
【課題を解決するための手段】
本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。
これにより、デジタル信号処理装置において、少ないチップ面積で温度及び電源電圧等の動作環境の影響を受けることなく、クロック信号のタイミングを安定に遅延させることが実現可能となる。
【０００６】
【実施例１】
本願発明に係るクロック信号の遅延制御を行う遅延回路システムの第１実施例を、図１に基づいて説明する。図１において、１は本願発明の遅延回路システム、Ｄは遅延回路、ＭＵＸは遅延調整電圧生成回路、ＤＬＬ１〜ＤＬＬ３は遅延同期ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）、ＣＬＫはクロック入力、Ｄ−ＣＬＫはクロック出力、Ｂａは調整値入力、Ｖｓ１〜Ｖｓ３は遅延調整基準電圧、Ｖａは遅延調整電圧である。
【０００７】
この回路システムは、クロック入力ＣＬＫに対して、外部から遅延量を設定する調整値入力Ｂａに対応した遅延時間（＝τ）の遅延を行い、クロック出力Ｄ−ＣＬＫを出力することを目的とする。
【０００８】
本願発明は、クロック信号の遅延制御を行う遅延回路Ｄ、遅延時間τを設定するための遅延調整電圧Ｖａを生成する遅延調整電圧生成回路ＭＵＸ、ならびに、調整電圧の基準となる遅延調整基準電圧Ｖｓ１〜３を発生する３つの遅延同期ループ回路ＤＬＬ１〜３を主要な構成要素とする。
【０００９】
遅延調整電圧Ｖａを調整値入力Ｂａ（例えば４ビット：０〜１５）に対して直線的に変化させる場合と、非直線的に折れ線近似で変化させる場合があるが、ここでは折れ線近似の場合について説明する。
【００１０】
図１において、クロック入力ＣＬＫが、遅延回路Ｄと、３つの遅延同期ループ回路ＤＬＬ１〜３に入力される。このＤＬＬ１〜３では、３つの遅延調整基準電圧Ｖｓ１〜３を発生し、遅延調整電圧生成回路ＭＵＸへ入力する。そこで調整値入力Ｂａに対応した遅延調整電圧Ｖａが生成される。
この電圧Ｖａで遅延回路Ｄの遅延量を制御することにより、調整値入力Ｂａに対応した遅延時間τを有するクロック出力Ｄ−ＣＬＫが得られる。ここで遅延時間τは遅延調整電圧Ｖａによって変えられることを特徴としている。
【００１１】
遅延回路Ｄの構成例を図２に基づいて説明する。図２において、電源電圧（Ｖｄｄ）とグランド（ＧＮＤ）電位間に、１つのＰチャネルＦＥＴ（Ｍ１）と２つのＮチャネルＦＥＴ（Ｍ２、Ｍ３）が直列に接続されたインバータと、同様に１つの ＰチャネルＦＥＴ（Ｍ４）と２つのＮチャネルＦＥＴ（Ｍ５、Ｍ６）が直列に接続されたインバータの２つのインバータが縦列２段に接続される。２段のインバータの中点をＣ−ＣＬＫとする。ＦＥＴは電界効果トランジスタであり、通常はＭＯＳ構造のものが用いられる。ＦＥＴ Ｍ３とＭ６のゲートには遅延調整電圧Ｖａが印加され、ゲートソース間電圧ＶＧＳは遅延調整電圧Ｖａである。
【００１２】
ここでＦＥＴ Ｍ１とＭ２、およびＭ４とＭ５が従来のＣＭＯＳＦＥＴによるインバータを構成する。ＦＥＴ Ｍ３とＭ６は、上記のインバータの駆動電流を制限することが可能であり、クロック入力ＣＬＫが遅延調整電圧Ｖａに従って、時間τだけ遅延されてクロック出力Ｄ−ＣＬＫとなる。その動作を次に説明する。
【００１３】
図３に、該遅延回路Ｄに使われるＮチャネルＦＥＴのゲートソース間電圧ＶＧＳに対するソースドレイン間の電流電圧特性を示す。図中ＩＤはドレイン電流、ＶＤＳはソースドレイン間の電圧を示す。ソース端子Ｓに対するゲート端子Ｇの電位差ＶＧＳが小さく、該ＦＥＴのしきい値電圧以下ならば、ドレイン電流ＩＤは０であり、ＶＧＳが該ＦＥＴのしきい値電圧以上ならばＶＧＳの上昇と共に、ＩＤは増加する。
【００１４】
該遅延回路Ｄに使われるＰチャネルＦＥＴのゲートソース間電圧ＶＧＳに対するソースドレイン間の電流電圧特性は、一般的には前記のＮチャネルＦＥＴの特性において各電圧・電流の符号を反転させたものと同等である。
【００１５】
図２の遅延回路Ｄには、浮遊容量やＦＥＴの入力容量等が内在する。この浮遊容量やＦＥＴの入力容量等の合計をＣｓ１、Ｃｓ２として、図２の回路図に追加記入したものを図４に示す。図４中、図２と同一の要素は図３と同じ符号とした。また、図５に、クロック入力ＣＬＫとして短形波を加えた場合の遅延回路Ｄの動作波形を示す。以下のように、上記のＣｓ１、Ｃｓ２により時間遅延が発生する。
【００１６】
デジタルシステムの電圧と論理の関係は、後述の論理しきい値電圧ＶＴを用いて、電圧０から電圧ＶＴまでを論理「０」、電圧ＶＴから電圧Ｖｄｄまでを論理「１」となる。ここで、論理しきい値電圧ＶＴは、回路特性で定まる電圧であり、Ｖｄｄの約１／２である。
【００１７】
図４の遅延調整電圧Ｖａには、ＦＥＴ Ｍ３、Ｍ６のしきい値電圧よりも高くＶｄｄよりも低い一定の電圧が設定されていると仮定する。また、最初の状態として、クロック入力ＣＬＫの論理が「０」、電圧が０（ＧＮＤ電位）を仮定する。このとき、ＦＥＴ Ｍ１はオン、ＦＥＴ Ｍ２はオフであり、信号Ｃ−ＣＬＫの電圧はＶｄｄ（論理「１」）である。そして、ＦＥＴ Ｍ４はオフ、ＦＥＴ Ｍ５はオンであり、クロック出力Ｄ−ＣＬＫの電圧は０Ｖ、論理は「０」である。Ｃｓ１の電圧は信号Ｃ−ＣＬＫの電圧に等しくＶｄｄであり、Ｃｓ２の電圧はクロック出力Ｄ−ＣＬＫの電圧に等しく０Ｖである。
【００１８】
クロック入力ＣＬＫの論理が「０」から「１」に遷移する場合は、ＦＥＴ Ｍ１はオフ、ＦＥＴ Ｍ２はオンとなる。そして、ＦＥＴ Ｍ３は遅延調整電圧Ｖａで規定される図３の電流電圧特性を示す。ＶｄｄであったＣｓ１の電圧はＭ２、Ｍ３を経由して放電し、図３の電流電圧特性で規定される電流値で定まる時間経過後に論理しきい値電圧ＶＴ以下となり、すなわち、信号Ｃ−ＣＬＫの電圧は一定時間（τＡ）経過後にＶＴ以下となる。このとき、ＦＥＴ Ｍ４はオン、ＦＥＴ Ｍ５はオフに遷移し、Ｃｓ２がＭ４を経由して急速に（時間τＢ）電圧Ｖｄｄに充電される。したがって、以上の動作により、クロック出力Ｄ−ＣＬＫはクロック入力ＣＬＫの立ち上がり時点よりτＡ＋τＢの一定時間後に立ち上がる（論理が「０」から「１」に遷移する）。
【００１９】
クロック入力ＣＬＫの論理が「１」から「０」に遷移する場合は、ＦＥＴ Ｍ１はオン、ＦＥＴ Ｍ２はオフとなり、Ｃｓ１がＭ１を経由して急速に（時間τＢ）電圧Ｖｄｄに充電される。このとき、ＦＥＴ Ｍ４はオフ、ＦＥＴ Ｍ５はオンに遷移し、ＦＥＴ Ｍ６は遅延調整電圧Ｖａで規定される図３の電流電圧特性を示すことから、ＶｄｄであったＣｓ２の電圧はＭ５、Ｍ６を経由して放電し、図３の電流電圧特性で規定される電流値で定まる時間経過後に論理しきい値電圧ＶＴ以下となる。すなわち、信号Ｄ−ＣＬＫの電圧は一定時間（τＡ）経過後にＶＴ以下となる。したがって、以上の動作により、クロック出力Ｄ−ＣＬＫはクロック入力ＣＬＫの立ち下がり時点よりτＢ＋τＡの一定時間後に立ち下がる（論理が「１」から「０」に遷移する）。
【００２０】
このように、遅延回路Ｄに入力されたクロック入力ＣＬＫは遅延時間τＡ＋τＢの遅延を受けてクロック出力Ｄ−ＣＬＫとなる。ここで、上記のτＡとτＢの和は遅延時間τである。
【００２１】
Ｍ３およびＭ６のドレイン電流ＩＤは、ゲート電圧ＶＧＳに等しい遅延調整電圧Ｖａによって図３に示す様に調整出来るので、遅延時間τの調整が遅延調整電圧Ｖａによって可能となる。なお、ここでは、クロック入力として矩形波の信号電圧を例に説明したが、台形波でも全く同様の動作をする。
【００２２】
図６に、遅延回路Ｄの遅延調整電圧Ｖａに対する遅延時間τの特性（遅延特性）を示す。すなわち遅延調整電圧Ｖａ下げると、遅延時間τは図６に示す傾向で非直線的に増加する。但し、遅延調整電圧Ｖａには、回路内素子の特性に基づく上限・下限が存在する。
【００２３】
次に、この遅延特性の環境依存性について考察する。該遅延特性は、該遅延回路Ｄの周囲温度Ｔａ、電源電圧Ｖｄｄ等の環境の影響を受ける。たとえば、Ｔａが上昇すると遅延時間τは大きくなり、電源電圧が上昇するとτは小さくなる。使用温度範囲を−１０℃〜８０℃とした時、遅延時間τの変化の程度は約１．５倍である。
【００２４】
そこで、周囲温度や電源電圧の変化があっても所定のτを維持するためには、図７および図８の特性に従って遅延調整電圧Ｖａを補正する必要がある。これは、本願発明の図１に示す構成により実現でき、補正された遅延調整電圧Ｖａが生成される。すなわち、以下に詳述する遅延同期ループ回路によって、環境変化に対しても遅延時間τが常に一定となるような遅延調整電圧が生成される。この遅延同期ループ回路で生成する遅延調整電圧を遅延調整基準電圧と呼ぶ。
【００２５】
遅延同期ループ回路ＤＬＬ １、２、３の代表としてＤＬＬ １を取り上げ、その動作を図９および図１０を用いて説明する。図９に遅延同期ループ回路ＤＬＬ １の実装例を示す。
【００２６】
図９において、ＣＬＫはクロック入力、４はＣＬＫの入力バッファであるインバータ、Ｄｓは遅延回路、５は位相比較器、６はループフィルターである。遅延回路Ｄｓは、前述の遅延回路Ｄと同一の構成の遅延回路がＮ１個あり、これらをＮ１段直列に接続する。ここで遅延調整電圧Ｖａは共通である。インバータ４の出力のクロック信号は位相比較器５と遅延回路ＤｓをＮ１段直列にした回路の初段に入力される。位相比較器５の出力はループフィルター６を経てＮ１個の遅延回路すべての調整電圧Ｖａおよび遅延調整基準電圧Ｖｓ１の出力となる。
【００２７】
Ｎ１個の遅延回路Ｄｓは、同一ＩＣチップ内に形成すれば、遅延時間−遅延調整電圧特性は均一となる。そこで同じ電圧Ｖｓ１を遅延回路の遅延調整電圧Ｖａとして供給すれば、各遅延回路Ｄｓの遅延時間は同一とみなせる。したがって、図９における遅延回路Ｄｓの遅延時間をτ１とすると、Ｎ１段の遅延回路の出力信号は、元の入力信号よりτ１×Ｎ１だけ時間遅延される。また、その出力信号も、位相比較器５へ供給される。
【００２８】
図１０に、図９の位相比較器５の動作波形概略を示す。図１０によると、位相比較器５で基準信号Ｒ（ｔ）とＮ１段の遅延回路で遅延された信号Ｓ（ｔ）との位相を比較し、位相差情報の信号が出力される。この信号が次段のループフィルター６により平滑されて、不要な高周波信号は減衰を受け、信号Ｒ（ｔ）と信号Ｓ（ｔ）の位相差φに比例した直流の電圧Ｖｏ（φ）となる。このＶｏ（φ）が遅延回路Ｄの遅延調整電圧Ｖａおよび遅延調整基準電圧Ｖｓ１として出力される。
【００２９】
この遅延同期ループ回路は、負帰還動作をするので、Ｓ（ｔ）がＲ（ｔ）に重なる様に制御動作を行う。この制御動作により、遅延時間τがクロック信号パルスの一周期Ｔに一致するように自動的に制御され、Ｓ（ｔ）とＲ（ｔ）は重なり制御動作が安定化する。
【００３０】
したがって、位相差φ＝２πのときのＶｏを平滑した直流出力が安定化された遅延調整基準電圧Ｖｓ１となる。遅延回路ＤｓがＮ１段直列に接続されていることから、一段当たりの遅延時間τｌはτ１＝Ｔ ／ Ｎ１になる。ここでＴ はＣＬＫの周期である。
【００３１】
さらにまた、図９の遅延同期ループ回路ＤＬＬ１の外部の遅延回路Ｄであって遅延回路Ｄｓと同一チップ上に作製される同一特性の回路では、Ｖａの入力にＶｓ１を入力するとＤではＤｓと同一の遅延時間τが得られる。（図１１）
【００３２】
すなわち、遅延調整基準電圧を同一構成の別の遅延回路Ｄに入力した場合に別の遅延回路Ｄで得られる遅延時間は環境変化によらず一定の値（＝Ｔ ／ Ｎ１）とすることが実現できる。このとき、動作環境の変化により遅延回路の特性が変化した場合、遅延時間τを一定とするように遅延調整電圧Ｖａおよび遅延調整基準電圧Ｖｓ１が変化する。
【００３３】
この負帰還制御系は、デジタル信号を扱うから、位相比較器５は、通常ＥＸ−ＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）形位相比較器または、Ｒ−Ｓ（Ｒｅｓｅｔ−Ｓｅｔ）フリップ・フロップによる位相比較器で構成される。さらに、ループフィルター６は、制御動作に余裕を持たせるため、ラグーリード型の低域通過フィルタ等で構成される。
【００３４】
遅延回路Ｄの遅延時間τを可変とするためには、遅延調整電圧Ｖａをτに応じて変更する必要があり、そのために本願発明では複数の遅延同期ループ回路を用いて遅延調整基準電圧を複数生成する。
【００３５】
図１の遅延量制御回路ＤＬＬ２およびＤＬＬ３も上記したＤＬＬ１と同じ動作をするが、遅延回路Ｄｓの段数が異なる。遅延量制御回路ＤＬＬ２、ＤＬＬ３での遅延時間を、それぞれτ２、τ３、また、遅延回路Ｄｓの段数をそれぞれＮ２、Ｎ３とすると、遅延時間τ２、τ３は同様にＴ／Ｎ２、Ｔ／Ｎ３となる。
【００３６】
遅延同期ループを用いる構成では、遅延同期ループの回路の数だけ、所定の遅延量に対応する遅延調整電圧Ｖａが得られることになる。しかしながら、遅延時間の設定を細かい刻みで行うためには多岐にわたる遅延調整電圧を生成する必要があり、本願発明においては、以下に示す遅延調整電圧の生成手段を追加する。すなわち、２ないし３の遅延調整基準電圧を元に、すべての調整値入力Ｂａに対応する遅延調整電圧Ｖａを生成する。
【００３７】
遅延時間τは、調整値入力Ｂａに対して直線的に変化することが望ましい。この直線的に変化する場合の調整値入力Ｂａに対する遅延調整電圧Ｖａは、図６の特性から計算することが可能であり、図１２の曲線２１に例示される。この曲線で表される遅延調整電圧Ｖａに近い電圧を生成するため、本願発明では折れ線近似を採用することを特徴とする。
【００３８】
ここで説明を容易にするために、遅延同期ループ回路における遅延回路Ｄｓの段数Ｎ１， Ｎ２， Ｎ３をＮ１＜Ｎ２＜Ｎ３とする。図６のτ−Ｖａ特性と対応させると、τ１＝Ｔ／Ｎ１は、遅延調整電圧Ｖａが最小値（Ｖａ＿ｍｉｎ）に近い値（Ｖｓ１）、τ３＝Ｔ／Ｎ３はＶａが最大値（Ｖａ＿ｍａｘ）に近い値（Ｖｓ３）によって規定される値となる。また、τ２＝Ｔ／Ｎ２は、その間の適当な電圧Ｖｓ２によって規定される値となる。そして、電圧Ｖｓ１、Ｖｓ２、Ｖｓ３は、図６のＶａ特性曲線上の３点にある電圧であり、Ｐ１（Ｖｓ１， τ１） 、Ｐ２（Ｖｓ２， τ２）、Ｐ３（Ｖｓ３， τ３）の動作点を規定する。
【００３９】
遅延調整電圧生成回路の一構成例について、図１３にもとづいて、調整値入力Ｂａが４ｂｉｔ（ｂ３ ｂ２ ｂ１ ｂ０）すなわちＢａ＝０〜１５の場合を例に説明する。図１３において、ＭＵＸは図１と同じ遅延調整電圧生成回路である。８はデプレション型のＦＥＴ、９はアナログマルチプレクサである。そして、ＦＥＴ８は抵抗器として機能し、１５個が縦列に接続される。
【００４０】
遅延調整電圧生成回路ＭＵＸには、３つの遅延調整基準電圧Ｖｓ１、Ｖｓ２、Ｖｓ３が入力される。ここで、Ｖｓ３は最大の遅延調整電圧、Ｖｓ１は最小の遅延調整電圧である。Ｖｓ２はその間の値である。Ｖｓ１〜Ｖｓ３間はＦＥＴ８によって１５分割の電圧に分けられる。そして、遅延調整電圧Ｖａは、アナログマルチプレクサ９によって調整値入力Ｂａの情報に基づいて選択される。
【００４１】
図１３の遅延調整電圧生成回路ＭＵＸの動作は、遅延調整基準電圧Ｖｓ１とＶｓ２の間を調整値入力Ｂａに対して直線で補間した電圧、および、遅延調整基準電圧Ｖｓ２とＶｓ３の間を調整値入力Ｂａに対して直線で補間した電圧から、調整値入力Ｂａに対する遅延調整電圧Ｖａを発生する。この遅延調整電圧Ｖａは図１２の線２２、２３に示すように折れ線近似されている。ここで、Ｐ１に対応する調整値入力Ｂａは０（２進表記で００００）、Ｐ３に対応する調整値は１５（２進表記で１１１１）、Ｐ２に対応する調整値入力Ｂａは０と１５の間の任意の整数である。
【００４２】
図１４は、図６のτ−Ｖａ特性を元にして算出された遅延時間τ一調整値入力Ｂａ（０〜１５）特性である。図１４中、２５は、図１２の曲線２１の場合の特性、２６、２７は、本願発明による二直線の折れ線近似による特性、２８は、１本の直線近似特性にそれぞれ対応する。
【００４３】
したがって、上述のように、調整値入力Ｂａに対応して、遅延調整基準電圧Ｖｓ１〜Ｖｓ３に基づいた各々の調整値入力Ｂａに対する遅延調整電圧Ｖａが規定される。
【００４４】
図１３の遅延調整電圧生成回路ＭＵＸは、ＦＥＴ８としてデプレション型のＦＥＴを用いたが、エンハンスメント型のＦＥＴで構成することも可能である。この場合の遅延調整電圧生成回路ＭＵＸの回路を図１５に示す。図１５中、７ＮはＮチャネルＦＥＴ、７ＰはＰチャネルＦＥＴであり、ゲート電極はＶｄｄおよびＧＮＤにそれぞれ接続される。このほかの記号は図１３中の記号と同じ構成要素を示す。
【００４５】
【実施例１のまとめ】
上述のように、実施例１においては、少ない回路面積で、温度や電源電圧の環境に依存することなく、調整値入力Ｂａに対してほぼ直線的な遅延量τを持つ遅延回路が実現できる。
【００４６】
【実施例２】
次に実施例２について説明する。
実施例１において、別の遅延調整電圧Ｖａの生成手段も可能である。図１６に、その別方式の遅延調整電圧生成回路ＭＵＸの一構成例を示す。これはＲ−２Ｒ形Ｄ−Ａ変換器による遅延調整電圧生成方法である。図１６において、Ｓ０〜Ｓ３はスイッチ、３１は抵抗値がＲの抵抗、３２は抵抗値が２Ｒの抵抗、３３は調整値入力Ｂａを入力する端子、３４は遅延調整電圧Ｖａを出力する端子、３５は遅延調整基準電圧を入力する端子である。ｂ０〜ｂ３は、調整値入力Ｂａの各ビットを表す。
【００４７】
図１６の遅延調整電圧生成回路ＭＵＸにおいて、スイッチＳ０〜Ｓ３の状態（Ｂａ：０〜１５の１６通り）に対応して電位差Ｖｓ１−Ｖｓ３の分割された電圧が端子３４に現れる。スイッチＳ０〜Ｓ３がｂ０〜ｂ３に対応してオンオフされる。この回路はＲ−２Ｒのラダー型回路であることから、Ｂａと、出力Ｖａとの関係を算出すると表１になる。
【表１】
Ｒ−２Ｒ形変換器による調整値と出力との関係
【００４８】
この表は、図１２における中間電圧Ｖｓ２の入力がなく、直線近似の直線２４で示される場合である。Ｂａ＝０がＶＳ１、Ｂａ＝１５がＶｓ３に対応する。
【００４９】
図１６の遅延調整電圧生成回路ＭＵＸは、抵抗３１、３２、とスイッチＳ０〜Ｓ３をＦＥＴで構成することも可能である。この場合、ＬＳＩ化し易いＦＥＴを用いることによりチップ面積を小さくすることが可能である。
【００５０】
図１６の抵抗３１をＦＥＴで構成した例を図１７に示す。図１７中、１０はＮチャネルＦＥＴ、１１はＰチャネルＦＥＴである。ＦＥＴ１０のゲートはＶｄｄに接続し、ＦＥＴ１１のゲートはＧＮＤに接続する。ＦＥＴ１０およびＦＥＴ１１のソースとドレインはそれぞれ並列に接続する。ＦＥＴ１０および１１の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。同様にして、図１６の抵抗３２もＦＥＴで構成可能である。
【００５１】
また、図１６の抵抗３２とスイッチＳ０の直列の回路をＦＥＴで構成した例を図１８に示す。図１８中、１０、１２はＮチャネルＦＥＴ、１１、１３はＰチャネルＦＥＴ、１４はインバータ、３６、３７はスイッチで選択される端子、３８はスイッチの共通端子、３９はスイッチの切替制御の入力端子である。
【００５２】
端子３９からの信号は、直接ＦＥＴ１０およびＦＥＴ１３のゲートに接続し、インバータを経由した信号はＦＥＴ１１およびＦＥＴ１２のゲートに接続する。ＦＥＴ１０およびＦＥＴ１１のソースとドレインはそれぞれ並列に接続する。同様にＦＥＴ１２およびＦＥＴ１３のソースとドレインはそれぞれ並列に接続する。
【００５３】
３９の信号入力が「１」すなわちＶｄｄの電圧の場合、ＦＥＴ１０およびＦＥＴ１１が所定の抵抗値で導通し、ＦＥＴ１２およびＦＥＴ１３はオフとなる。３９の信号入力が「０」すなわちＧＮＤの電圧の場合、ＦＥＴ１０およびＦＥＴ１１がオフとなり、ＦＥＴ１２およびＦＥＴ１３が所定の抵抗値で導通する。ＦＥＴ１０から１３の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。図１８の回路の等価回路を図１９に示す。
【００５４】
図１６の抵抗３２とスイッチＳ１の直列の回路、抵抗３２とスイッチＳ２の直列の回路、抵抗３２とスイッチＳ３の直列の回路についても、図１８の回路により同様に構成することができる。
【００５５】
図１６の遅延調整電圧生成回路ＭＵＸにおける抵抗３１、図中左端の３２を図１７の構成、抵抗３２とスイッチＳ０〜Ｓ３の組み合わせを図１８で構成した場合の構成を図２０に示す。１５はＮチャネルＦＥＴ、１６はＰチャネルＦＥＴである。
【００５６】
この構成を用いるとＬＳＩ化し易いＦＥＴを用いて構成可能でチップ面積を小さくすることが可能である。また、この構成の場合、ＦＥＴにより実現される抵抗がある程度の電圧依存性を有するので、調整値入力Ｂａと遅延調整電圧Ｖａの関係が、図１６の遅延調整電圧生成回路ＭＵＸの場合と比較してわずかにずれが生ずる。このため、本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整される場合、特に好適である。
【００５７】
【実施例３】
次に実施例３について説明する。 実施例３は、実施例１における図１３の遅延調整電圧生成回路ＭＵＸを２組のＲ−２Ｒラダー回路によって構成するものである。実施例１の場合の二直線近似のＶａ−Ｂａ特性を、実施例１の場合より少ないチップ面積で実現することができる。
【００５８】
図２１に、遅延調整電圧生成回路ＭＵＸの構成原理図を示す。図２１において、４１は抵抗値Ｒの抵抗、４２、４３、４５、４７は抵抗値２Ｒの抵抗、４４ａ、４４ｂ、４４ｃ、４６ａ、４６ｂ、４６ｃ、４８ａ、４８ｂ、４８ｃはスイッチ、４９は調整値入力Ｂａを入力する端子、５０は遅延調整電圧Ｖａを出力する端子、５１、５２、５３は遅延調整基準電圧を入力する端子である。
【００５９】
ｂ０〜ｂ３は、調整値入力Ｂａの各ビットを表す。Ｂａとｂ０〜ｂ３の関係は表２に示される。便宜上、ビットの反転（論理の反転）したものを￣の記号で表す。また、端子５１〜５３にそれぞれ遅延調整基準電圧Ｖｓ１、Ｖｓ２、Ｖｓ３が入力される。
【表２】
【００６０】
スイッチ４４ａはｂ０とｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６ａはｂ０と￣ｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８ａは￣ｂ０が１のときオンとなり、それ以外ではオフとなる。
【００６１】
スイッチ４４ｂはｂ１とｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６ｂはｂ１と￣ｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８ｂは￣ｂ１が１のときオンとなり、それ以外ではオフとなる。
【００６２】
スイッチ４４ｃはｂ２とｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６ｃはｂ２と￣ｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８ｃは￣ｂ２が１のときオンとなり、それ以外ではオフとなる。
【００６３】
ところで、図２１の回路は、ｂ３が０の場合、スイッチ４４ａ、４４ｂ、４４ｃのすべてがオフであることから、図２２に示す等価回路と同等となる。また、ｂ３が１の場合、スイッチ４６ａ、４６ｂ、４６ｃのすべてがオフであることから、図２３に示す等価回路と同等となる。
【００６４】
図２２の回路と図２３の回路を電気的に同時に調整値設定に使用することがないので、２つの等価回路に分けることが可能である。そして、図２２の回路と図２３の回路はそれぞれが３ビットのＲ−２Ｒラダー回路である。
【００６５】
このように、３ビットのＲ−２Ｒラダー回路を等価的に二組形成し、Ｖｓ１からＶｓ２の電圧発生域と、Ｖｓ２からＶｓ３の電圧発生域とを等価的に切り変え動作を行っていることを特徴とする。
【００６６】
調整値入力Ｂａに対するこの回路の出力電圧すなわち遅延調整電圧Ｖａの関係は、図２２の回路と図２３の回路のそれぞれにおいて、Ｒ−２Ｒラダー回路の原理より算出が可能である。その結果を表２に示す。また、図２４に、遅延調整値入力Ｂａに対する遅延調整電圧Ｖａの関係を示す。
【００６７】
上述の図２１で構成原理を示す回路は、第２の実施例の場合と同様に、ＦＥＴで構成することが可能である。この場合、ＬＳＩ化し易いＦＥＴを用いることによりチップ面積を小さくすることが可能である。
【００６８】
この場合、抵抗４１と４２は、図１７に示す回路で構成できる。また、抵抗４３とスイッチ４４の直列の回路をＦＥＴで構成した例を図２５に示す。図２５中、１０はＮチャネルＦＥＴ、１１はＰチャネルＦＥＴ、１４はインバータ、３６、３８はスイッチの両端の端子、３９はスイッチの切替制御の入力端子である。
【００６９】
端子３９からの信号は直接ＦＥＴ１０のゲートに接続し、インバータを経由した信号はＦＥＴ１１のゲートに接続する。ＦＥＴ１０およびＦＥＴ１１のソースとドレインはそれぞれ並列に接続する。
【００７０】
３９の信号入力が「１」すなわちＶｄｄの電圧の場合、ＦＥＴ１０およびＦＥＴ１１が所定の抵抗値で導通し、該信号入力が「０」すなわちＧＮＤの電圧の場合、ＦＥＴ１０およびＦＥＴ１１がオフとる。ＦＥＴ１０、１１の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。
【００７１】
図２１の抵抗４５とスイッチ４６ａ、４６ｂ、あるいは４６ｃの直列の回路、抵抗４７とスイッチ４８ａ、４８ｂ、あるいは４８ｃの直列の回路についても、図２５の回路により同様に構成できる。
【００７２】
図２１の遅延調整電圧生成回路ＭＵＸの回路を、図１７および図２５のＦＥＴによる回路で構成した場合を図２６に示す。１５はＮチャネルＦＥＴ、１６はＰチャネルＦＥＴである。
【００７３】
この構成を用いるとＬＳＩ化し易いＦＥＴを用いて構成可能でチップ面積を小さくすることが可能であり、なおかつ、折れ線近似によって誤差の少ない遅延調整電圧Ｖａが生成可能である。また、第２の実施例の場合と同様に、本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整される場合、特に好適である。
【００７４】
また、前述の実施例１ないし実施例３において、遅延回路Ｄを別の構成とすることも可能である。図２７に遅延回路Ｄの他の構成例を示す。図２７において、図２と同じ符号は同じ構成要素を示す。また、Ｍ７、Ｍ８、Ｍ１０、はＰチャネルＦＥＴ、Ｍ９はＮチャネルＦＥＴである。
【００７５】
図２７中、Ｍ１とＭ２によるインバータの上にＦＥＴ Ｍ７を直列接続し、Ｍ４とＭ５によるインバータの上にＦＥＴ Ｍ８を直列接続する。電流制御用ＦＥＴ Ｍ７、Ｍ８のゲートバイアス電圧を生成するため、ＦＥＴ Ｍ９、ＦＥＴ Ｍ１０を直列接続したものを付加する。
【００７６】
ＦＥＴ Ｍ３およびＭ６へのゲートバイアスは、前述の遅延調整電圧Ｖａであるが、ＦＥＴ Ｍ１０は、ゲート端子をドレイン端子と接続し、その接続点からＦＥＴ Ｍ７、Ｍ８へのゲートバイアスを給電するいわゆるカレントミラー回路の構成になっている。
【００７７】
ＦＥＴ Ｍ３およびＭ６の電流は、図３の電流電圧特性にもとづいて遅延調整電圧Ｖａにより規定されるが、同様にして、ＦＥＴ Ｍ７およびＭ８の電流が、電流電圧特性にもとづいて遅延調整電圧Ｖａにより規定される。
【００７８】
遅延時間の発生は、図２の遅延回路と同様であるが、この図２７の遅延回路では、ＦＥＴ Ｍ１およびＭ４の電流がＦＥＴ Ｍ７およびＭ８にて規定されることから、遅延量を決めるＦＥＴ Ｍ７およびＭ８が余分に追加されていることになり、図２の遅延回路Ｄの場合よりも、図２７の場合の遅延回路Ｄの方が、大きい遅延時間を実現することが可能となる。また、この場合、波形の対称性が良くなる。
【００７９】
また、図２７の遅延回路Ｄを図９に代表される遅延同期ループ回路ＤＬＬ １、２、３に用いる場合、遅延回路Ｄ（Ｄｓ）を多段にするが、ＦＥＴ Ｍ９およびＭ１０からなるバイアス発生回路を共通とすることが可能である。すなわち、図２８に示すようにＦＥＴ Ｍ９およびＭ１０からなるバイアス発生回路を共通バイアス発生回路とすると、それだけ回路規模が減少し、チップ面積を節約することが可能である。
【００８０】
上記実施例１ないし３の遅延回路では、図４に示すように、浮遊容量およびＦＥＴの容量からなる容量Ｃｓ１、Ｃｓ２を用いて遅延を発生したが、この容量Ｃｓ１、Ｃｓ２の部分に積極的に容量を付加してもよい。この場合の容量はメタル電極で構成される容量、ＦＥＴのゲート容量などである。この場合、遅延時間を大きくすることが可能である。
【００８１】
以上説明した実施例においては、Ｄ−ＣＬＫの出力は１種類の場合であったが、言うまでもなく複数の異なる遅延量のＤ−ＣＬＫを発生させる場合にも適応可能である。この場合は異なる遅延量の数の遅延回路Ｄと遅延調整電圧生成回路ＭＵＸを設ければよく、遅延同期ループ回路ＤＬＬ１〜ＤＬＬ３は共通にすることが可能である。これによりチップ面積の有効利用が可能である。
【００８２】
さらにまた、遅延同期ループ回路ＤＬＬ １〜３の安定性を向上する手段を追加する。 遅延回路システム１に回路の電源が投入されて起動する際、ループフィルター６の過渡的な出力電圧により遅延回路Ｄの遅延量が通常の値から大幅にずれる可能性がある。その場合、位相比較器に入力される信号の位相ずれが過大となり遅延同期ループ回路の動作が不安定になる。また、位相比較器５の入力信号の位相差がクロック信号ＣＬＫの１周期ではなく２周期以上となってしまう異常動作となる可能性もある。
【００８３】
電源投入直後に、ループフィルター６の出力電圧を定常状態での電圧あるいはそれよりもＶｄｄに近い値にプリチャージすることで、上記の不安定性は排除できる。そのため構成を図２９に示す。図２９において、６はループフィルター、６１はカウンター回路、６２はデジタルアナログ変換回路、６３はリセット回路、６４はプリセットデータ、６５は位相差情報の信号、６６はループフィルター６の出力電圧である。
【００８４】
遅延同期ループ回路ＤＬＬ１〜３の位相比較器５の出力である位相差情報の信号６５は、カウンター回路６１に入力される。この位相差情報の信号６５にもとづいて、カウンター回路６１はアップカウントあるいはダウンカウントの計数を行う。カウンター回路６１の出力はデジタルアナログ変換回路６２に入力され、デジタルアナログ変換回路６２によってアナログ値の電圧である出力信号６６に変換されてループフィルター６の出力となる。
【００８５】
遅延回路システム１を含むデジタルシステムに電源が投入される時には、リセット回路６３は、遅延回路システム１に電源が投入される過渡状態を検出し、カウンター回路６１はプリセットデータ６４をカウンター回路内のレジスターにロードする。遅延回路システム１を含むデジタルシステムがリセット動作されるときも同様に動作する。
【００８６】
プリセットデータ６４は、定常状態における出力電圧が出力されるデータをあらかじめ記憶しておくことで、遅延回路システム１を含むデジタルシステムに電源が投入される起動時やシステムのリセット時においても、遅延同期ループ回路を急速にかつ安定して起動することができ、異常動作を防止することができる。
【００８７】
【発明の効果】
このように上記で示されるパルス遅延回路を有するデジタル処理装置では、従来技術による回路である、多数のインバータ回路とマルチプレクサからなる論理回路での構成と比較して、回路面積が、遅延の指定が４ビットの場合で１／５、６ビットの場合で１／１０と大幅に縮小が可能であり、ＬＳＩのチップ面積の大幅な縮小が可能となる。 また温度環境条件では、−１０℃〜８０℃の周囲温度変化に対して、従来回路では遅延時間が約１．５倍程変化していたが、本願発明による遅延回路では、温度による変化を補償する機能を設けたことにより、設定した遅延時間が、温度変化によらずほぼ一定とすることが可能である。
さらにまた、高分解能の遅延時間設定が実現可能となる。
【図面の簡単な説明】
【図１】本願発明の遅延回路システムの構成を説明する図
【図２】遅延回路の構成例を説明する回路図
【図３】ＮチャネルＦＥＴのソースドレイン間の電流電圧特性を示す図
【図４】遅延回路の動作を説明する回路図
【図５】遅延回路の動作波形を説明する説明図
【図６】遅延回路の遅延調整電圧に対する遅延時間の特性を説明する図
【図７】温度が変化する場合の遅延回路の遅延時間の特性を説明する図
【図８】電源電圧が変化する場合の遅延回路の遅延時間の特性を説明する図
【図９】遅延同期ループ回路の実装例を示す図
【図１０】位相比較器の動作波形の概略を示す図
【図１１】遅延調整基準電圧による遅延時間一定の原理を説明する図
【図１２】調整値入力に対する遅延調整電圧の特性を説明する図
【図１３】第１実施例の遅延調整電圧生成回路の構成例
【図１４】調整値入力と遅延時間の関係を説明する図
【図１５】第１実施例の遅延調整電圧生成回路の別の構成例
【図１６】第２実施例の遅延調整電圧生成回路の構成例を示す原理説明図
【図１７】遅延調整電圧生成回路の抵抗をＦＥＴで構成する例を示す回路図
【図１８】遅延調整電圧生成回路の抵抗とスイッチをＦＥＴで構成する例を示す回路図
【図１９】遅延調整電圧生成回路の抵抗とスイッチをＦＥＴで構成する例の等価回路図
【図２０】第２実施例の遅延調整電圧生成回路の構成例を示す回路説明図
【図２１】第３実施例の遅延調整電圧生成回路の構成原理
【図２２】第３実施例の遅延調整電圧生成回路の一部の等価回路
【図２３】第３実施例の遅延調整電圧生成回路の別の一部の等価回路
【図２４】第３実施例における調整値入力に対する遅延調整電圧の関係
【図２５】遅延調整電圧生成回路の抵抗とスイッチをＦＥＴで構成する別の例を示す回路図
【図２６】第２実施例の遅延調整電圧生成回路の構成例を示す回路説明図
【図２７】遅延回路Ｄｓの他の構成例
【図２８】バイアス発生回路を共通とする遅延回路の回路図
【図２９】ループフィルターの別の構成例を示す説明図
【符号の説明】
１……遅延回路システム Ｄ、Ｄｓ ……遅延回路
ＤＬＬ１〜ＤＬＬ３……遅延同期ループ回路
ＭＵＸ……遅延調整電圧生成回路
５……位相比較器
６……ループフィルター
ＣＬＫ……クロック入力
Ｄ−ＣＬＫ……クロック出力
Ｂａ……調整値入力
Ｖｓ１〜Ｖｓ３……遅延調整基準電圧
Ｖａ……遅延調整電圧
τ……遅延時間
９……アナログマルチプレクサ
【発明の属する技術分野】
本願発明はＣＰＵ，ＡＬＵ等のデジタル回路全般に適用可能であり、特に、デジタル回路を用いるデジタル処理装置における、クロックパルスのタイミングを可変にする遅延回路に関する。
【０００２】
【従来の技術】
デジタル処理装置において、デジタル回路の動作するタイミングの基準となるクロック信号の実動作におけるタイミングを最適化することが、デジタル信号処理装置の性能向上に有効であり、このことは公開特許公報２００１−４３２６１「デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体」に示されている。また、この公報においては、デジタル処理装置のクロック信号のタイミングを遺伝的アルゴリズムを用いて調整することにより、デジタル処理装置の最高クロック周波数を上げることが出来るということが示されている。
【０００３】
クロック信号のタイミング調整は、多数のインバータを用いて、インバータの段数をマルチプレクサにより切り替えて、該信号の遅延量を可変としている。この方法においては、調整回路にきわめて多数のインバータ回路を必要とし、調整回路のＩＣチップ面積に占める割合が極めて大きい。またクロック信号の遅延量が、周囲温度や電源電圧等のＬＳＩ動作環境の影響を受けるという問題がある。さらにまた細かいタイミングの設定が困難であり、原理上、インバータ１段の遅延時間よりも短い時間間隔でのタイミングの設定が不可能であった。
【０００４】
【発明が解決しようとする課題】
このように、従来技術によるクロックタイミング調整方法においては、調整回路のＬＳＩチップ面積に占める割合が大きく、ＬＳＩの周囲温度及び電源電圧等の動作環境の影響を受け、クロックタイミングが変動するという問題がある。このような問題に鑑み、本願発明が解決しようとする課題は、回路面積が小さく、動作環境の影響を受けない分解能の高いタイミング遅延回路を実現することである。
【０００５】
【課題を解決するための手段】
本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。
これにより、デジタル信号処理装置において、少ないチップ面積で温度及び電源電圧等の動作環境の影響を受けることなく、クロック信号のタイミングを安定に遅延させることが実現可能となる。
【０００６】
【実施例１】
本願発明に係るクロック信号の遅延制御を行う遅延回路システムの第１実施例を、図１に基づいて説明する。図１において、１は本願発明の遅延回路システム、Ｄは遅延回路、ＭＵＸは遅延調整電圧生成回路、ＤＬＬ１〜ＤＬＬ３は遅延同期ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）、ＣＬＫはクロック入力、Ｄ−ＣＬＫはクロック出力、Ｂａは調整値入力、Ｖｓ１〜Ｖｓ３は遅延調整基準電圧、Ｖａは遅延調整電圧である。
【０００７】
この回路システムは、クロック入力ＣＬＫに対して、外部から遅延量を設定する調整値入力Ｂａに対応した遅延時間（＝τ）の遅延を行い、クロック出力Ｄ−ＣＬＫを出力することを目的とする。
【０００８】
本願発明は、クロック信号の遅延制御を行う遅延回路Ｄ、遅延時間τを設定するための遅延調整電圧Ｖａを生成する遅延調整電圧生成回路ＭＵＸ、ならびに、調整電圧の基準となる遅延調整基準電圧Ｖｓ１〜３を発生する３つの遅延同期ループ回路ＤＬＬ１〜３を主要な構成要素とする。
【０００９】
遅延調整電圧Ｖａを調整値入力Ｂａ（例えば４ビット：０〜１５）に対して直線的に変化させる場合と、非直線的に折れ線近似で変化させる場合があるが、ここでは折れ線近似の場合について説明する。
【００１０】
図１において、クロック入力ＣＬＫが、遅延回路Ｄと、３つの遅延同期ループ回路ＤＬＬ１〜３に入力される。このＤＬＬ１〜３では、３つの遅延調整基準電圧Ｖｓ１〜３を発生し、遅延調整電圧生成回路ＭＵＸへ入力する。そこで調整値入力Ｂａに対応した遅延調整電圧Ｖａが生成される。
この電圧Ｖａで遅延回路Ｄの遅延量を制御することにより、調整値入力Ｂａに対応した遅延時間τを有するクロック出力Ｄ−ＣＬＫが得られる。ここで遅延時間τは遅延調整電圧Ｖａによって変えられることを特徴としている。
【００１１】
遅延回路Ｄの構成例を図２に基づいて説明する。図２において、電源電圧（Ｖｄｄ）とグランド（ＧＮＤ）電位間に、１つのＰチャネルＦＥＴ（Ｍ１）と２つのＮチャネルＦＥＴ（Ｍ２、Ｍ３）が直列に接続されたインバータと、同様に１つの ＰチャネルＦＥＴ（Ｍ４）と２つのＮチャネルＦＥＴ（Ｍ５、Ｍ６）が直列に接続されたインバータの２つのインバータが縦列２段に接続される。２段のインバータの中点をＣ−ＣＬＫとする。ＦＥＴは電界効果トランジスタであり、通常はＭＯＳ構造のものが用いられる。ＦＥＴ Ｍ３とＭ６のゲートには遅延調整電圧Ｖａが印加され、ゲートソース間電圧ＶＧＳは遅延調整電圧Ｖａである。
【００１２】
ここでＦＥＴ Ｍ１とＭ２、およびＭ４とＭ５が従来のＣＭＯＳＦＥＴによるインバータを構成する。ＦＥＴ Ｍ３とＭ６は、上記のインバータの駆動電流を制限することが可能であり、クロック入力ＣＬＫが遅延調整電圧Ｖａに従って、時間τだけ遅延されてクロック出力Ｄ−ＣＬＫとなる。その動作を次に説明する。
【００１３】
図３に、該遅延回路Ｄに使われるＮチャネルＦＥＴのゲートソース間電圧ＶＧＳに対するソースドレイン間の電流電圧特性を示す。図中ＩＤはドレイン電流、ＶＤＳはソースドレイン間の電圧を示す。ソース端子Ｓに対するゲート端子Ｇの電位差ＶＧＳが小さく、該ＦＥＴのしきい値電圧以下ならば、ドレイン電流ＩＤは０であり、ＶＧＳが該ＦＥＴのしきい値電圧以上ならばＶＧＳの上昇と共に、ＩＤは増加する。
【００１４】
該遅延回路Ｄに使われるＰチャネルＦＥＴのゲートソース間電圧ＶＧＳに対するソースドレイン間の電流電圧特性は、一般的には前記のＮチャネルＦＥＴの特性において各電圧・電流の符号を反転させたものと同等である。
【００１５】
図２の遅延回路Ｄには、浮遊容量やＦＥＴの入力容量等が内在する。この浮遊容量やＦＥＴの入力容量等の合計をＣｓ１、Ｃｓ２として、図２の回路図に追加記入したものを図４に示す。図４中、図２と同一の要素は図３と同じ符号とした。また、図５に、クロック入力ＣＬＫとして短形波を加えた場合の遅延回路Ｄの動作波形を示す。以下のように、上記のＣｓ１、Ｃｓ２により時間遅延が発生する。
【００１６】
デジタルシステムの電圧と論理の関係は、後述の論理しきい値電圧ＶＴを用いて、電圧０から電圧ＶＴまでを論理「０」、電圧ＶＴから電圧Ｖｄｄまでを論理「１」となる。ここで、論理しきい値電圧ＶＴは、回路特性で定まる電圧であり、Ｖｄｄの約１／２である。
【００１７】
図４の遅延調整電圧Ｖａには、ＦＥＴ Ｍ３、Ｍ６のしきい値電圧よりも高くＶｄｄよりも低い一定の電圧が設定されていると仮定する。また、最初の状態として、クロック入力ＣＬＫの論理が「０」、電圧が０（ＧＮＤ電位）を仮定する。このとき、ＦＥＴ Ｍ１はオン、ＦＥＴ Ｍ２はオフであり、信号Ｃ−ＣＬＫの電圧はＶｄｄ（論理「１」）である。そして、ＦＥＴ Ｍ４はオフ、ＦＥＴ Ｍ５はオンであり、クロック出力Ｄ−ＣＬＫの電圧は０Ｖ、論理は「０」である。Ｃｓ１の電圧は信号Ｃ−ＣＬＫの電圧に等しくＶｄｄであり、Ｃｓ２の電圧はクロック出力Ｄ−ＣＬＫの電圧に等しく０Ｖである。
【００１８】
クロック入力ＣＬＫの論理が「０」から「１」に遷移する場合は、ＦＥＴ Ｍ１はオフ、ＦＥＴ Ｍ２はオンとなる。そして、ＦＥＴ Ｍ３は遅延調整電圧Ｖａで規定される図３の電流電圧特性を示す。ＶｄｄであったＣｓ１の電圧はＭ２、Ｍ３を経由して放電し、図３の電流電圧特性で規定される電流値で定まる時間経過後に論理しきい値電圧ＶＴ以下となり、すなわち、信号Ｃ−ＣＬＫの電圧は一定時間（τＡ）経過後にＶＴ以下となる。このとき、ＦＥＴ Ｍ４はオン、ＦＥＴ Ｍ５はオフに遷移し、Ｃｓ２がＭ４を経由して急速に（時間τＢ）電圧Ｖｄｄに充電される。したがって、以上の動作により、クロック出力Ｄ−ＣＬＫはクロック入力ＣＬＫの立ち上がり時点よりτＡ＋τＢの一定時間後に立ち上がる（論理が「０」から「１」に遷移する）。
【００１９】
クロック入力ＣＬＫの論理が「１」から「０」に遷移する場合は、ＦＥＴ Ｍ１はオン、ＦＥＴ Ｍ２はオフとなり、Ｃｓ１がＭ１を経由して急速に（時間τＢ）電圧Ｖｄｄに充電される。このとき、ＦＥＴ Ｍ４はオフ、ＦＥＴ Ｍ５はオンに遷移し、ＦＥＴ Ｍ６は遅延調整電圧Ｖａで規定される図３の電流電圧特性を示すことから、ＶｄｄであったＣｓ２の電圧はＭ５、Ｍ６を経由して放電し、図３の電流電圧特性で規定される電流値で定まる時間経過後に論理しきい値電圧ＶＴ以下となる。すなわち、信号Ｄ−ＣＬＫの電圧は一定時間（τＡ）経過後にＶＴ以下となる。したがって、以上の動作により、クロック出力Ｄ−ＣＬＫはクロック入力ＣＬＫの立ち下がり時点よりτＢ＋τＡの一定時間後に立ち下がる（論理が「１」から「０」に遷移する）。
【００２０】
このように、遅延回路Ｄに入力されたクロック入力ＣＬＫは遅延時間τＡ＋τＢの遅延を受けてクロック出力Ｄ−ＣＬＫとなる。ここで、上記のτＡとτＢの和は遅延時間τである。
【００２１】
Ｍ３およびＭ６のドレイン電流ＩＤは、ゲート電圧ＶＧＳに等しい遅延調整電圧Ｖａによって図３に示す様に調整出来るので、遅延時間τの調整が遅延調整電圧Ｖａによって可能となる。なお、ここでは、クロック入力として矩形波の信号電圧を例に説明したが、台形波でも全く同様の動作をする。
【００２２】
図６に、遅延回路Ｄの遅延調整電圧Ｖａに対する遅延時間τの特性（遅延特性）を示す。すなわち遅延調整電圧Ｖａ下げると、遅延時間τは図６に示す傾向で非直線的に増加する。但し、遅延調整電圧Ｖａには、回路内素子の特性に基づく上限・下限が存在する。
【００２３】
次に、この遅延特性の環境依存性について考察する。該遅延特性は、該遅延回路Ｄの周囲温度Ｔａ、電源電圧Ｖｄｄ等の環境の影響を受ける。たとえば、Ｔａが上昇すると遅延時間τは大きくなり、電源電圧が上昇するとτは小さくなる。使用温度範囲を−１０℃〜８０℃とした時、遅延時間τの変化の程度は約１．５倍である。
【００２４】
そこで、周囲温度や電源電圧の変化があっても所定のτを維持するためには、図７および図８の特性に従って遅延調整電圧Ｖａを補正する必要がある。これは、本願発明の図１に示す構成により実現でき、補正された遅延調整電圧Ｖａが生成される。すなわち、以下に詳述する遅延同期ループ回路によって、環境変化に対しても遅延時間τが常に一定となるような遅延調整電圧が生成される。この遅延同期ループ回路で生成する遅延調整電圧を遅延調整基準電圧と呼ぶ。
【００２５】
遅延同期ループ回路ＤＬＬ １、２、３の代表としてＤＬＬ １を取り上げ、その動作を図９および図１０を用いて説明する。図９に遅延同期ループ回路ＤＬＬ １の実装例を示す。
【００２６】
図９において、ＣＬＫはクロック入力、４はＣＬＫの入力バッファであるインバータ、Ｄｓは遅延回路、５は位相比較器、６はループフィルターである。遅延回路Ｄｓは、前述の遅延回路Ｄと同一の構成の遅延回路がＮ１個あり、これらをＮ１段直列に接続する。ここで遅延調整電圧Ｖａは共通である。インバータ４の出力のクロック信号は位相比較器５と遅延回路ＤｓをＮ１段直列にした回路の初段に入力される。位相比較器５の出力はループフィルター６を経てＮ１個の遅延回路すべての調整電圧Ｖａおよび遅延調整基準電圧Ｖｓ１の出力となる。
【００２７】
Ｎ１個の遅延回路Ｄｓは、同一ＩＣチップ内に形成すれば、遅延時間−遅延調整電圧特性は均一となる。そこで同じ電圧Ｖｓ１を遅延回路の遅延調整電圧Ｖａとして供給すれば、各遅延回路Ｄｓの遅延時間は同一とみなせる。したがって、図９における遅延回路Ｄｓの遅延時間をτ１とすると、Ｎ１段の遅延回路の出力信号は、元の入力信号よりτ１×Ｎ１だけ時間遅延される。また、その出力信号も、位相比較器５へ供給される。
【００２８】
図１０に、図９の位相比較器５の動作波形概略を示す。図１０によると、位相比較器５で基準信号Ｒ（ｔ）とＮ１段の遅延回路で遅延された信号Ｓ（ｔ）との位相を比較し、位相差情報の信号が出力される。この信号が次段のループフィルター６により平滑されて、不要な高周波信号は減衰を受け、信号Ｒ（ｔ）と信号Ｓ（ｔ）の位相差φに比例した直流の電圧Ｖｏ（φ）となる。このＶｏ（φ）が遅延回路Ｄの遅延調整電圧Ｖａおよび遅延調整基準電圧Ｖｓ１として出力される。
【００２９】
この遅延同期ループ回路は、負帰還動作をするので、Ｓ（ｔ）がＲ（ｔ）に重なる様に制御動作を行う。この制御動作により、遅延時間τがクロック信号パルスの一周期Ｔに一致するように自動的に制御され、Ｓ（ｔ）とＲ（ｔ）は重なり制御動作が安定化する。
【００３０】
したがって、位相差φ＝２πのときのＶｏを平滑した直流出力が安定化された遅延調整基準電圧Ｖｓ１となる。遅延回路ＤｓがＮ１段直列に接続されていることから、一段当たりの遅延時間τｌはτ１＝Ｔ ／ Ｎ１になる。ここでＴ はＣＬＫの周期である。
【００３１】
さらにまた、図９の遅延同期ループ回路ＤＬＬ１の外部の遅延回路Ｄであって遅延回路Ｄｓと同一チップ上に作製される同一特性の回路では、Ｖａの入力にＶｓ１を入力するとＤではＤｓと同一の遅延時間τが得られる。（図１１）
【００３２】
すなわち、遅延調整基準電圧を同一構成の別の遅延回路Ｄに入力した場合に別の遅延回路Ｄで得られる遅延時間は環境変化によらず一定の値（＝Ｔ ／ Ｎ１）とすることが実現できる。このとき、動作環境の変化により遅延回路の特性が変化した場合、遅延時間τを一定とするように遅延調整電圧Ｖａおよび遅延調整基準電圧Ｖｓ１が変化する。
【００３３】
この負帰還制御系は、デジタル信号を扱うから、位相比較器５は、通常ＥＸ−ＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）形位相比較器または、Ｒ−Ｓ（Ｒｅｓｅｔ−Ｓｅｔ）フリップ・フロップによる位相比較器で構成される。さらに、ループフィルター６は、制御動作に余裕を持たせるため、ラグーリード型の低域通過フィルタ等で構成される。
【００３４】
遅延回路Ｄの遅延時間τを可変とするためには、遅延調整電圧Ｖａをτに応じて変更する必要があり、そのために本願発明では複数の遅延同期ループ回路を用いて遅延調整基準電圧を複数生成する。
【００３５】
図１の遅延量制御回路ＤＬＬ２およびＤＬＬ３も上記したＤＬＬ１と同じ動作をするが、遅延回路Ｄｓの段数が異なる。遅延量制御回路ＤＬＬ２、ＤＬＬ３での遅延時間を、それぞれτ２、τ３、また、遅延回路Ｄｓの段数をそれぞれＮ２、Ｎ３とすると、遅延時間τ２、τ３は同様にＴ／Ｎ２、Ｔ／Ｎ３となる。
【００３６】
遅延同期ループを用いる構成では、遅延同期ループの回路の数だけ、所定の遅延量に対応する遅延調整電圧Ｖａが得られることになる。しかしながら、遅延時間の設定を細かい刻みで行うためには多岐にわたる遅延調整電圧を生成する必要があり、本願発明においては、以下に示す遅延調整電圧の生成手段を追加する。すなわち、２ないし３の遅延調整基準電圧を元に、すべての調整値入力Ｂａに対応する遅延調整電圧Ｖａを生成する。
【００３７】
遅延時間τは、調整値入力Ｂａに対して直線的に変化することが望ましい。この直線的に変化する場合の調整値入力Ｂａに対する遅延調整電圧Ｖａは、図６の特性から計算することが可能であり、図１２の曲線２１に例示される。この曲線で表される遅延調整電圧Ｖａに近い電圧を生成するため、本願発明では折れ線近似を採用することを特徴とする。
【００３８】
ここで説明を容易にするために、遅延同期ループ回路における遅延回路Ｄｓの段数Ｎ１， Ｎ２， Ｎ３をＮ１＜Ｎ２＜Ｎ３とする。図６のτ−Ｖａ特性と対応させると、τ１＝Ｔ／Ｎ１は、遅延調整電圧Ｖａが最小値（Ｖａ＿ｍｉｎ）に近い値（Ｖｓ１）、τ３＝Ｔ／Ｎ３はＶａが最大値（Ｖａ＿ｍａｘ）に近い値（Ｖｓ３）によって規定される値となる。また、τ２＝Ｔ／Ｎ２は、その間の適当な電圧Ｖｓ２によって規定される値となる。そして、電圧Ｖｓ１、Ｖｓ２、Ｖｓ３は、図６のＶａ特性曲線上の３点にある電圧であり、Ｐ１（Ｖｓ１， τ１） 、Ｐ２（Ｖｓ２， τ２）、Ｐ３（Ｖｓ３， τ３）の動作点を規定する。
【００３９】
遅延調整電圧生成回路の一構成例について、図１３にもとづいて、調整値入力Ｂａが４ｂｉｔ（ｂ３ ｂ２ ｂ１ ｂ０）すなわちＢａ＝０〜１５の場合を例に説明する。図１３において、ＭＵＸは図１と同じ遅延調整電圧生成回路である。８はデプレション型のＦＥＴ、９はアナログマルチプレクサである。そして、ＦＥＴ８は抵抗器として機能し、１５個が縦列に接続される。
【００４０】
遅延調整電圧生成回路ＭＵＸには、３つの遅延調整基準電圧Ｖｓ１、Ｖｓ２、Ｖｓ３が入力される。ここで、Ｖｓ３は最大の遅延調整電圧、Ｖｓ１は最小の遅延調整電圧である。Ｖｓ２はその間の値である。Ｖｓ１〜Ｖｓ３間はＦＥＴ８によって１５分割の電圧に分けられる。そして、遅延調整電圧Ｖａは、アナログマルチプレクサ９によって調整値入力Ｂａの情報に基づいて選択される。
【００４１】
図１３の遅延調整電圧生成回路ＭＵＸの動作は、遅延調整基準電圧Ｖｓ１とＶｓ２の間を調整値入力Ｂａに対して直線で補間した電圧、および、遅延調整基準電圧Ｖｓ２とＶｓ３の間を調整値入力Ｂａに対して直線で補間した電圧から、調整値入力Ｂａに対する遅延調整電圧Ｖａを発生する。この遅延調整電圧Ｖａは図１２の線２２、２３に示すように折れ線近似されている。ここで、Ｐ１に対応する調整値入力Ｂａは０（２進表記で００００）、Ｐ３に対応する調整値は１５（２進表記で１１１１）、Ｐ２に対応する調整値入力Ｂａは０と１５の間の任意の整数である。
【００４２】
図１４は、図６のτ−Ｖａ特性を元にして算出された遅延時間τ一調整値入力Ｂａ（０〜１５）特性である。図１４中、２５は、図１２の曲線２１の場合の特性、２６、２７は、本願発明による二直線の折れ線近似による特性、２８は、１本の直線近似特性にそれぞれ対応する。
【００４３】
したがって、上述のように、調整値入力Ｂａに対応して、遅延調整基準電圧Ｖｓ１〜Ｖｓ３に基づいた各々の調整値入力Ｂａに対する遅延調整電圧Ｖａが規定される。
【００４４】
図１３の遅延調整電圧生成回路ＭＵＸは、ＦＥＴ８としてデプレション型のＦＥＴを用いたが、エンハンスメント型のＦＥＴで構成することも可能である。この場合の遅延調整電圧生成回路ＭＵＸの回路を図１５に示す。図１５中、７ＮはＮチャネルＦＥＴ、７ＰはＰチャネルＦＥＴであり、ゲート電極はＶｄｄおよびＧＮＤにそれぞれ接続される。このほかの記号は図１３中の記号と同じ構成要素を示す。
【００４５】
【実施例１のまとめ】
上述のように、実施例１においては、少ない回路面積で、温度や電源電圧の環境に依存することなく、調整値入力Ｂａに対してほぼ直線的な遅延量τを持つ遅延回路が実現できる。
【００４６】
【実施例２】
次に実施例２について説明する。
実施例１において、別の遅延調整電圧Ｖａの生成手段も可能である。図１６に、その別方式の遅延調整電圧生成回路ＭＵＸの一構成例を示す。これはＲ−２Ｒ形Ｄ−Ａ変換器による遅延調整電圧生成方法である。図１６において、Ｓ０〜Ｓ３はスイッチ、３１は抵抗値がＲの抵抗、３２は抵抗値が２Ｒの抵抗、３３は調整値入力Ｂａを入力する端子、３４は遅延調整電圧Ｖａを出力する端子、３５は遅延調整基準電圧を入力する端子である。ｂ０〜ｂ３は、調整値入力Ｂａの各ビットを表す。
【００４７】
図１６の遅延調整電圧生成回路ＭＵＸにおいて、スイッチＳ０〜Ｓ３の状態（Ｂａ：０〜１５の１６通り）に対応して電位差Ｖｓ１−Ｖｓ３の分割された電圧が端子３４に現れる。スイッチＳ０〜Ｓ３がｂ０〜ｂ３に対応してオンオフされる。この回路はＲ−２Ｒのラダー型回路であることから、Ｂａと、出力Ｖａとの関係を算出すると表１になる。
【表１】
【００４８】
この表は、図１２における中間電圧Ｖｓ２の入力がなく、直線近似の直線２４で示される場合である。Ｂａ＝０がＶＳ１、Ｂａ＝１５がＶｓ３に対応する。
【００４９】
図１６の遅延調整電圧生成回路ＭＵＸは、抵抗３１、３２、とスイッチＳ０〜Ｓ３をＦＥＴで構成することも可能である。この場合、ＬＳＩ化し易いＦＥＴを用いることによりチップ面積を小さくすることが可能である。
【００５０】
図１６の抵抗３１をＦＥＴで構成した例を図１７に示す。図１７中、１０はＮチャネルＦＥＴ、１１はＰチャネルＦＥＴである。ＦＥＴ１０のゲートはＶｄｄに接続し、ＦＥＴ１１のゲートはＧＮＤに接続する。ＦＥＴ１０およびＦＥＴ１１のソースとドレインはそれぞれ並列に接続する。ＦＥＴ１０および１１の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。同様にして、図１６の抵抗３２もＦＥＴで構成可能である。
【００５１】
また、図１６の抵抗３２とスイッチＳ０の直列の回路をＦＥＴで構成した例を図１８に示す。図１８中、１０、１２はＮチャネルＦＥＴ、１１、１３はＰチャネルＦＥＴ、１４はインバータ、３６、３７はスイッチで選択される端子、３８はスイッチの共通端子、３９はスイッチの切替制御の入力端子である。
【００５２】
端子３９からの信号は、直接ＦＥＴ１０およびＦＥＴ１３のゲートに接続し、インバータを経由した信号はＦＥＴ１１およびＦＥＴ１２のゲートに接続する。ＦＥＴ１０およびＦＥＴ１１のソースとドレインはそれぞれ並列に接続する。同様にＦＥＴ１２およびＦＥＴ１３のソースとドレインはそれぞれ並列に接続する。
【００５３】
３９の信号入力が「１」すなわちＶｄｄの電圧の場合、ＦＥＴ１０およびＦＥＴ１１が所定の抵抗値で導通し、ＦＥＴ１２およびＦＥＴ１３はオフとなる。３９の信号入力が「０」すなわちＧＮＤの電圧の場合、ＦＥＴ１０およびＦＥＴ１１がオフとなり、ＦＥＴ１２およびＦＥＴ１３が所定の抵抗値で導通する。ＦＥＴ１０から１３の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。図１８の回路の等価回路を図１９に示す。
【００５４】
図１６の抵抗３２とスイッチＳ１の直列の回路、抵抗３２とスイッチＳ２の直列の回路、抵抗３２とスイッチＳ３の直列の回路についても、図１８の回路により同様に構成することができる。
【００５５】
図１６の遅延調整電圧生成回路ＭＵＸにおける抵抗３１、図中左端の３２を図１７の構成、抵抗３２とスイッチＳ０〜Ｓ３の組み合わせを図１８で構成した場合の構成を図２０に示す。１５はＮチャネルＦＥＴ、１６はＰチャネルＦＥＴである。
【００５６】
この構成を用いるとＬＳＩ化し易いＦＥＴを用いて構成可能でチップ面積を小さくすることが可能である。また、この構成の場合、ＦＥＴにより実現される抵抗がある程度の電圧依存性を有するので、調整値入力Ｂａと遅延調整電圧Ｖａの関係が、図１６の遅延調整電圧生成回路ＭＵＸの場合と比較してわずかにずれが生ずる。このため、本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整される場合、特に好適である。
【００５７】
【実施例３】
次に実施例３について説明する。 実施例３は、実施例１における図１３の遅延調整電圧生成回路ＭＵＸを２組のＲ−２Ｒラダー回路によって構成するものである。実施例１の場合の二直線近似のＶａ−Ｂａ特性を、実施例１の場合より少ないチップ面積で実現することができる。
【００５８】
図２１に、遅延調整電圧生成回路ＭＵＸの構成原理図を示す。図２１において、４１は抵抗値Ｒの抵抗、４２、４３、４５、４７は抵抗値２Ｒの抵抗、４４ａ、４４ｂ、４４ｃ、４６ａ、４６ｂ、４６ｃ、４８ａ、４８ｂ、４８ｃはスイッチ、４９は調整値入力Ｂａを入力する端子、５０は遅延調整電圧Ｖａを出力する端子、５１、５２、５３は遅延調整基準電圧を入力する端子である。
【００５９】
ｂ０〜ｂ３は、調整値入力Ｂａの各ビットを表す。Ｂａとｂ０〜ｂ３の関係は表２に示される。便宜上、ビットの反転（論理の反転）したものを￣の記号で表す。また、端子５１〜５３にそれぞれ遅延調整基準電圧Ｖｓ１、Ｖｓ２、Ｖｓ３が入力される。
【表２】
スイッチ４４ａはｂ０とｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６ａはｂ０と￣ｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８ａは￣ｂ０が１のときオンとなり、それ以外ではオフとなる。
【００６１】
スイッチ４４ｂはｂ１とｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６ｂはｂ１と￣ｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８ｂは￣ｂ１が１のときオンとなり、それ以外ではオフとなる。
【００６２】
スイッチ４４ｃはｂ２とｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６ｃはｂ２と￣ｂ３の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８ｃは￣ｂ２が１のときオンとなり、それ以外ではオフとなる。
【００６３】
ところで、図２１の回路は、ｂ３が０の場合、スイッチ４４ａ、４４ｂ、４４ｃのすべてがオフであることから、図２２に示す等価回路と同等となる。また、ｂ３が１の場合、スイッチ４６ａ、４６ｂ、４６ｃのすべてがオフであることから、図２３に示す等価回路と同等となる。
【００６４】
図２２の回路と図２３の回路を電気的に同時に調整値設定に使用することがないので、２つの等価回路に分けることが可能である。そして、図２２の回路と図２３の回路はそれぞれが３ビットのＲ−２Ｒラダー回路である。
【００６５】
このように、３ビットのＲ−２Ｒラダー回路を等価的に二組形成し、Ｖｓ１からＶｓ２の電圧発生域と、Ｖｓ２からＶｓ３の電圧発生域とを等価的に切り変え動作を行っていることを特徴とする。
【００６６】
調整値入力Ｂａに対するこの回路の出力電圧すなわち遅延調整電圧Ｖａの関係は、図２２の回路と図２３の回路のそれぞれにおいて、Ｒ−２Ｒラダー回路の原理より算出が可能である。その結果を表２に示す。また、図２４に、遅延調整値入力Ｂａに対する遅延調整電圧Ｖａの関係を示す。
【００６７】
上述の図２１で構成原理を示す回路は、第２の実施例の場合と同様に、ＦＥＴで構成することが可能である。この場合、ＬＳＩ化し易いＦＥＴを用いることによりチップ面積を小さくすることが可能である。
【００６８】
この場合、抵抗４１と４２は、図１７に示す回路で構成できる。また、抵抗４３とスイッチ４４の直列の回路をＦＥＴで構成した例を図２５に示す。図２５中、１０はＮチャネルＦＥＴ、１１はＰチャネルＦＥＴ、１４はインバータ、３６、３８はスイッチの両端の端子、３９はスイッチの切替制御の入力端子である。
【００６９】
端子３９からの信号は直接ＦＥＴ１０のゲートに接続し、インバータを経由した信号はＦＥＴ１１のゲートに接続する。ＦＥＴ１０およびＦＥＴ１１のソースとドレインはそれぞれ並列に接続する。
【００７０】
３９の信号入力が「１」すなわちＶｄｄの電圧の場合、ＦＥＴ１０およびＦＥＴ１１が所定の抵抗値で導通し、該信号入力が「０」すなわちＧＮＤの電圧の場合、ＦＥＴ１０およびＦＥＴ１１がオフとる。ＦＥＴ１０、１１の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。
【００７１】
図２１の抵抗４５とスイッチ４６ａ、４６ｂ、あるいは４６ｃの直列の回路、抵抗４７とスイッチ４８ａ、４８ｂ、あるいは４８ｃの直列の回路についても、図２５の回路により同様に構成できる。
【００７２】
図２１の遅延調整電圧生成回路ＭＵＸの回路を、図１７および図２５のＦＥＴによる回路で構成した場合を図２６に示す。１５はＮチャネルＦＥＴ、１６はＰチャネルＦＥＴである。
【００７３】
この構成を用いるとＬＳＩ化し易いＦＥＴを用いて構成可能でチップ面積を小さくすることが可能であり、なおかつ、折れ線近似によって誤差の少ない遅延調整電圧Ｖａが生成可能である。また、第２の実施例の場合と同様に、本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整される場合、特に好適である。
【００７４】
また、前述の実施例１ないし実施例３において、遅延回路Ｄを別の構成とすることも可能である。図２７に遅延回路Ｄの他の構成例を示す。図２７において、図２と同じ符号は同じ構成要素を示す。また、Ｍ７、Ｍ８、Ｍ１０、はＰチャネルＦＥＴ、Ｍ９はＮチャネルＦＥＴである。
【００７５】
図２７中、Ｍ１とＭ２によるインバータの上にＦＥＴ Ｍ７を直列接続し、Ｍ４とＭ５によるインバータの上にＦＥＴ Ｍ８を直列接続する。電流制御用ＦＥＴ Ｍ７、Ｍ８のゲートバイアス電圧を生成するため、ＦＥＴ Ｍ９、ＦＥＴ Ｍ１０を直列接続したものを付加する。
【００７６】
ＦＥＴ Ｍ３およびＭ６へのゲートバイアスは、前述の遅延調整電圧Ｖａであるが、ＦＥＴ Ｍ１０は、ゲート端子をドレイン端子と接続し、その接続点からＦＥＴ Ｍ７、Ｍ８へのゲートバイアスを給電するいわゆるカレントミラー回路の構成になっている。
【００７７】
ＦＥＴ Ｍ３およびＭ６の電流は、図３の電流電圧特性にもとづいて遅延調整電圧Ｖａにより規定されるが、同様にして、ＦＥＴ Ｍ７およびＭ８の電流が、電流電圧特性にもとづいて遅延調整電圧Ｖａにより規定される。
【００７８】
遅延時間の発生は、図２の遅延回路と同様であるが、この図２７の遅延回路では、ＦＥＴ Ｍ１およびＭ４の電流がＦＥＴ Ｍ７およびＭ８にて規定されることから、遅延量を決めるＦＥＴ Ｍ７およびＭ８が余分に追加されていることになり、図２の遅延回路Ｄの場合よりも、図２７の場合の遅延回路Ｄの方が、大きい遅延時間を実現することが可能となる。また、この場合、波形の対称性が良くなる。
【００７９】
また、図２７の遅延回路Ｄを図９に代表される遅延同期ループ回路ＤＬＬ １、２、３に用いる場合、遅延回路Ｄ（Ｄｓ）を多段にするが、ＦＥＴ Ｍ９およびＭ１０からなるバイアス発生回路を共通とすることが可能である。すなわち、図２８に示すようにＦＥＴ Ｍ９およびＭ１０からなるバイアス発生回路を共通バイアス発生回路とすると、それだけ回路規模が減少し、チップ面積を節約することが可能である。
【００８０】
上記実施例１ないし３の遅延回路では、図４に示すように、浮遊容量およびＦＥＴの容量からなる容量Ｃｓ１、Ｃｓ２を用いて遅延を発生したが、この容量Ｃｓ１、Ｃｓ２の部分に積極的に容量を付加してもよい。この場合の容量はメタル電極で構成される容量、ＦＥＴのゲート容量などである。この場合、遅延時間を大きくすることが可能である。
【００８１】
以上説明した実施例においては、Ｄ−ＣＬＫの出力は１種類の場合であったが、言うまでもなく複数の異なる遅延量のＤ−ＣＬＫを発生させる場合にも適応可能である。この場合は異なる遅延量の数の遅延回路Ｄと遅延調整電圧生成回路ＭＵＸを設ければよく、遅延同期ループ回路ＤＬＬ１〜ＤＬＬ３は共通にすることが可能である。これによりチップ面積の有効利用が可能である。
【００８２】
さらにまた、遅延同期ループ回路ＤＬＬ １〜３の安定性を向上する手段を追加する。 遅延回路システム１に回路の電源が投入されて起動する際、ループフィルター６の過渡的な出力電圧により遅延回路Ｄの遅延量が通常の値から大幅にずれる可能性がある。その場合、位相比較器に入力される信号の位相ずれが過大となり遅延同期ループ回路の動作が不安定になる。また、位相比較器５の入力信号の位相差がクロック信号ＣＬＫの１周期ではなく２周期以上となってしまう異常動作となる可能性もある。
【００８３】
電源投入直後に、ループフィルター６の出力電圧を定常状態での電圧あるいはそれよりもＶｄｄに近い値にプリチャージすることで、上記の不安定性は排除できる。そのため構成を図２９に示す。図２９において、６はループフィルター、６１はカウンター回路、６２はデジタルアナログ変換回路、６３はリセット回路、６４はプリセットデータ、６５は位相差情報の信号、６６はループフィルター６の出力電圧である。
【００８４】
遅延同期ループ回路ＤＬＬ１〜３の位相比較器５の出力である位相差情報の信号６５は、カウンター回路６１に入力される。この位相差情報の信号６５にもとづいて、カウンター回路６１はアップカウントあるいはダウンカウントの計数を行う。カウンター回路６１の出力はデジタルアナログ変換回路６２に入力され、デジタルアナログ変換回路６２によってアナログ値の電圧である出力信号６６に変換されてループフィルター６の出力となる。
【００８５】
遅延回路システム１を含むデジタルシステムに電源が投入される時には、リセット回路６３は、遅延回路システム１に電源が投入される過渡状態を検出し、カウンター回路６１はプリセットデータ６４をカウンター回路内のレジスターにロードする。遅延回路システム１を含むデジタルシステムがリセット動作されるときも同様に動作する。
【００８６】
プリセットデータ６４は、定常状態における出力電圧が出力されるデータをあらかじめ記憶しておくことで、遅延回路システム１を含むデジタルシステムに電源が投入される起動時やシステムのリセット時においても、遅延同期ループ回路を急速にかつ安定して起動することができ、異常動作を防止することができる。
【００８７】
【発明の効果】
このように上記で示されるパルス遅延回路を有するデジタル処理装置では、従来技術による回路である、多数のインバータ回路とマルチプレクサからなる論理回路での構成と比較して、回路面積が、遅延の指定が４ビットの場合で１／５、６ビットの場合で１／１０と大幅に縮小が可能であり、ＬＳＩのチップ面積の大幅な縮小が可能となる。 また温度環境条件では、−１０℃〜８０℃の周囲温度変化に対して、従来回路では遅延時間が約１．５倍程変化していたが、本願発明による遅延回路では、温度による変化を補償する機能を設けたことにより、設定した遅延時間が、温度変化によらずほぼ一定とすることが可能である。
さらにまた、高分解能の遅延時間設定が実現可能となる。
【図面の簡単な説明】
【図１】本願発明の遅延回路システムの構成を説明する図
【図２】遅延回路の構成例を説明する回路図
【図３】ＮチャネルＦＥＴのソースドレイン間の電流電圧特性を示す図
【図４】遅延回路の動作を説明する回路図
【図５】遅延回路の動作波形を説明する説明図
【図６】遅延回路の遅延調整電圧に対する遅延時間の特性を説明する図
【図７】温度が変化する場合の遅延回路の遅延時間の特性を説明する図
【図８】電源電圧が変化する場合の遅延回路の遅延時間の特性を説明する図
【図９】遅延同期ループ回路の実装例を示す図
【図１０】位相比較器の動作波形の概略を示す図
【図１１】遅延調整基準電圧による遅延時間一定の原理を説明する図
【図１２】調整値入力に対する遅延調整電圧の特性を説明する図
【図１３】第１実施例の遅延調整電圧生成回路の構成例
【図１４】調整値入力と遅延時間の関係を説明する図
【図１５】第１実施例の遅延調整電圧生成回路の別の構成例
【図１６】第２実施例の遅延調整電圧生成回路の構成例を示す原理説明図
【図１７】遅延調整電圧生成回路の抵抗をＦＥＴで構成する例を示す回路図
【図１８】遅延調整電圧生成回路の抵抗とスイッチをＦＥＴで構成する例を示す回路図
【図１９】遅延調整電圧生成回路の抵抗とスイッチをＦＥＴで構成する例の等価回路図
【図２０】第２実施例の遅延調整電圧生成回路の構成例を示す回路説明図
【図２１】第３実施例の遅延調整電圧生成回路の構成原理
【図２２】第３実施例の遅延調整電圧生成回路の一部の等価回路
【図２３】第３実施例の遅延調整電圧生成回路の別の一部の等価回路
【図２４】第３実施例における調整値入力に対する遅延調整電圧の関係
【図２５】遅延調整電圧生成回路の抵抗とスイッチをＦＥＴで構成する別の例を示す回路図
【図２６】第２実施例の遅延調整電圧生成回路の構成例を示す回路説明図
【図２７】遅延回路Ｄｓの他の構成例
【図２８】バイアス発生回路を共通とする遅延回路の回路図
【図２９】ループフィルターの別の構成例を示す説明図
【符号の説明】
１……遅延回路システム Ｄ、Ｄｓ ……遅延回路
ＤＬＬ１〜ＤＬＬ３……遅延同期ループ回路
ＭＵＸ……遅延調整電圧生成回路
５……位相比較器
６……ループフィルター
ＣＬＫ……クロック入力
Ｄ−ＣＬＫ……クロック出力
Ｂａ……調整値入力
Ｖｓ１〜Ｖｓ３……遅延調整基準電圧
Ｖａ……遅延調整電圧
τ……遅延時間
９……アナログマルチプレクサ
Claims (9)
- クロック信号のタイミングを可変にするために遅延回路を備えたデジタル回路において、遅延同期ループを用いることにより、該遅延回路の遅延量を安定化させたことを特徴とするデジタル回路。
- 請求項１において、上記遅延回路の駆動電流を制御することにより、上記遅延回路の遅延量を可変とすることを特徴とするデジタル回路。
- 上記遅延回路は、２個以上の基準電圧を合成する遅延量設定電圧発生回路を備えていることを特徴とする請求項１又は２記載のデジタル回路。
- 上記遅延量設定電圧発生回路は、折れ線近似により基準電圧を合成することを特徴とする請求項３記載のデジタル回路。
- 上記遅延量設定電圧発生回路は、電圧分割型回路であることを特徴とする請求項３記載のデジタル回路。
- 上記遅延量設定電圧発生回路は、ラダー型回路であることを特徴とする請求項３記載のデジタル回路。
- 上記遅延量設定電圧発生回路は、ＭＯＳＦＥＴを用いていることを特徴とする請求項３ないし６のいずれかの請求項に記載のデジタル回路。
- 上記遅延回路の駆動電流を制御する回路は、カレントミラー型回路であることを特徴とする請求項２ないし７のいずれかの請求項に記載のデジタル回路。
- 上記遅延同期ループは、起動時安定化手段を有することを特徴とする請求項１ないし８のいずれかの請求項に記載のデジタル回路。
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|---|---|---|---|---|
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|---|---|---|---|---|
| US7541851B2 (en) * | 2006-12-11 | 2009-06-02 | Micron Technology, Inc. | Control of a variable delay line using line entry point to modify line power supply voltage |
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|---|---|---|---|---|
| DE2848786C3 (de) | 1978-11-10 | 1981-05-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schaltungsanordnung für die Synchronisierung der Auftrittszeitpunkte von Druckhammeraufschlag mit dem Eintreffen der Drucktype an der Druckstelle |
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| US4899071A (en) * | 1988-08-02 | 1990-02-06 | Standard Microsystems Corporation | Active delay line circuit |
| JPH0398534A (ja) | 1989-09-12 | 1991-04-24 | Ryoji Sekiguchi | 菓子 |
| EP0476585B1 (en) * | 1990-09-18 | 1998-08-26 | Fujitsu Limited | Electronic device using a reference delay generator |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
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| AU1841895A (en) | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
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| JP4070255B2 (ja) | 1996-08-13 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
| JP3986103B2 (ja) | 1996-08-30 | 2007-10-03 | 富士通株式会社 | 半導体集積回路 |
| JPH1079663A (ja) | 1996-09-03 | 1998-03-24 | Mitsubishi Electric Corp | 内部クロック発生回路および信号発生回路 |
| US6081146A (en) * | 1996-09-25 | 2000-06-27 | Kabushiki Kaisha Toshiba | Interface circuit and interface circuit delay time controlling method |
| JP3414621B2 (ja) * | 1997-08-11 | 2003-06-09 | 富士通株式会社 | 半導体集積回路装置 |
| JP4031859B2 (ja) | 1998-02-03 | 2008-01-09 | 富士通株式会社 | 半導体装置 |
| US6229364B1 (en) * | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
| JP3450293B2 (ja) | 2000-11-29 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路及びクロック制御方法 |
| US6741107B2 (en) * | 2001-03-08 | 2004-05-25 | Intel Corporation | Synchronous clock generator for integrated circuits |
| US7324621B2 (en) * | 2001-03-29 | 2008-01-29 | Intel Corporation | Locked loop circuit |
| US6492852B2 (en) * | 2001-03-30 | 2002-12-10 | International Business Machines Corporation | Pre-divider architecture for low power in a digital delay locked loop |
| US7027548B1 (en) * | 2001-05-30 | 2006-04-11 | Alliance Semiconductor Corporation | Delay settings for a wide-range, high-precision delay-locked loop and a delay locked loop implementation using these settings |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541321A (ja) * | 2007-09-21 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 調整可能位相を有する信号生成器 |
| US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
| US8446976B2 (en) | 2007-09-21 | 2013-05-21 | Qualcomm Incorporated | Signal generator with adjustable phase |
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