JP3280921B2 - 可変遅延回路 - Google Patents
可変遅延回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/131—Digitally controlled
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- H03—ELECTRONIC CIRCUITRY
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は可変遅延回路に関す
る。
る。
【０００２】
【従来の技術】従来の可変遅延回路のいくつかの例を図
３乃至図８を参照して説明する。従来の第１の可変遅延
回路２０の構成を図３に示す。この可変遅延回路は、Ｐ
チャネルＭＯＳトランジスタ２２，２３およびＮチャネ
ルＭＯＳトランジスタ２４，２５から構成されるカレン
ト・スタブド・インバータと呼ばれるものであって、Ｐ
ＬＬ回路やＤＬＬ回路等に広く利用されている。この可
変遅延回路２０の動作は、入力端子２１に立下がり信号
が入力されるときにトランジスタ２２，２５のゲートに
印加される電圧Ｖcp，Ｖcnを制御することによって電源
２８から供給される負荷容量の充電電流がトランジスタ
２２，２５のオン抵抗Ｒと寄生容量Ｃにより変化し、出
力端子２７に現われる立上がり信号の遅延時間を任意に
設定する構成となっている。なお、ＶcnはＶcpの反転信
号である。
３乃至図８を参照して説明する。従来の第１の可変遅延
回路２０の構成を図３に示す。この可変遅延回路は、Ｐ
チャネルＭＯＳトランジスタ２２，２３およびＮチャネ
ルＭＯＳトランジスタ２４，２５から構成されるカレン
ト・スタブド・インバータと呼ばれるものであって、Ｐ
ＬＬ回路やＤＬＬ回路等に広く利用されている。この可
変遅延回路２０の動作は、入力端子２１に立下がり信号
が入力されるときにトランジスタ２２，２５のゲートに
印加される電圧Ｖcp，Ｖcnを制御することによって電源
２８から供給される負荷容量の充電電流がトランジスタ
２２，２５のオン抵抗Ｒと寄生容量Ｃにより変化し、出
力端子２７に現われる立上がり信号の遅延時間を任意に
設定する構成となっている。なお、ＶcnはＶcpの反転信
号である。
【０００３】この第１の従来例の場合、高分解能を得る
ためには電圧Ｖcp，Ｖcnの制御を非常に精密に行う必要
があり、プロセスのばらつきの大きいＣＭＯＳ半導体集
積回路に用いることは難しい。
ためには電圧Ｖcp，Ｖcnの制御を非常に精密に行う必要
があり、プロセスのばらつきの大きいＣＭＯＳ半導体集
積回路に用いることは難しい。
【０００４】従来の第２の可変遅延回路の構成を図４に
示す。この可変遅延回路３０は、ＰチャネルＭＯＳトラ
ンジスタ３２およびＮチャネルＭＯＳトランジスタ３４
からなるインバータ３１と、このインバータ３１の出力
端子に直列に接続されたトランスファゲート３６とを備
えている。そしてこのトランスファゲート３６のゲート
電圧Ｖcp，Ｖcnを制御することによって直列抵抗（オン
抵抗）を可変にし、これによりＲＣ時定数が変化し、伝
搬遅延時間を変化させることが可能となる。
示す。この可変遅延回路３０は、ＰチャネルＭＯＳトラ
ンジスタ３２およびＮチャネルＭＯＳトランジスタ３４
からなるインバータ３１と、このインバータ３１の出力
端子に直列に接続されたトランスファゲート３６とを備
えている。そしてこのトランスファゲート３６のゲート
電圧Ｖcp，Ｖcnを制御することによって直列抵抗（オン
抵抗）を可変にし、これによりＲＣ時定数が変化し、伝
搬遅延時間を変化させることが可能となる。
【０００５】この第２の従来例は第１の従来例と同様に
電圧Ｖcp，Ｖcnの制御を非常に精密に行う必要があり、
プロセスのばらつきの大きな半導体集積回路に用いるこ
とができないという問題点がある。
電圧Ｖcp，Ｖcnの制御を非常に精密に行う必要があり、
プロセスのばらつきの大きな半導体集積回路に用いるこ
とができないという問題点がある。
【０００６】従来の第３の可変遅延回路の構成を図５に
示す。この可変遅延回路４０は、ＰチャネルＭＯＳトラ
ンジスタ４２およびＮチャネルＭＯＳトランジスタ４４
からなるインバータと、このインバータの出力端子４７
に接続された可変負荷キャパシタ４６とを備えている。
そして、この負荷キャパシタ４６を調整することにより
ＲＣ時定数を変化させて伝搬遅延時間を変化させること
が可能となる。この第３の従来例においては、所定の容
量を有する負荷キャパシタ４６を出力端子４７に接続す
るか否かを例えばアナログスイッチ等で制御することに
よって実現するのが一般的である。このため、アナログ
スイッチ等の制御手段が出力端子４７に接続されること
により付加される寄生容量が影響し、伝搬遅延時間の精
密な制御が困難となる問題がある。
示す。この可変遅延回路４０は、ＰチャネルＭＯＳトラ
ンジスタ４２およびＮチャネルＭＯＳトランジスタ４４
からなるインバータと、このインバータの出力端子４７
に接続された可変負荷キャパシタ４６とを備えている。
そして、この負荷キャパシタ４６を調整することにより
ＲＣ時定数を変化させて伝搬遅延時間を変化させること
が可能となる。この第３の従来例においては、所定の容
量を有する負荷キャパシタ４６を出力端子４７に接続す
るか否かを例えばアナログスイッチ等で制御することに
よって実現するのが一般的である。このため、アナログ
スイッチ等の制御手段が出力端子４７に接続されること
により付加される寄生容量が影響し、伝搬遅延時間の精
密な制御が困難となる問題がある。
【０００７】また、キャパシタの製作精度も高度に要求
されることになり、ＣＭＯＳ製造プロセスのばらつきを
考慮すると、量産は非常に困難なものとなる。
されることになり、ＣＭＯＳ製造プロセスのばらつきを
考慮すると、量産は非常に困難なものとなる。
【０００８】従来の第４の可変遅延回路の構成を図６に
示す。この可変遅延回路５０はＰチャネルＭＯＳトラン
ジスタ５２およびＮチャネルＭＯＳトランジスタ５４か
らなるインバータを有しており、これらのトランジスタ
５２，５４のバックゲート電圧を制御することにより、
各トランジスタ５２，５４のしきい値電圧を制御し、伝
搬遅延時間を調整する構成となっている。この第４の遅
延回路においては、高分解能を得るために、バックゲー
ト電圧の制御精度を上げる必要があり、製造プロセスの
ばらつきが大きいＣＭＯＳ半導体集積回路では実現が難
しい。
示す。この可変遅延回路５０はＰチャネルＭＯＳトラン
ジスタ５２およびＮチャネルＭＯＳトランジスタ５４か
らなるインバータを有しており、これらのトランジスタ
５２，５４のバックゲート電圧を制御することにより、
各トランジスタ５２，５４のしきい値電圧を制御し、伝
搬遅延時間を調整する構成となっている。この第４の遅
延回路においては、高分解能を得るために、バックゲー
ト電圧の制御精度を上げる必要があり、製造プロセスの
ばらつきが大きいＣＭＯＳ半導体集積回路では実現が難
しい。
【０００９】従来の第５の可変遅延回路の構成を図７に
示す。この遅延回路は、縦続接続された複数の遅延部５
1 ，…５n を有し、各々の遅延部５i （ｉ＝１，…ｎ）
は遅延素子３i と、入力信号をこの遅延素子３i を通す
か否かを選択するマルチプレクサ２i と、選択された遅
延素子の出力かまたは上記入力信号を後段の遅延部に送
出するＯＲゲート４i とを備えている。
示す。この遅延回路は、縦続接続された複数の遅延部５
1 ，…５n を有し、各々の遅延部５i （ｉ＝１，…ｎ）
は遅延素子３i と、入力信号をこの遅延素子３i を通す
か否かを選択するマルチプレクサ２i と、選択された遅
延素子の出力かまたは上記入力信号を後段の遅延部に送
出するＯＲゲート４i とを備えている。
【００１０】この第５の可変遅延回路のように構成して
も所望の遅延時間が得られるという保証はない。ここ
で、可変遅延回路の遅延時間は、最大遅延時間の設定値
Ｓｐａｎと、分解能（最小遅延時間）Ｒｅｓとによって
決定され、得られる任意の遅延時間は分解能Ｒｅｓの約
整数倍となっている。
も所望の遅延時間が得られるという保証はない。ここ
で、可変遅延回路の遅延時間は、最大遅延時間の設定値
Ｓｐａｎと、分解能（最小遅延時間）Ｒｅｓとによって
決定され、得られる任意の遅延時間は分解能Ｒｅｓの約
整数倍となっている。
【００１１】この従来の第５の可変遅延回路の問題を解
決した従来の例を第６の可変遅延回路として説明する。
決した従来の例を第６の可変遅延回路として説明する。
【００１２】従来の第６の可変遅延回路の構成を図８に
示す。この遅延回路は日本国特許第２５８２２５０号公
報に開示されているものであって、図７に示す可変遅延
回路において、各段のマルチプレクサを制御するための
制御回路６を設けた構成となっている。そして所望の遅
延時間を得るために、各遅延素子３k （ｋ＝１，…ｎ）
の遅延時間の設計値Ｄk が下記の式を満足するように構
成されている。
示す。この遅延回路は日本国特許第２５８２２５０号公
報に開示されているものであって、図７に示す可変遅延
回路において、各段のマルチプレクサを制御するための
制御回路６を設けた構成となっている。そして所望の遅
延時間を得るために、各遅延素子３k （ｋ＝１，…ｎ）
の遅延時間の設計値Ｄk が下記の式を満足するように構
成されている。
【数４】 ここで、Ｒｅｓは可変遅延回路の分解能を示し、ｄａは
設計遅延時間Ｄk のときの絶対誤差の絶対値を示し、ｄ
ｒは相対誤差の絶対値を示している。
設計遅延時間Ｄk のときの絶対誤差の絶対値を示し、ｄ
ｒは相対誤差の絶対値を示している。
【００１３】各遅延素子３k （ｋ＝１，…ｎ）の遅延時
間の実際値は誤差が無ければ設計値に等しく、その特性
は図９に示すグラフｇ0 に従ったものとなる。しかし、
製造プロセスのバラツキ、使用環境（温度と電源電圧）
の変動等により、その特性もバラツキ、図９に示すグラ
フｇ1 〜ｇ2 に示す範囲内の特性となる。この特性のバ
ラツキの範囲が絶対誤差ｄａとなる（図９参照）。ま
た、ほぼ同じ特性を有していても、図８の点Ｐ1 ，Ｐ2
に示すようにその特性からのズレもあり、このズレが相
対誤差ｄｒとなる。
間の実際値は誤差が無ければ設計値に等しく、その特性
は図９に示すグラフｇ0 に従ったものとなる。しかし、
製造プロセスのバラツキ、使用環境（温度と電源電圧）
の変動等により、その特性もバラツキ、図９に示すグラ
フｇ1 〜ｇ2 に示す範囲内の特性となる。この特性のバ
ラツキの範囲が絶対誤差ｄａとなる（図９参照）。ま
た、ほぼ同じ特性を有していても、図８の点Ｐ1 ，Ｐ2
に示すようにその特性からのズレもあり、このズレが相
対誤差ｄｒとなる。
【００１４】この従来の第６の可変遅延回路において
は、式（１ａ），（１ｂ）からも分かるように、予め設
定された分解能Ｒｅｓ、絶対誤差ｄａ、および相対誤差
ｄｒに基づいて、各遅延素子３k （ｋ＝１，…ｎ）の遅
延時間の設計値Ｄk が求められる。そしてこのとき、遅
延時間の設計値の小さなものから順に求められて行く。
は、式（１ａ），（１ｂ）からも分かるように、予め設
定された分解能Ｒｅｓ、絶対誤差ｄａ、および相対誤差
ｄｒに基づいて、各遅延素子３k （ｋ＝１，…ｎ）の遅
延時間の設計値Ｄk が求められる。そしてこのとき、遅
延時間の設計値の小さなものから順に求められて行く。
【００１５】
【発明が解決しようとする課題】このようにして各遅延
素子３k （ｋ＝１，…ｎ）が求められ、これらの遅延素
子３1 ，…３n の遅延時間Ｄ1 ，…Ｄn から得られる最
大遅延時間が、予め与えられる所定値Ｓｐａｎよりも小
さい場合には遅延素子３n+1 を新たに付加し、得られる
最大遅延時間が所定値Ｓｐａｎよりも大きくなるように
する。このとき、付加された遅延素子３n+1 の遅延時間
は（１ａ）式を満足するように設定される。したがっ
て、付加される遅延素子の遅延時間Ｄn+1 は他の遅延素
子３1 ，…３n のどの遅延時間Ｄi （ｉ＝１，…ｎ）よ
りも大きな値となる。このため、可変遅延回路としては
回路規模が大きくなるという問題があった。
素子３k （ｋ＝１，…ｎ）が求められ、これらの遅延素
子３1 ，…３n の遅延時間Ｄ1 ，…Ｄn から得られる最
大遅延時間が、予め与えられる所定値Ｓｐａｎよりも小
さい場合には遅延素子３n+1 を新たに付加し、得られる
最大遅延時間が所定値Ｓｐａｎよりも大きくなるように
する。このとき、付加された遅延素子３n+1 の遅延時間
は（１ａ）式を満足するように設定される。したがっ
て、付加される遅延素子の遅延時間Ｄn+1 は他の遅延素
子３1 ，…３n のどの遅延時間Ｄi （ｉ＝１，…ｎ）よ
りも大きな値となる。このため、可変遅延回路としては
回路規模が大きくなるという問題があった。
【００１６】本発明は上記事情を考慮してなされたもの
であって、所望の遅延時間を可及的に小さな回路規模で
実現することのできる可変遅延回路を提供することを目
的とする。
であって、所望の遅延時間を可及的に小さな回路規模で
実現することのできる可変遅延回路を提供することを目
的とする。
【００１７】
【課題を解決するための手段】本発明による可変遅延回
路の第１の態様は、各々が、遅延素子と、入力信号を前
記遅延素子を通すか否かを選択する選択回路と、選択さ
れた遅延素子の出力かまたは前記入力信号を出力するＯ
Ｒゲートとを有するｎ（≧２）個の遅延部が縦続接続さ
れた可変遅延部と、所望の遅延時間情報に基づいて前記
複数個の遅延部の中から少なくとも１個の遅延部を選択
し、この選択された遅延部内の選択回路が対応する遅延
素子を選択するように動作する制御信号を送出する制御
手段と、を備え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素
子の遅延時間の設計値Ｄk は、遅延時間の可変幅をＳｐ
ａｎ、分解能をＲｅｓ、遅延時間の絶対誤差および相対
誤差を各々ｄａ，ｄｒとすると次の条件
路の第１の態様は、各々が、遅延素子と、入力信号を前
記遅延素子を通すか否かを選択する選択回路と、選択さ
れた遅延素子の出力かまたは前記入力信号を出力するＯ
Ｒゲートとを有するｎ（≧２）個の遅延部が縦続接続さ
れた可変遅延部と、所望の遅延時間情報に基づいて前記
複数個の遅延部の中から少なくとも１個の遅延部を選択
し、この選択された遅延部内の選択回路が対応する遅延
素子を選択するように動作する制御信号を送出する制御
手段と、を備え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素
子の遅延時間の設計値Ｄk は、遅延時間の可変幅をＳｐ
ａｎ、分解能をＲｅｓ、遅延時間の絶対誤差および相対
誤差を各々ｄａ，ｄｒとすると次の条件
【数５】 を満足するように構成されていることを特徴とする。
【００１８】また本発明による可変遅延回路の第２の態
様は、各々が、遅延素子と、入力信号を前記遅延素子を
通すか否かを選択する選択回路と、選択された遅延素子
の出力かまたは前記入力信号を出力するＯＲゲートとを
有するｎ（≧２）個の遅延部が縦続接続された可変遅延
部と、所望の遅延時間情報に基づいて前記複数個の遅延
部の中から少なくとも１個の遅延部を選択し、この選択
された遅延部内の選択回路が対応する遅延素子を選択す
るように動作する制御信号を送出する制御手段と、を備
え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延時間
の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分解能
をＲｅｓ、全体の遅延時間の絶対誤差の最良値、最悪値
を各々ｄａｂ，ｄａｗ、ｉ（１≦ｉ≦ｎ）番目の遅延部
の遅延素子の遅延時間の相対誤差の最良値、最悪値を各
々ｄｒｂｉ，ｄｒｗｉとすると、次の条件
様は、各々が、遅延素子と、入力信号を前記遅延素子を
通すか否かを選択する選択回路と、選択された遅延素子
の出力かまたは前記入力信号を出力するＯＲゲートとを
有するｎ（≧２）個の遅延部が縦続接続された可変遅延
部と、所望の遅延時間情報に基づいて前記複数個の遅延
部の中から少なくとも１個の遅延部を選択し、この選択
された遅延部内の選択回路が対応する遅延素子を選択す
るように動作する制御信号を送出する制御手段と、を備
え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延時間
の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分解能
をＲｅｓ、全体の遅延時間の絶対誤差の最良値、最悪値
を各々ｄａｂ，ｄａｗ、ｉ（１≦ｉ≦ｎ）番目の遅延部
の遅延素子の遅延時間の相対誤差の最良値、最悪値を各
々ｄｒｂｉ，ｄｒｗｉとすると、次の条件
【数６】 を満たすことを特徴とする。
【００１９】また本発明による可変遅延回路の第３の態
様は、各々が、遅延素子と、入力信号を前記遅延素子を
通すか否かを選択する選択回路と、選択された遅延素子
の出力かまたは前記入力信号を出力するＯＲゲートとを
有するｎ（≧２）個の遅延部が縦続接続された可変遅延
部と、所望の遅延時間情報に基づいて前記複数個の遅延
部の中から少なくとも１個の遅延部を選択し、この選択
された遅延部内の選択回路が対応する遅延素子を選択す
るように動作する制御信号を送出する制御手段と、を備
え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延時間
の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分解能
をＲｅｓ、全体の遅延時間の絶対誤差の最良値、最悪値
を各々ｄａｂ，ｄａｗ、ｉ（１≦ｉ≦ｎ）番目の遅延部
の遅延素子の遅延時間の相対誤差の最良値、最悪値を各
々ｄｒｂｉ，ｄｒｗｉ、ＯＰＴを正の数とすると、次の
条件
様は、各々が、遅延素子と、入力信号を前記遅延素子を
通すか否かを選択する選択回路と、選択された遅延素子
の出力かまたは前記入力信号を出力するＯＲゲートとを
有するｎ（≧２）個の遅延部が縦続接続された可変遅延
部と、所望の遅延時間情報に基づいて前記複数個の遅延
部の中から少なくとも１個の遅延部を選択し、この選択
された遅延部内の選択回路が対応する遅延素子を選択す
るように動作する制御信号を送出する制御手段と、を備
え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延時間
の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分解能
をＲｅｓ、全体の遅延時間の絶対誤差の最良値、最悪値
を各々ｄａｂ，ｄａｗ、ｉ（１≦ｉ≦ｎ）番目の遅延部
の遅延素子の遅延時間の相対誤差の最良値、最悪値を各
々ｄｒｂｉ，ｄｒｗｉ、ＯＰＴを正の数とすると、次の
条件
【数７】 を満たすことを特徴とする。
【００２０】前記可変遅延部は、ｍ（２≦ｍ≦ｎ−２）
個の遅延部が縦続接続された第１の可変遅延部と、ｎ−
ｍ個の遅延部が縦続接続された第２の可変遅延部とに分
割され、前記遅延時間情報はコード化されたｎビットの
信号であり、前記制御手段は、第１および第２の制御回
路に分割され、前記第１の回路は前記遅延時間情報の上
位ｍビットに基づいて、前記第１の可変遅延部の中から
１つの遅延部を選択し、この選択された遅延部内の選択
回路が対応する遅延素子を選択するように動作する制御
信号を出力するとともに、前記選択した遅延部から遅延
時間の設計値と、実際の遅延時間との差の情報のテーブ
ルを有しており、前記第２の制御回路は前記遅延時間情
報の下位ｎ−ｍビットと、前記第１の制御回路から出力
される差の情報とに基づいて前記第２の可変遅延部の中
から１つの遅延部を選択し、この選択された遅延部内の
選択回路が対応する遅延素子を選択するように動作する
制御信号を出力するように構成しても良い。
個の遅延部が縦続接続された第１の可変遅延部と、ｎ−
ｍ個の遅延部が縦続接続された第２の可変遅延部とに分
割され、前記遅延時間情報はコード化されたｎビットの
信号であり、前記制御手段は、第１および第２の制御回
路に分割され、前記第１の回路は前記遅延時間情報の上
位ｍビットに基づいて、前記第１の可変遅延部の中から
１つの遅延部を選択し、この選択された遅延部内の選択
回路が対応する遅延素子を選択するように動作する制御
信号を出力するとともに、前記選択した遅延部から遅延
時間の設計値と、実際の遅延時間との差の情報のテーブ
ルを有しており、前記第２の制御回路は前記遅延時間情
報の下位ｎ−ｍビットと、前記第１の制御回路から出力
される差の情報とに基づいて前記第２の可変遅延部の中
から１つの遅延部を選択し、この選択された遅延部内の
選択回路が対応する遅延素子を選択するように動作する
制御信号を出力するように構成しても良い。
【００２１】
【発明の実施の形態】本発明による可変遅延回路の第１
の実施の形態の構成を図１を参照して説明する。この実
施の形態の可変遅延回路は、複数個の遅延部５1 ，…５
n が縦続接続された可変遅延部と、制御回路６とを備え
ている。この実施の形態においては遅延部５1 ，…５n
は、図８に示す従来の場合と異なり、後段から前段に進
むに従って符号の添字が小さくなるように番号付けられ
ている。各遅延部５i （ｉ＝１，…ｎ）は従来の場合と
同様に遅延素子３i と、入力信号を、この遅延素子３i
を通すか否かを選択するマルチプレクサ２i と、選択さ
れた遅延素子の出力かまたは上記入力信号を後段の遅延
部に送出するＯＲゲート４i とを備えている。
の実施の形態の構成を図１を参照して説明する。この実
施の形態の可変遅延回路は、複数個の遅延部５1 ，…５
n が縦続接続された可変遅延部と、制御回路６とを備え
ている。この実施の形態においては遅延部５1 ，…５n
は、図８に示す従来の場合と異なり、後段から前段に進
むに従って符号の添字が小さくなるように番号付けられ
ている。各遅延部５i （ｉ＝１，…ｎ）は従来の場合と
同様に遅延素子３i と、入力信号を、この遅延素子３i
を通すか否かを選択するマルチプレクサ２i と、選択さ
れた遅延素子の出力かまたは上記入力信号を後段の遅延
部に送出するＯＲゲート４i とを備えている。
【００２２】そして、各遅延部５k （ｋ＝１，…ｎ）の
遅延時間の設計値Ｄk は次の（２ａ），（２ｂ）式によ
って求められる構成となっている。
遅延時間の設計値Ｄk は次の（２ａ），（２ｂ）式によ
って求められる構成となっている。
【数８】 ここでＳｐａｎは最大遅延時間の設定値であり、Ｒｅｓ
は分解能であり、ｄａは絶対誤差であり、ｄｒは相対誤
差を示している。
は分解能であり、ｄａは絶対誤差であり、ｄｒは相対誤
差を示している。
【００２３】このとき、次の収束判定条件を満足する必
要がある。
要がある。
【数９】 もし上記収束判定条件を満足しない場合には遅延部５
n+1 を新たに設け、この遅延部５n+1 の遅延素子３n+1
の遅延時間Ｄn+1 が上記収束判定条件を満たせば遅延部
を設けることを終了し、満たさない場合は満足するまで
遅延部を追加して行く。
n+1 を新たに設け、この遅延部５n+1 の遅延素子３n+1
の遅延時間Ｄn+1 が上記収束判定条件を満たせば遅延部
を設けることを終了し、満たさない場合は満足するまで
遅延部を追加して行く。
【００２４】このようにして構成された遅延部５1 〜５
n の中から、所望の遅延時間情報に基づいて制御回路６
が選択する。すると選択された遅延部５j （１≦ｊ≦
ｎ）においては、受けた入力信号が遅延素子３j を通過
するようにマルチプレクサ２jが動作する。なお、上記
所望の遅延時間情報はコード化されており、可変遅延回
路の遅延部の段数がｎ段の場合は上記遅延時間情報はｎ
ビットの信号となる。
n の中から、所望の遅延時間情報に基づいて制御回路６
が選択する。すると選択された遅延部５j （１≦ｊ≦
ｎ）においては、受けた入力信号が遅延素子３j を通過
するようにマルチプレクサ２jが動作する。なお、上記
所望の遅延時間情報はコード化されており、可変遅延回
路の遅延部の段数がｎ段の場合は上記遅延時間情報はｎ
ビットの信号となる。
【００２５】本実施の形態の可変遅延回路においては、
各遅延部５k （ｋ＝１，…ｎ）の遅延素子３k の遅延時
間の設計値Ｄk は（２ａ），（２ｂ）式を満足してい
る。すなわち、遅延時間の最大値の設定値Ｓｐａｎと分
解能Ｒｅｓに基づいて、遅延時間の設定値の大きな遅延
素子の方から決定している。このため、本実施の形態に
おいては遅延部を追加する場合でも遅延時間の設定値の
小さな遅延素子を含む遅延部の追加で済む。したがつ
て、遅延時間の設定値の小さな可変素子の方から決定す
る図８に示す従来の可変遅延回路に比べて、全体として
回路規模を小さくすることができる。
各遅延部５k （ｋ＝１，…ｎ）の遅延素子３k の遅延時
間の設計値Ｄk は（２ａ），（２ｂ）式を満足してい
る。すなわち、遅延時間の最大値の設定値Ｓｐａｎと分
解能Ｒｅｓに基づいて、遅延時間の設定値の大きな遅延
素子の方から決定している。このため、本実施の形態に
おいては遅延部を追加する場合でも遅延時間の設定値の
小さな遅延素子を含む遅延部の追加で済む。したがつ
て、遅延時間の設定値の小さな可変素子の方から決定す
る図８に示す従来の可変遅延回路に比べて、全体として
回路規模を小さくすることができる。
【００２６】このことを本実施の形態と従来の場合とで
具体的な計算例を用いて説明する。今、絶対誤差ｄａ＝
０．５、相対誤差ｄｒ＝０．１、可変幅の設定値Ｓｐａ
ｎ＝３８７５ps、分解能Ｒｅｓ＝１２５psという仕様の
可変遅延回路を、（２ａ），（２ｂ），（３ａ），（３
ｂ）式を用いる本実施の形態と、（１ａ），（１ｂ）式
を用いる従来例とで設計する。すると遅延部の段数は８
段であり、各遅延部の遅延素子の遅延時間の設計値Ｔ１
〜Ｔ８は以下の表に示すようになる。なお、本実施の形
態においてはＴi ＝Ｄ9-i （ｉ＝１，…８）、従来例に
おいてはＴi ＝Ｄi （ｉ＝１，…８）である。
具体的な計算例を用いて説明する。今、絶対誤差ｄａ＝
０．５、相対誤差ｄｒ＝０．１、可変幅の設定値Ｓｐａ
ｎ＝３８７５ps、分解能Ｒｅｓ＝１２５psという仕様の
可変遅延回路を、（２ａ），（２ｂ），（３ａ），（３
ｂ）式を用いる本実施の形態と、（１ａ），（１ｂ）式
を用いる従来例とで設計する。すると遅延部の段数は８
段であり、各遅延部の遅延素子の遅延時間の設計値Ｔ１
〜Ｔ８は以下の表に示すようになる。なお、本実施の形
態においてはＴi ＝Ｄ9-i （ｉ＝１，…８）、従来例に
おいてはＴi ＝Ｄi （ｉ＝１，…８）である。
【００２７】 本実施の形態 従 来 例 Ｔ１ ５６ps ７６ps Ｔ２ １０７ps １３８ps Ｔ３ １９５ps ２５０ps Ｔ４ ３５５ps ４５５ps Ｔ５ ６４５ps ８２８ps Ｔ６ １１７２ps １５０５ps Ｔ７ ２１３１ps ２７３７ps Ｔ８ ３８７５ps ４９７６ps 計 ８５３６ps １０９６５ps 上述の表から、可変遅延回路全体で実現する遅延時間の
合計は本実施の形態では８５３６ps、従来例では１０９
６５psとなる。これにより、本実施の形態の方が回路規
模を小さくすることができる。
合計は本実施の形態では８５３６ps、従来例では１０９
６５psとなる。これにより、本実施の形態の方が回路規
模を小さくすることができる。
【００２８】次に上記実施の形態の第１の変形例を説明
する。上記実施の形態に用いられる式（２ａ），（２
ｂ），（３ａ），（３ｂ）では、現実の半導体集積回路
で起こりうる現象をすべて網羅されてはいない。つま
り、相対誤差ｄｒは遅延素子毎に異なるものである。ま
た、遅延時間が増大する場合の相対誤差と遅延時間が減
少する場合の相対誤差は異なる。具体的な例をあげる
と、第一段の遅延素子が理想状態で１ｎｓの遅延時間を
有し、第二段の遅延素子が理想状態で２ｎｓの遅延時間
を有するものとする。これらは遅延時間が増加する最悪
条件では第一段の遅延素子は１．５ｎｓになるのに対し
て、第二段の遅延素子は２．８ｎｓになり、遅延時間が
減少する最良条件では第一段の遅延素子は０．６ｎｓに
なるのに対して、第二段の遅延素子は１．４ｎｓになる
ものとする。この場合の相対誤差は以下の様になる。
する。上記実施の形態に用いられる式（２ａ），（２
ｂ），（３ａ），（３ｂ）では、現実の半導体集積回路
で起こりうる現象をすべて網羅されてはいない。つま
り、相対誤差ｄｒは遅延素子毎に異なるものである。ま
た、遅延時間が増大する場合の相対誤差と遅延時間が減
少する場合の相対誤差は異なる。具体的な例をあげる
と、第一段の遅延素子が理想状態で１ｎｓの遅延時間を
有し、第二段の遅延素子が理想状態で２ｎｓの遅延時間
を有するものとする。これらは遅延時間が増加する最悪
条件では第一段の遅延素子は１．５ｎｓになるのに対し
て、第二段の遅延素子は２．８ｎｓになり、遅延時間が
減少する最良条件では第一段の遅延素子は０．６ｎｓに
なるのに対して、第二段の遅延素子は１．４ｎｓになる
ものとする。この場合の相対誤差は以下の様になる。
【００２９】 第一段の遅延素子本体の最良側の相対誤差 ｄｒｂ１＝０．４ 第一段の遅延素子本体の最悪側の相対誤差 ｄｒｗ１＝０．５ 第二段の遅延素子本体の最良側の相対誤差 ｄｒｂ２＝０．３ 第二段の遅延素子本体の最悪側の相対誤差 ｄｒｗ２＝０．４ この様に各遅延素子は、最良側、最悪側で異なる値をと
り、上記実施の形態では考慮することができない。
り、上記実施の形態では考慮することができない。
【００３０】そこで、第１の変形例では、各遅延素子３
k （ｋ＝１，…ｎ）の遅延時間の設計値Ｄk を求めるの
に、式（２ａ），（２ｂ）を用いる代わりに次の式（４
ａ），（４ｂ）を使用する。
k （ｋ＝１，…ｎ）の遅延時間の設計値Ｄk を求めるの
に、式（２ａ），（２ｂ）を用いる代わりに次の式（４
ａ），（４ｂ）を使用する。
【数１０】 ここで、ｄａｂは可変遅延回路全体としての絶対誤差の
最良値、ｄｒｂｉはｎ＋１−ｉ段目における遅延素子の
相対誤差の最良値、ｄｒｗ１は最上位段で規定される遅
延素子の相対誤差の最悪値を示している。
最良値、ｄｒｂｉはｎ＋１−ｉ段目における遅延素子の
相対誤差の最良値、ｄｒｗ１は最上位段で規定される遅
延素子の相対誤差の最悪値を示している。
【００３１】なお、上記第１の変形例における収束判定
条件は次の（５ａ），（５ｂ）式となる。
条件は次の（５ａ），（５ｂ）式となる。
【数１１】 ここでｄａｗは可変遅延回路全体としての絶対誤差の最
悪値、ｄｒｗｎは１段目における相対誤差の最悪値であ
る。
悪値、ｄｒｗｎは１段目における相対誤差の最悪値であ
る。
【００３２】この第１の変形例を第１の実施の形態で説
明した具体的な計算例に適用すると次の表に示す結果と
なる。
明した具体的な計算例に適用すると次の表に示す結果と
なる。
【００３３】 ｄｒの最良値 ｄｒの最悪値 遅延時間 Ｔ１ ０．８ １．２ ５３ps Ｔ２ ０．８ １．２ ８９ps Ｔ３ ０．９ １．１ １６２ps Ｔ４ ０．９ １．１ ２９４ps Ｔ５ ０．９５ １．０５ ５６１ps Ｔ６ ０．９５ １．０５ １０６８ps Ｔ７ ０．９５ １．０５ ２０３４ps Ｔ８ ０．９５ １．０５ ３８７５ps 計 ８１３６ps 上記表から全体の遅延時間の合計は８１３６psとなり、
第１の変形例の可変遅延回路は第１の実施の形態よりも
更に回路規模を小さくすることができる。
第１の変形例の可変遅延回路は第１の実施の形態よりも
更に回路規模を小さくすることができる。
【００３４】次に第１の実施の形態の可変遅延回路の第
２の変形例を説明する。この第２の変形例の可変遅延回
路は、第１の変形例において可変幅Ｓｐａｎを満たす範
囲で各遅延素子の遅延時間の設計値Ｄk （ｋ＝１，…
ｎ）を最適化したものである。設計値Ｄk （ｋ＝１，…
ｎ）は次の式（６ａ），（６ｂ）を用いて求められる。
２の変形例を説明する。この第２の変形例の可変遅延回
路は、第１の変形例において可変幅Ｓｐａｎを満たす範
囲で各遅延素子の遅延時間の設計値Ｄk （ｋ＝１，…
ｎ）を最適化したものである。設計値Ｄk （ｋ＝１，…
ｎ）は次の式（６ａ），（６ｂ）を用いて求められる。
【数１２】 ここでＯＰＴは算出した遅延値Ｄk の合計が絶対誤差を
考慮して最小となる場合でも可変幅の仕様、例えば式
（５ｂ）を満足する最大の値とする。
考慮して最小となる場合でも可変幅の仕様、例えば式
（５ｂ）を満足する最大の値とする。
【００３５】また収束判定条件は第１の変形例の場合と
同様である。
同様である。
【００３６】この第２の変形例を第１の実施の形態で説
明した具体的な計算例に適用すると次の表に示す結果と
なる。このときＯＰＴ＝１８４psであった。
明した具体的な計算例に適用すると次の表に示す結果と
なる。このときＯＰＴ＝１８４psであった。
【００３７】 ｄｒの最良値 ｄｒの最悪値 遅延時間 Ｔ１ ０．８ １．２ ５１ps Ｔ２ ０．８ １．２ ８５ps Ｔ３ ０．９ １．１ １５４ps Ｔ４ ０．９ １．１ ２８０ps Ｔ５ ０．９５ １．０５ ５３４ps Ｔ６ ０．９５ １．０５ １０１７ps Ｔ７ ０．９５ １．０５ １９３７ps Ｔ８ ０．９５ １．０５ ３６９１ps 計 ７７４８ps 上記表から全体の遅延時間の合計は７７４９psとなり、
第２の変形例の可変遅延回路は第１の変形例の場合より
も更に回路規模を小さくすることができる。
第２の変形例の可変遅延回路は第１の変形例の場合より
も更に回路規模を小さくすることができる。
【００３８】上記第１の実施の形態、第１および第２の
変形例においては、制御回路６に入力される所望の遅延
時間情報はコード化されている。そして可変遅延回路が
ｎ段の遅延部から構成されている場合には上記遅延時間
情報はｎビットの信号となる。一方、制御回路６はこの
ｎビットの信号をデコードするためのデータテーブルを
有する構成となっている。また遅延時間情報の個数は２
n となるから、可変遅延回路の遅延部の段数が多くなれ
ば制御回路６内のデータテーブルのサイズも大きくな
り、回路規模が大きくなるという問題が生じる。この問
題を解決した可変遅延回路を本発明の第２の実施の形態
として説明する。
変形例においては、制御回路６に入力される所望の遅延
時間情報はコード化されている。そして可変遅延回路が
ｎ段の遅延部から構成されている場合には上記遅延時間
情報はｎビットの信号となる。一方、制御回路６はこの
ｎビットの信号をデコードするためのデータテーブルを
有する構成となっている。また遅延時間情報の個数は２
n となるから、可変遅延回路の遅延部の段数が多くなれ
ば制御回路６内のデータテーブルのサイズも大きくな
り、回路規模が大きくなるという問題が生じる。この問
題を解決した可変遅延回路を本発明の第２の実施の形態
として説明する。
【００３９】この第２の実施の形態の可変遅延回路の構
成を図２に示す。この第２の実施の形態の可変遅延回路
は、可変遅延部１Ａ，１Ｂと、制御回路７，９と、を備
えている。可変遅延部１Ａ，１Ｂは各々第１の実施の形
態で説明した複数個の遅延部が縦続接続された構成とな
っている。そして可変遅延部１Ａと可変遅延部１Ｂは直
列に接続されている。これらの可変遅延部１Ａ，１Ｂを
構成する複数個の遅延部の集合は、第１の実施の形態、
第１または第２の変形例のいずれかによって求められた
ものとなっている。すなわち、第１の実施の形態、第１
または第２の変形例のいずれかによって構成される複数
段の遅延部を適切に順序を入れ換えた回路を２つの可変
遅延部１Ａ，１Ｂに分割した構成となっている。
成を図２に示す。この第２の実施の形態の可変遅延回路
は、可変遅延部１Ａ，１Ｂと、制御回路７，９と、を備
えている。可変遅延部１Ａ，１Ｂは各々第１の実施の形
態で説明した複数個の遅延部が縦続接続された構成とな
っている。そして可変遅延部１Ａと可変遅延部１Ｂは直
列に接続されている。これらの可変遅延部１Ａ，１Ｂを
構成する複数個の遅延部の集合は、第１の実施の形態、
第１または第２の変形例のいずれかによって求められた
ものとなっている。すなわち、第１の実施の形態、第１
または第２の変形例のいずれかによって構成される複数
段の遅延部を適切に順序を入れ換えた回路を２つの可変
遅延部１Ａ，１Ｂに分割した構成となっている。
【００４０】今、可変遅延部１Ａの遅延部の段数をｍ
（２≦ｍ≦ｎ−２）とし、可変遅延部１Ｂの遅延部の段
数をｎ−ｍと仮定する。
（２≦ｍ≦ｎ−２）とし、可変遅延部１Ｂの遅延部の段
数をｎ−ｍと仮定する。
【００４１】制御回路７は、コード化されたｎビットの
所望の遅延時間情報の上位ｍビットに基づいて、可変遅
延部１Ａを構成する遅延部の中から適切なものを選択す
る。なお、制御回路７は選択した遅延部から得られる遅
延時間の設計値と、実際の遅延時間との差の情報（以
下、誤差情報という）のテーブルも有しており、コード
化されたｎビットの遅延時間情報の上位ｍビットに基づ
いて、上記誤差情報も出力する。
所望の遅延時間情報の上位ｍビットに基づいて、可変遅
延部１Ａを構成する遅延部の中から適切なものを選択す
る。なお、制御回路７は選択した遅延部から得られる遅
延時間の設計値と、実際の遅延時間との差の情報（以
下、誤差情報という）のテーブルも有しており、コード
化されたｎビットの遅延時間情報の上位ｍビットに基づ
いて、上記誤差情報も出力する。
【００４２】制御回路９はｎビット遅延時間情報の下位
ｎ−ｍビットの値と、上記誤差情報に基づいて、可変遅
延部１Ｂを構成する遅延部の中から適切なものを選択す
る。
ｎ−ｍビットの値と、上記誤差情報に基づいて、可変遅
延部１Ｂを構成する遅延部の中から適切なものを選択す
る。
【００４３】なお、この第２の実施の形態において可変
遅延部１Ａの可変幅をｓｐａｎ１、分解能をｒｅｓ１と
し、可変遅延部１Ｂの可変幅をｓｐａｎ２、分解能をｒ
ｅｓ２とし、可変遅延回路の可変幅をＳＰＡＮ、分解能
をＲＥＳとし、誤差情報をＥＲＲとすると、次の条件を
満たす必要がある。 ｒｅｓ２＜ｒｅｓ１＜ｓｐａｎ２ ＥＲＲ＋ｒｅｓ２＜ＲＥＳ
遅延部１Ａの可変幅をｓｐａｎ１、分解能をｒｅｓ１と
し、可変遅延部１Ｂの可変幅をｓｐａｎ２、分解能をｒ
ｅｓ２とし、可変遅延回路の可変幅をＳＰＡＮ、分解能
をＲＥＳとし、誤差情報をＥＲＲとすると、次の条件を
満たす必要がある。 ｒｅｓ２＜ｒｅｓ１＜ｓｐａｎ２ ＥＲＲ＋ｒｅｓ２＜ＲＥＳ
【００４４】この第２の実施の形態においては、制御回
路７はｍビットの信号をデコードするためのデータテー
ブルを有しており、また制御回路９はｎ−ｍビットの信
号をデコードするためのデータテーブルを有している。
このため、この第２の実施の形態においては、データテ
ーブルのサイズは２m ＋２n-m となる。一方、第１の実
施の形態における制御回路６のデータテーブルのサイズ
は２n であり、かつ ２n ＞２m ＋２n-m であるから、第２の実施の形態は、第１の実施の形態に
比べてデータテーブルのサイズを小さくすることができ
る。
路７はｍビットの信号をデコードするためのデータテー
ブルを有しており、また制御回路９はｎ−ｍビットの信
号をデコードするためのデータテーブルを有している。
このため、この第２の実施の形態においては、データテ
ーブルのサイズは２m ＋２n-m となる。一方、第１の実
施の形態における制御回路６のデータテーブルのサイズ
は２n であり、かつ ２n ＞２m ＋２n-m であるから、第２の実施の形態は、第１の実施の形態に
比べてデータテーブルのサイズを小さくすることができ
る。
【００４５】また、この第２の実施の形態も第１の実施
の形態と同様に、従来の場合に比べて回路規模を小さく
することができる。
の形態と同様に、従来の場合に比べて回路規模を小さく
することができる。
【００４６】
【発明の効果】以上述べたように、本発明によれば、回
路規模を可及的に小さくすることができる。
路規模を可及的に小さくすることができる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
ク図。
【図２】本発明の第２の実施の形態の構成を示すブロッ
ク図。
ク図。
【図３】従来の可変遅延回路の第１の例の構成を示す回
路図。
路図。
【図４】従来の可変遅延回路の第２の例の構成を示す回
路図。
路図。
【図５】従来の可変遅延回路の第３の例の構成を示す回
路図。
路図。
【図６】従来の可変遅延回路の第４の例の構成を示す回
路図。
路図。
【図７】従来の可変遅延回路の第５の例の構成を示す回
路図。
路図。
【図８】従来の可変遅延回路の第６の例の構成を示す回
路図。
路図。
【図９】絶対誤差と相対誤差を説明するグラフ。
１Ａ，１Ｂ 可変遅延部 ２i （ｉ＝１，…ｎ） マルチプレクサ ３i （ｉ＝１，…ｎ） 遅延素子 ４i （ｉ＝１，…ｎ） ＯＲゲート ５i （ｉ＝１，…ｎ） 遅延部 ６，７，９ 制御回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13
Claims (4)
- 【請求項１】各々が、遅延素子と、入力信号を前記遅延
素子を通すか否かを選択する選択回路と、選択された遅
延素子の出力かまたは前記入力信号を出力するＯＲゲー
トとを有するｎ（≧２）個の遅延部が縦続接続された可
変遅延部と、 所望の遅延時間情報に基づいて前記複数個の遅延部の中
から少なくとも１個の遅延部を選択し、この選択された
遅延部内の選択回路が対応する遅延素子を選択するよう
に動作する制御信号を送出する制御手段と、 を備え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延
時間の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分
解能をＲｅｓ、遅延時間の絶対誤差および相対誤差を各
々ｄａ，ｄｒとすると次の条件 【数１】 を満足するように構成されていることを特徴とする可変
遅延回路。 - 【請求項２】各々が、遅延素子と、入力信号を前記遅延
素子を通すか否かを選択する選択回路と、選択された遅
延素子の出力かまたは前記入力信号を出力するＯＲゲー
トとを有するｎ（≧２）個の遅延部が縦続接続された可
変遅延部と、 所望の遅延時間情報に基づいて前記複数個の遅延部の中
から少なくとも１個の遅延部を選択し、この選択された
遅延部内の選択回路が対応する遅延素子を選択するよう
に動作する制御信号を送出する制御手段と、 を備え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延
時間の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分
解能をＲｅｓ、全体の遅延時間の絶対誤差の最良値、最
悪値を各々ｄａｂ，ｄａｗ、ｉ（１≦ｉ≦ｎ）番目の遅
延部の遅延素子の遅延時間の相対誤差の最良値、最悪値
を各々ｄｒｂｉ，ｄｒｗｉとすると、次の条件 【数２】 を満たすことを特徴とする可変遅延回路。 - 【請求項３】各々が、遅延素子と、入力信号を前記遅延
素子を通すか否かを選択する選択回路と、選択された遅
延素子の出力かまたは前記入力信号を出力するＯＲゲー
トとを有するｎ（≧２）個の遅延部が縦続接続された可
変遅延部と、 所望の遅延時間情報に基づいて前記複数個の遅延部の中
から少なくとも１個の遅延部を選択し、この選択された
遅延部内の選択回路が対応する遅延素子を選択するよう
に動作する制御信号を送出する制御手段と、 を備え、ｋ（１≦ｋ≦ｎ）番目の遅延部遅延素子の遅延
時間の設計値Ｄk は、遅延時間の可変幅をＳｐａｎ、分
解能をＲｅｓ、全体の遅延時間の絶対誤差の最良値、最
悪値を各々ｄａｂ，ｄａｗ、ｉ（１≦ｉ≦ｎ）番目の遅
延部の遅延素子の遅延時間の相対誤差の最良値、最悪値
を各々ｄｒｂｉ，ｄｒｗｉ、ＯＰＴを正の数とすると、
次の条件 【数３】 を満たすことを特徴とする可変遅延回路。 - 【請求項４】前記可変遅延部は、ｍ（２≦ｍ≦ｎ−２）
個の遅延部が縦続接続された第１の可変遅延部と、ｎ−
ｍ個の遅延部が縦続接続された第２の可変遅延部とに分
割され、 前記遅延時間情報はコード化されたｎビットの信号であ
り、 前記制御手段は、第１および第２の制御回路に分割さ
れ、 前記第１の回路は前記遅延時間情報の上位ｍビットに基
づいて、前記第１の可変遅延部の中から１つの遅延部を
選択し、この選択された遅延部内の選択回路が対応する
遅延素子を選択するように動作する制御信号を出力する
とともに、前記選択した遅延部から遅延時間の設計値
と、実際の遅延時間との差の情報のテーブルを有してお
り、 前記第２の制御回路は前記遅延時間情報の下位ｎ−ｍビ
ットと、前記第１の制御回路から出力される差の情報と
に基づいて前記第２の可変遅延部の中から１つの遅延部
を選択し、この選択された遅延部内の選択回路が対応す
る遅延素子を選択するように動作する制御信号を出力す
ることを特徴とする請求項１乃至３のいずれかに記載の
可変遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31077898A JP3280921B2 (ja) | 1998-10-30 | 1998-10-30 | 可変遅延回路 |
| US09/389,247 US6184735B1 (en) | 1998-10-30 | 1999-09-03 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31077898A JP3280921B2 (ja) | 1998-10-30 | 1998-10-30 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138569A JP2000138569A (ja) | 2000-05-16 |
| JP3280921B2 true JP3280921B2 (ja) | 2002-05-13 |
Family
ID=18009369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31077898A Expired - Fee Related JP3280921B2 (ja) | 1998-10-30 | 1998-10-30 | 可変遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6184735B1 (ja) |
| JP (1) | JP3280921B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765419B2 (en) | 2002-03-11 | 2004-07-20 | Infineon Technologies Ag | Dynamic delay line control |
| US7667500B1 (en) * | 2006-11-14 | 2010-02-23 | Xilinx, Inc. | Glitch-suppressor circuits and methods |
| JP2010056677A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | デューティ可変回路 |
| US8248136B1 (en) * | 2011-01-17 | 2012-08-21 | Lattice Semiconductor Corporation | Low-power, glitch-less, configurable delay element |
| TWI828875B (zh) * | 2020-03-11 | 2024-01-11 | 聯華電子股份有限公司 | 延遲單元 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764093A (en) * | 1981-11-28 | 1998-06-09 | Advantest Corporation | Variable delay circuit |
| JP2582250B2 (ja) | 1986-10-03 | 1997-02-19 | 日本電信電話株式会社 | タイミング信号遅延回路装置 |
| US5389843A (en) * | 1992-08-28 | 1995-02-14 | Tektronix, Inc. | Simplified structure for programmable delays |
| US5646568A (en) * | 1995-02-28 | 1997-07-08 | Ando Electric Co., Ltd. | Delay circuit |
-
1998
- 1998-10-30 JP JP31077898A patent/JP3280921B2/ja not_active Expired - Fee Related
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1999
- 1999-09-03 US US09/389,247 patent/US6184735B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000138569A (ja) | 2000-05-16 |
| US6184735B1 (en) | 2001-02-06 |
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