JP3116922B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、駆動ノードに対
する負荷駆動能力を制御することのできる半導体集積回
路に関するものである。

【０００２】

【従来の技術】一般に、半導体装置に利用した様々な回
路は、配線を介して接続された多数の半導体装置により
構成される。言い換えると、１つの回路機能を実現する
ためには、一般に多数の半導体装置を要する。したがっ
て、１つの半導体装置の出力端子には、配線を介して多
くの半導体装置または素子が接続される。半導体装置
は、その出力端子に接続されたこれらの負荷を駆動する
ための出力バッファを有する。出力バッファは、半導体
装置内で発生された出力すべきデータ信号に応答して、
出力端子および配線を介して接続された負荷を駆動す
る。半導体装置が複数の出力端子を有するとき、各端子
ごとに出力バッファが設けられる。

【０００３】図１１は、半導体装置８内に設けられた従
来の出力バッファ８１ないし８３のブロック図である。
図１１を参照して、この半導体装置８は、入力端子を介
して与えられた入力信号に応答して、出力すべきデータ
信号を発生する処理回路８０と、処理回路８０から発生
された出力データ信号を受けるように接続された出力バ
ッファ８１ないし８３とを含む。各出力バッファ８１な
いし８３は、出力端子１０１ないし１０３にそれぞれ接
続された負荷を駆動する。

【０００４】前述のように、半導体装置８の各出力端子
１０１ないし１０３には、配線を介して負荷が接続され
る。一般に配線は接地に対して容量を有する。これに加
えて、出力端子に接続された半導体装置が一般に入力容
量を有するので、配線容量を含めて負荷を容量により等
価的に表すことができる。したがって、図１１のよう
に、各出力端子１０１ないし１０３には、配線を介して
等価容量Ｃ１ないしＣ３が接続される。

【０００５】従来の出力バッファ８１ないし８３は、同
じ負荷駆動能力を有する。負荷駆動能力は、単位時間あ
たりの負荷への電流供給能力として定義される。他方、
出力端子１０１ないし１０３に接続された各等価容量Ｃ
１ないしＣ３の値は、必ずしも同じでない。というの
は、各出力端子１０１ないし１０３がそれぞれ長さの異
なった配線を介してそれぞれ異なった数の半導体装置に
接続されているからである。以下の説明では、等価容量
Ｃ１ないしＣ３が次の関係を満たすものと仮定する。 Ｃ１＜Ｃ２＜Ｃ３ …（１）

【０００６】図１２は、図１１に示した各出力バッファ
８１ないし８３からそれぞれ出力される出力信号の変化
を示す波形図である。前述のように、各出力端子１０１
ないし１０３に接続された負荷、すなわち各等価容量Ｃ
１ないしＣ３の値がそれぞれ異なっているので、各端子
を介して出力される出力信号Ｓ１ないしＳ３の波形が異
なる。すなわち、各出力信号Ｓ１ないしＳ３の立上がり
に要する時間（立上がり時間）および立下がりに要する
時間（立下がり時間）がそれぞれ異なる。

【０００７】出力端子１０１には最も小さな値を有する
等価容量Ｃ１が接続されているので、出力信号Ｓ１がす
ばやく立上がり、かつすばやく立下がる。これに対し、
出力端子１０３には最も大きな値を有する等価容量Ｃ３
が接続されているので、出力信号Ｓ３がゆっくりと立上
がり、かつゆっくりと立下がる。出力端子１０２には中
間の値を有する等価容量Ｃ２が接続されているので、出
力信号Ｓ２は信号Ｓ１およびＳ３の中間の速度で立上が
り、かつ立下がる。

【０００８】

【発明が解決しようとする課題】以上のように構成され
た各出力バッファ８１ないし８３は同じ負荷駆動能力を
有しているのであるが、出力端子１０１ないし１０３に
接続される負荷の値が異なっているので、出力信号Ｓ１
ないしＳ３が変化するのに要する時間が異なることが指
摘される。すなわち、各出力端子１０１ないし１０３に
それぞれ値の異なった負荷、すなわち等価容量Ｃ１ない
しＣ３が接続されているので、これらの等価容量Ｃ１な
いしＣ３を充電および放電するのに要する時間が異な
る。したがって、図１２に示したように出力信号Ｓ１な
いしＳ３の波形が異なることになる。

【０００９】その結果、たとえば信号Ｓ３が論理「Ｈ」
を示すタイミングは、信号Ｓ１が論理「Ｈ」を示すタイ
ミングよりも遅延されることになる（図１１に示した処
理回路８０は同じタイミングで論理「Ｈ」を要求してい
るものと仮定する）。すなわち、図１２に示したよう
に、各出力信号Ｓ１ないしＳ３が論理「Ｈ」を示す時刻
ｔ_H1、ｔ_H2およびｔ_H3がそれぞれ異なる。その結果、出
力端子１０１ないし１０３に接続された論理回路におい
て、時刻ｔ_H1から時刻ｔ_H2または時刻ｔ_H3までの期間に
おいて誤った論理処理が行われる可能性がある。すなわ
ちタイミングエラーが引き起こされる。

【００１０】これに加えて、出力バッファの負荷駆動能
力が最適な値値に設定される必要があることも指摘され
る。すなわち、立上がり時間および立下がり時間を最小
限にするためあまりにも大きな負荷駆動能力が設定され
た場合では、オーバーシュート、アンダーシュートおよ
びリンギングが発生しやすい。このことは、負荷駆動能
力を最適な値に設定することすなわち負荷駆動能力の制
御が必要であることを意味する。さらには、出力バッフ
ァにおいてあまりに大きな負荷駆動能力を設定すること
は消費電力を増加させることになる。したがって、負荷
駆動能力の制御は消費電力の制御、すなわち消費電力を
減少させることをも可能とする。

【００１１】この発明は、上記のような課題を解決する
ためになされたもので、駆動ノードに存在する負荷容量
に依らずに、駆動ノードの駆動時間を調整できる半導体
集積回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体集
積回路は、データ信号に応答して駆動ノードを所定の電
位レベルへと駆動する駆動回路、第一の端子に入力信号
を受け、第二の端子からデータ信号として供給し、第三
の端子に受ける第一のクロック信号に同期して導通する
第一のトランジスタ、参照電位と駆動ノードに生じる電
位とを比較する比較回路、駆動ノードと比較回路との間
に接続され、第二のクロック信号に同期して導通する第
二のトランジスタ、および、比較回路からの比較結果を
示す出力信号に従って駆動回路の駆動ノードへ供給する
電流量を調整するように駆動回路を制御する制御回路を
備えている。第一のクロック信号を複数回発生させると
共に、第一のクロック信号が発生する毎に第一のクロッ
ク信号から同じタイミングだけ遅延するように第二のク
ロック信号を発生させるタイミング信号発生回路、若し
くは、第二のトランジスタと接地との間に接続されたキ
ャパシタをさらに備えてもよい。 また、互いの入力が互
いの出力に接続された第一および第二のインバータ、お
よび、第一および第二のインバータの間に接続され、第
一のクロック信号に従い第一のトランジスタとは相補的
に導通する第三のトランジスタを備えてもよい。第一の
インバータには第一のトランジスタの第二の端子が接続
される。さらに第一のクロック信号に基づき、第三のト
ランジスタが非導通から導通へ変化したことに同期して
比較回路の比較結果を保持し制御回路へ出力するラッチ
回路を備えてもよい。 また、この発明に係る別の半導体
集積回路は、互いに異なる電流値を有する複数の電流を
選択的に駆動ノードに供給する駆動回路、参照電位と前
記駆動ノードの電位とを比較する比較回路、および、リ
セット信号に応答してリセット値を保持し複数の出力端
子から出力すると共に、比較回路の比較結果に従いクロ
ック信号の第一のレベルから第二のレベルへの変化に同
期してその保持する値から所定値分だけ計数して別の値
を保持し複数の出力端子から出力する計数動作をリセッ
ト値から繰り返し行う計数回路を備えている。計数回路
は、前記複数の電流にそれぞれ対応した互いに異なる複
数の値を出力することができる。そして駆動回路 は、計
数回路から出力される値を受け、その値に対応した電流
を前記駆動ノードに供給している。 計数回路は、保持す
る値から所定値分だけ増加の計数および減少の計数を行
うことができ、比較回路の比較結果により増加の計数か
減少の計数かが決定されるアップダウンカウンタであっ
てもよい。 駆動回路は、計数回路における複数の出力端
子にそれぞれ対応して設けられ、接続ノードに並列的に
接続されると共に、互いに２のべき乗倍の関係になるよ
うな定電流値を有する電流をそれぞれ発生する複数の定
電流源を有している。各々は対応する出力端子からのビ
ット信号に従って接続ノードに電流を発生している。

【００１３】

【発明の実施の形態】この発明の一実施の形態を示す出
力バッファ１０が図１に示される。この出力バッファ１
０は、図１１に示した半導体集積回路８内の出力バッフ
ァ８１ないし８３の代わりに適用することができる。図
１を参照して、この出力バッファ１０は、出力されるべ
きデータ信号Ｖｉを受けるラッチ回路１と、ラッチ回路
１によりラッチされた信号Ｖ２を受けるドライバ回路２
と、ドライバ回路２から発生された出力電圧Ｖｏと参照
電圧源４から発生された参照電圧Ｖｒｅｆとを比較する
コンパレータ３と、コンパレータ３から発生された比較
信号ＣＭＰに応答してドライバ回路２を制御する制御回
路５とを含む。ラッチ回路１、コンパレータ３および制
御回路５を制御するのに必要な信号φ１、φ２およびＲ
Ｓは、タイミング信号発生回路から発生される。

【００１４】動作において、負荷駆動能力設定モード
（トレーニングモード）を指定する信号Ｓｍがモード端
子ＭＤを介して与えられる。タイミング信号発生回路６
は、この信号Ｓｍに応答してリセット信号ＲＳ、クロッ
ク信号φ１およびφ２を発生する。参照電圧源４は、電
圧制御端子Ｖｃを介して与えられる制御信号Ｓｃに応答
して、参照電圧Ｖｒｅｆを発生する。タイミング信号発
生回路６は、モード信号Ｓｍに応答してリセット信号Ｒ
Ｓを制御回路５に与えた後、クロック信号φ１およびφ
２を繰返し発生する。

【００１５】図２を参照して、タイミング発生回路６
は、予め与えられた時間間隔Δｔｃを有する時刻ｔ３お
よびｔ４において、クロックφ１およびφ２をそれぞれ
発生する。制御可能な参照電圧Ｖｒｅｆのレベルが図２
内に示される。図２に示した曲線Ｐ、ＱおよびＲは、そ
れぞれ異なった負荷駆動能力が設定されているときの出
力信号Ｖｏの立上がり波形を示す。

【００１６】まず、信号Ｓｍが与えられたとき、タイミ
ング信号発生回路６がリセット信号ＲＳを発生する。制
御回路５内に設けられたカウンタ（図示せず）が信号Ｒ
Ｓに応答してリセットされる。タイミング信号発生回路
６がクロック信号φ１を発生し、時間Δｔｃの経過後ク
ロック信号φ２を発生する。ラッチ回路１は、信号φ１
に応答して出力されるべきデータ信号Ｖｉをラッチす
る。ラッチされた信号電圧Ｖ２はドライバ回路２に与え
られる。ドライバ回路２は、初期負荷駆動能力に基づい
て出力信号Ｖｏを発生する。出力信号Ｖｏはコンパレー
タ３に与えられる。コンパレータ３は、出力信号Ｖｏと
参照電圧源４から発生された参照電圧Ｖｒｅｆとを比較
する。コンパレータ３はこの比較結果を示す信号ＣＭＰ
を発生し、その信号ＣＭＰを制御回路５に与える。制御
回路５は、信号ＣＭＰに応答してドライバ回路２の負荷
駆動能力を制御するための信号Ｓ０、Ｓ１およびＳ２を
出力する。ドライバ回路２の負荷駆動能力は、信号Ｓ
０、Ｓ１およびＳ２に応答して制御される。

【００１７】たとえば、ドライバ回路２が図２に示した
曲線Ｐに示した信号Ｖｏを出力したとき、コンパレータ
３が「０」の信号ＣＭＰを出力する。制御回路５はこの
信号ＣＭＰに応答してドライバ回路２の負荷駆動能力を
減少させる。他方、ドライバ回路２が曲線Ｒにより示す
ように変化したとき、コンパレータ３が「１」の信号Ｃ
ＭＰを発生する。制御回路５は信号ＣＭＰに応答してド
ライバ回路２の負荷駆動能力を上昇させる。すなわち、
ドライバ回路２の負荷駆動能力を上昇させるまたは減少
させるの判断は、クロック信号φ２が与えられたときの
出力信号Ｖｏと参照電圧Ｖｒｅｆとの比較結果によって
決められる。

【００１８】Ｖｏ＞Ｖｒｅｆ（曲線Ｐ）のとき、ドライ
バ回路２の負荷駆動能力が減じられる。他方Ｖｏ＜Ｖｒ
ｅｆ（曲線Ｒ）のとき、ドライバ回路２の負荷駆動能力
が上昇される。クロック信号φ１およびφ２を繰り返し
発生し、ドライバ回路２の負荷駆動能力を上記のように
繰り返し制御することにより、ドライバ回路２が曲線Ｑ
に示すような負荷駆動能力を有するように制御される。

【００１９】図１に示したラッチ回路１が図３に示され
る。図３を参照して、ラッチ回路１は、３つのインバー
タ１１ないし１３と、ＣＭＯＳトランスミッションゲー
ト１４および１５とを含む。動作において、トランスミ
ッションゲート14は高レベルの信号φ１に応答して入力
信号Ｖｉをインバータ１２に与える。信号φ１が立下が
った後、トランジスタミッションゲート１５がＯＮする
ので、２つのインバータ１２および１３によりフリップ
フロップが構成される。入力信号Ｖｉはこのフリップフ
ロップにより保持され、保持された信号Ｖ２が出力され
る。

【００２０】図４を参照して、図１に示したコンパレー
タ３が示される。このコンパレータ３は、クロック信号
φ２に応答して動作するＣＭＯＳトランスミッションゲ
ート３１と、インバータ３２と、信号Ｖｏを保持するキ
ャパシタ３３と、保持された信号電圧Ｖｏ’および参照
電圧Ｖｒｅｆに応答して動作する差動増幅器３４とを含
む。動作において、高レベルの信号φ２が与えられたと
き、トランスミッションゲート３１がＯＮするので、入
力信号Ｖｏがキャパシタ３３により保持される。差動増
幅器３４は、保持された信号電圧Ｖｏ’を参照電圧Ｖｒ
ｅｆと比較し、比較結果を示す信号ＣＭＰを出力する。
Ｖｏ’＜Ｖｒｅｆのとき、差動増幅器３４が「１」の信
号ＣＭＰを出力する。Ｖｏ’＞Ｖｒｅｆのとき、差動増
幅器３４が「０」の信号ＣＭＰを出力する。

【００２１】図４に示した差動増幅器３４の例が図５に
示される。図５を参照して、この差動増幅器３４は、Ｐ
ＭＯＳトランジスタ３４１ないし３４３と、ＮＭＯＳト
ランジスタ３４４ないし３４７とを含む。トランジスタ
３４６ないし３４７は、各ゲートがバイアス電圧Ｖ_B を
受けるように接続される。したがって、各トランジスタ
３４６および３４７は、それぞれ定電流源として動作す
る。

【００２２】図１に示した制御回路５が図６に示され
る。図６を参照して、この制御回路５は、コンパレータ
３から出力された信号ＣＭＰを保持するためのラッチ回
路５１と、ラッチ回路５１から出力される信号Ｓｕｄに
応答して動作するアップダウンカウンタ５２と、クロッ
ク信号φ１を分周する分周器５３と、アップダウンカウ
ンタ５２からの出力信号を保持する３ビットのラッチ回
路５４とを含む。以下の説明では、図１に示したドライ
バ回路２の負荷駆動能力は、８段階に制御可能なものと
仮定する。したがって、ドライバ回路２の負荷駆動能力
を制御するための信号Ｓ０ないしＳ２が３ビットのラッ
チ回路５４内にストアされる。

【００２３】動作において、ラッチ回路５４が信号φ１
の立上がりに応答して信号ＣＭＰを保持し、保持された
信号Ｓｕｄをアップダウンカウンタ５２に与える。分周
器５３はクロック信号φ１を分周し、分周された信号Ｓ
_Q をアップダウンカウンタ５２に与える。したがって、
アップダウンカウンタ５２はクロック信号Ｓ_Q により制
御される。したがって、アップダウンカウンタ５２は、
ラッチ回路５１からの信号Ｓｕｄに応答して、そのカウ
ント値を増加または減少させる。すなわち、「１」の信
号ＣＭＰが与えられたとき、カウンタ５２がカウント値
をカウントアップする。他方、「０」の信号ＣＭＰが与
えられたとき、カウンタ５２はそのカウント値カウント
ダウンさせる。カウンタ５２によりカウントされた値
は、ラッチ回路５４により保持され、保持された信号Ｓ
０ないしＳ２が図１に示したドライバ回路２に与えられ
る。

【００２４】図６に示したアップダウンカウンタ５２が
図７に示される。図７を参照して、このアップダウンカ
ウンタ５２は、それぞれが同様の回路構成を有する１ビ
ットのカウンタ素子９０ないし９２を含む。動作におい
て、各カウンタ素子９０ないし９２は、供給されたクロ
ック信号Ｓ_Q により駆動される。各カウンタ素子９０な
いし９２は、共通に与えられるカウント信号Ｓｕｄに応
答してカウント値を増加および減少させる。下位のカウ
ンタ素子から桁上げ信号Ｃｏが上位のカウンタ素子に与
えられる。カウンタ素子９０ないし９２によってカウン
トされた信号Ｓ０ないしＳ２は、図６に示したラッチ回
路５４に与えられる。

【００２５】図１に示したドライバ回路２が図８に示さ
れる。図８を参照して、このドライバ回路２は、ＰＭＯ
Ｓトランジスタ２５および２７によって構成された第１
のカレントミラ回路７ａと、ＮＭＯＳトランジスタ２６
および２８によって構成された第２のカレントミラ回路
７ｂと、各カレントミラ回路７ａおよび７ｂの一次側を
流れる電流を設定する電流設定部２１および２２とを含
む。各トランジスタ２５および２７のトランジスタサイ
ズの比は、１：ｎに設定される。同様に、各トランジス
タ２６および２８のトランジスタサイズの比は、１：ｎ
に設定される。

【００２６】第１のカレントミラ回路のための電流設定
部２１は、それぞれが予め定めた電流値を有する４つの
定電流源２３、７３、７６および７９を含む。定電流源
２３は、第１のカレントミラ回路のためのオフセット電
流Ｉｏｓを供給する。各定電流源７３、７６および７９
は、値Ｉｏ、２Ｉｏ、４Ｉｏを有する定電流をそれぞれ
発生する。第１のカレントミラ回路７ａの入力側ノード
Ｎ１と接地との間にＮＭＯＳトランジスタ７１と、ＰＭ
ＯＳトランジスタ７２と、定電流源７３とが直列に接続
される。同様に、ＮＭＯＳトランジスタ７４、ＰＭＯＳ
トランジスタ７５および定電流源７６が直列に接続され
る。さらには、ＮＭＯＳトランジスタ７７、ＰＭＯＳト
ランジスタ７８および定電流源７９が直列に接続され
る。

【００２７】トランジスタ７１、７４および７７は、各
ゲートが図１に示したラッチ回路１から発生された出力
信号Ｖ２を受けるように接続される。トランジスタ７２
は、ゲートが制御回路５から発生された信号／Ｓ０を受
けるように接続される。同様に、トランジスタ７５は、
ゲートが信号／Ｓ１を受けるように接続される。さらに
は、トランジスタ７８は、ゲートが信号／Ｓ２を受ける
ように接続される。

【００２８】第２のカレントミラ回路７ｂのための電流
設定部２２は、電流設定部２１と類似の回路構成を有す
る。第２のカレントミラ回路７ｂの入力側ノードＮ２と
電源Ｖｄｄとの間に、定電流源２４、１７３、１７６お
よび１７７と、ＮＭＯＳトランジスタ１７２、１７５お
よび１７８と、ＰＭＯＳトランジスタ１７１、１７４お
よび１７９とが接続される。トランジスタ１７１、１７
４および１７９は、各ゲートが信号Ｖ２を受けるように
接続される。トランジスタ１７２、１７５および１７８
は、各ゲートが信号Ｓ０、Ｓ１およびＳ２をそれぞれ受
けるように接続される。したがって、トランジスタ７２
および１７２は、信号／Ｓ０およびＳ０に応答して、互
いに同期してＯＮする。同様に、トランジスタ７５およ
び１７５は、信号／Ｓ１およびＳ１に応答して、互いに
同期してＯＮする。トランジスタ７８および１７８も、
信号／Ｓ２およびＳ２に応答して、互いに同期してＯＮ
する。その結果、制御回路から発生される信号Ｓ０ない
しＳ２に基づいて、次の表１に示す電流が電流設定回路
部２１および２２において設定される。

【００２９】

【表１】

【００３０】ここで、Ｉｏｕｔは、ドライバ回路２から
負荷へ供給される電流を示す。また、値「０」は低レベ
ルの信号を示し、値「１」は高レベルの信号を示す。動
作において、トランジスタ７２、７５、７８、１７２、
１７５および１７８が制御回路５から発生された信号Ｓ
０ないしＳ２に応答してＯＮまたはＯＦＦする。その結
果、第１および第２のカレントミラ回路７ａおよび７ｂ
の各入力側に流れるべき電流値が決定される。したがっ
て、トランジスタ２７および２８をそれぞれ流れる駆動
電流Ｉｏｕｔが表１に従って決定される。トランジスタ
７１、７４、７７、１７１、１７４および１７９は、ラ
ッチ回路１から発生された信号Ｖ２に応答して動作す
る。したがって、このドライバ回路２が信号Ｓ０ないし
Ｓ２によって設定された負荷駆動能力を有することが理
解される。

【００３１】以上により、図１に示した出力バッファ回
路１０を構成する回路の例が説明された。次に、図９に
示したタイミングチャートおよび図１０に示したフロー
図を参照して、図１に示した出力バッファ１０の動作を
まとめて説明する。

【００３２】まず、ステップ８１において、モード指定
信号Ｓｍが与えられ、負荷駆動能力を設定するためのト
レーニングモードが指定される。図１に示したタイミン
グ信号発生回路６は、信号Ｓｍに応答してリセット信号
ＲＳを制御回路５に与える。図６に示したアップダウン
カウンタ５２は、リセット信号ＲＳに応答してリセット
される（ステップ８２）。次に、ステップ８３におい
て、出力すべきデータ信号Ｖｉが「１」となるよう図１
１に示した処理装置８０を設定する。これにより、図１
に示した出力バッファ１０は、高レベルの信号Ｖｉを受
け、立上がりを示す出力信号Ｖｏを発生することにな
る。

【００３３】ステップ８４において、タイミング信号発
生回路６がクロック信号φ１およびφ２を図９に示した
タイミングで発生する。すなわち、クロック信号φ１が
立上がってから時刻Δｔｃが経過した後、クロック信号
φ２が立上がる。信号φ２が立上がったときの出力信号
Ｖｏおよび参照電圧Ｖｒｅｆが比較される。この比較結
果に基づいて、コンパレータ３が信号ＣＭＰを出力する
（ステップ８５）。信号ＣＭＰが「１」のとき、カウン
トアップを命令する高レベルの信号Ｓｕｄが図６に示し
たアップダウンカウンタ５２に与えられる。他方、信号
ＣＭＰが「０」のとき、カウントダウンを命令する低レ
ベルの信号Ｓｕｄがアップダウンカウンタ５２に与えら
れる（ステップ８７）。

【００３４】図６に示したアップダウンカウンタ５２
は、高レベルの信号Ｓｕｄに応答して、信号Ｓ０ないし
Ｓ２によって規定されるカウント値をｎからｎ＋１に増
加させる。他方、アップダウンカウンタ５２は、低レベ
ルの信号Ｓｕｄに応答して、信号Ｓ０ないしＳ２によっ
て規定されるカウント値をｍからｍ−１に減じる。

【００３５】ステップ８８のおいて、前述のステップ８
４、８５および８６または８７の処理が所定の回数、す
なわちこの場合では８回繰返されたか否かが判定され
る。これらの処理が８回繰返されるまでは、ステップ８
４、８５および８６または８７の処理が繰返される（ス
テップ８８）。８回繰返した後、この負荷駆動能力の設
定のためのトレーニングモードが終了する。

【００３６】上記の実施の形態では、図１に示したドラ
イバ回路２の制御可能な負荷駆動能力が８段階にわたっ
て制御可能な場合について説明されたが、必要に応じて
これらの段階の数を増加すればより詳細にドライバ回路
２の負荷駆動能力を設定することができる。参照電圧源
４から発生される参照電圧Ｖｒｅｆは、信号Ｓｃにより
外部的に制御することができる。このことは、参照電圧
レベルＶｒｅｆの制御により、図１に示したドライバ回
路２の設定されるべき負荷駆動能力が任意の値に設定で
きることを意味する。

【００３７】上記のように、図１に示した出力バッファ
１０を半導体集積回路に適用することにより、出力信号
Ｖｏが論理「Ｈ」を示すタイミングを制御できることが
指摘される。これにより、図１２に示したような論理
「Ｈ」を示す時刻ｔ_H1、ｔ_H2およびｔ_H3のずれによって
引き起こされるタイミングエラーの発生が防がれる。こ
れに加えて、参照電圧源４から発生される参照電圧Ｖｒ
ｅｆを制御することにより、負荷駆動能力を最適な値に
設定することができる。このことは、オーバーシュー
ト、アンダーシュートおよびリンギングなどの発生を防
ぐことができることを意味する。さらには、負荷に応じ
て最適な負荷駆動能力が設定できるので、図１に示した
出力バッファ１０が消費電力の低減に貢献することも指
摘される。

【００３８】

【発明の効果】以上のように、本発明の半導体集積回路
によれば、参照電位と駆動ノードの電位とを比較した結
果に基づき、制御回路は駆動回路を制御して駆動ノード
に供給する電流量を調整することができ、その際、駆動
ノードを駆動するためのデータ信号が駆動回路へ入力さ
れるタイミング、および駆動ノードの電位が比較回路へ
与えられるタイミングがそれぞれ第一のクロック信号、
および第二のクロック信号により決まるので、駆動ノー
ドがローレベル（又はハイレベル）からハイレベル（又
はローレベル）へと駆動される駆動時間を、第一のクロ
ック信号から第二のクロック信号までの遅延時間を設定
することによりうまく調整することができる。 タイミン
グ信号発生回路は第一のクロック信号を複数回発生する
ので、駆動ノードを繰り返し駆動して駆動ノードの駆動
時間を所望の時間に調整することができる。その際、第
一のクロック信号からの遅延が同じになるように第二の
クロック信号を発生するので、駆動ノードの駆動時間を
第一および第二のクロック信号の遅延時間に一致する方
向に序々に調整することができ、精度のよい駆動時間の
調整が可能である。 また、第二のトランジスタと接地と
の間に接続されたキャパシタを備えたことにより、第二
のトランジスタとともに駆動ノードの電位をサンプルす
るサンプルホールド回路が構成され、比較回路は参照電
位と駆動ノードにおける第二のクロック信号が発生した
時点の電位を、精度よく比較することができる。 また、
互いの入力を互いの出力に接続する第一および第二のイ
ンバータと、この第一および第二のインバータの間に接
続され、第一のクロック信号に従い第一のトランジスタ
とは相補的に導通する第三のトランジスタとにより、ラ
ッチ回路が構成され、比較回路および制御回路により駆
動ノードの駆動時間を調整している間に駆動ノードの電
位レベルが変化しないように入力信号を保持することが
できる。 さらに、これとは別のラッチ回路が比較回路の
比較結果を保持し計数回路へ出力するので、比較回路の
比較結果の電位が不安定になっても比較結果を確実に制
御回路を与えることができる。そして第三のトランジス
タが非導通から導通へ変化したことに同期して保持する
ので、その制御に第一のクロック信号を共用することが
できる。 一方、本発明の別の半導体集積回路によると、
参照電位と駆動ノードの電位とを比較した結果に基づき
計数回路が電流を選択するための値を出力し、駆動回路
がその選択された電流を駆動ノードに供給するので、駆
動ノードの駆動時間を調整することができる。この駆動
ノードに供給すべき電流の選択は、既存の計数回路にお
けるクロック信号に同期した計数動作により制御される
ので、駆動ノードの駆動時間を調整するための制御は簡
単になる。例えば、駆動ノードの第一の電位レベルから
第二の電位レベルへ駆動される駆動時間を調整するため
に、参照電位と駆動ノードの電位とを比較する比較回路
は一つ設ければよい。 計数回路は、比較回路の比較結果
により増加の計数か減少の計数かが決定されるアップダ
ウンカウンタであるため、計数回路が増加または減少の
うちの一方方向へ計数するものの、駆動ノードに供給す
べき電流が所望の電流値を越えたとしても、計数回路が
その逆方向の計数により回復することができる。さら
に、駆動回路は、互いに２のべき乗倍の関係になるよう
な定電流値を有する電流をそれぞれ発生し、各々は対応
する出力端子から出力されるビット信号に従って接続ノ
ードに電流を発生する複数の定電流源を有するので、計
数回路は２進数で表現した値を出力する回路により構成
でき、計数回路から駆動回路へ値を伝搬するための配線
を減らせる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態を示す出力バッファ
の回路図である。

【図２】 図１に示した回路の動作を説明するための信
号波形図である。

【図３】 図１に示したラッチ回路の回路図である。

【図４】 図１に示したコンパレータの回路図である。

【図５】 図４に示した差動増幅器の回路図である。

【図６】 図１に示した制御回路のブロック図である。

【図７】 図６に示したアップダウンカウンタの回路図
である。

【図８】 図１に示したドライバ回路の回路図である。

【図９】 図１に示した出力バッファの動作を説明する
ためのタイミングチャートである。

【図１０】 図１に示した出力バッファの負荷駆動能力
を設定するためのフロー図である。

【図１１】 従来の出力バッファの接続例を示すブロッ
ク図である。

【図１２】 図１１に示した出力バッファから出力され
る信号の波形図である。

【符号の説明】

１…ラッチ回路、２…ドライバ回路、３…コンパレー
タ、４…参照電圧源、５…制御回路、６…タイミング制
御発生回路、５２…アップダウンカウンタ、５４…ラッ
チ回路

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 データ信号を受け、このデータ信号に応
   答して駆動ノードを所定の電位レベルへと駆動する駆動
   回路、第一の端子に入力信号を受け、第二の端子からその入力
   信号を前記データ信号として供給し、第三の端子に受け
   る第一のクロック信号に同期して導通する第一のトラン
   ジスタ、 参照電位と前記駆動ノードに生じる電位とを比較する比
   較回路、 前記駆動ノードと比較回路との間に接続され、第二のク
   ロック信号に同期して導通する第二のトランジスタ、お
   よび、 前記比較回路からの比較結果を示す出力信号に従って前
   記駆動回路の前記駆動ノードへ供給する電流量を調整す
   るように前記駆動回路を制御する制御回路を備える、半
   導体集積回路。
2. 【請求項２】 第一のクロック信号を複数回発生させる
   とともに、前記第一のクロック信号が発生する毎に前記
   第一のクロック信号から同じタイミングだけ遅延するよ
   うに第二のクロック信号を発生させるタイミング信号発
   生回路を備える、請求項１記載の半導体集積回路。
3. 【請求項３】 第二のトランジスタと接地との間に接続
   されたキャパシタを備える、請求項１記載の半導体集積
   回路。
4. 【請求項４】 その入力が第一のトランジスタの第二の
   端子に接続された第一のインバータ、 その入力が前記第一のインバータの出力に接続され、そ
   の出力が前記第一のインバータの入力に接続された第二
   のインバータ、および、 前記第一および第二のインバータの間に接続され、第一
   のクロック信号に従い第一のトランジスタとは相補的に
   導通する第三のトランジスタを備える、請求項1記載の
   半導体集積回路。
5. 【請求項５】 第一のクロック信号に基づき、第三のト
   ランジスタが非導通から導通へ変化したことに同期して
   比較回路の比較結果を保持し制御回路へ出力するラッチ
   回路を備える、請求項４記載の半導体集積回路。
6. 【請求項６】 互いに異なる電流値を有する複数の電流
   を選択的に駆動ノー ドに供給する駆動回路、 参照電位と前記駆動ノードの電位とを比較する比較回
   路、および、 各々がハイレベルもしくはローレベルを有するビット信
   号を出力する複数の出力端子と、クロック信号を受ける
   クロック端子と、リセット信号を受けるリセット端子と
   を有し、前記リセット信号に応答してリセット値を保持
   し前記複数の出力端子から出力すると共に、前記比較回
   路の比較結果に従い前記クロック信号の第一のレベルか
   ら第二のレベルへの変化に同期してその保持する値から
   所定値分だけ計数して別の値を保持し前記複数の出力端
   子から出力する計数動作を前記リセット値から繰り返し
   行う計数回路を備え、 前記計数回路は、前記複数の電流にそれぞれ対応した互
   いに異なる複数の値を出力することができ、 前記駆動回路は、前記計数回路から出力される値を受
   け、その値に対応した電流を前記駆動ノードに供給す
   る、半導体集積回路。
7. 【請求項７】 計数回路は、保持する値から所定値分だ
   け増加の計数および減少の計数を行うことができ、前記
   比較回路の比較結果により増加の計数か減少の計数かが
   決定されるアップダウンカウンタである、請求項６記載
   の半導体集積回路。
8. 【請求項８】 駆動回路は、計数回路における複数の出
   力端子にそれぞれ対応して設けられ、接続ノードに並列
   的に接続されると共に、互いに２のべき乗倍の関係にな
   るような定電流値を有する電流をそれぞれ発生し、各々
   は対応する出力端子から出力されるビット信号に従って
   前記接続ノードに電流を発生する複数の定電流源を有す
   る、請求項６記載の半導体集積回路。