JPH07202653A - 時間遅延回路 - Google Patents

時間遅延回路

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JPH07202653A
JPH07202653A JP6240029A JP24002994A JPH07202653A JP H07202653 A JPH07202653 A JP H07202653A JP 6240029 A JP6240029 A JP 6240029A JP 24002994 A JP24002994 A JP 24002994A JP H07202653 A JPH07202653 A JP H07202653A
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JP
Japan
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cmos
pair
channel
delay
transistor
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Withdrawn
Application number
JP6240029A
Other languages
English (en)
Inventor
Bin Guo
ビン・グゥオ
Arthur Hsu
アーサー・ヒュ
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Abstract

(57)【要約】 【目的】 ノイズろ波を必要としない全デジタル時間遅
延を実現する。 【構成】 デジタル的に制御可能な時間遅延回路は正確
かつ選択的に精細な遅延ステップ増分を与えることがで
きる。この増分は１つのＣＭＯＳインバータの時間遅延
のｎ分の１であり得る。この時間遅延回路は遅延の全範
囲および各遅延ステップのサイズを調整する手段を含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は時間遅延の分野に関し、より特
定的には、分解能の非常に高いデジタル的に制御可能な
時間遅延に関する。
【０００２】
【発明の背景】同期動作およびクロック／データ回復動
作、ならびに関連した位相およびタイミングアプリケー
ションでは、タイミングまたは位相エラーが検出された
後にタイミングの調整が必要である。近年、データ回復
に関してはデジタルアプローチがアナログ位相ロックさ
れたループアプローチの代わりとなりつつある。集積回
路技術の登場、特に、相補形金属酸化シリコン（ＣＭＯ
Ｓ）の開発により、安価な全デジタルデータ回復回路が
実現している。たとえば、１段のＣＭＯＳインバータの
長い鎖を用いる遅延技術が公知であり、ここでは１つの
インバータゲートの遅延が最小遅延ステップであり、全
体的な遅延は鎖の長さを選択することによって制御され
る。データのより頻繁な伝送が必要となるにつれて、１
段のＣＭＯＳインバータによる遅延よりも精細なタイミ
ング分解能に対する必要性が高まってきている。現在の
ところ、達成可能な最小インバータ段遅延の範囲は数百
ピコ秒である。
【０００３】ゲートのバイアス制御によって１つのゲー
トを介しての伝播時間が変化する事が公知である。この
概念は、アナログ制御を用いてこれまでに取り入れられ
ているが、高価なノイズろ波が必要である。
【０００４】
【発明の概要】本発明の目的は、ノイズろ波を必要とせ
ずに全デジタル時間遅延を実現することであり、さら
に、１段の伝播遅延を細分して１段の伝播遅延の選択可
能な部分である遅延増分を与えるように、１段で利用可
能な遅延分解能よりもより精細な遅延分解能を提供する
ことである。
【０００５】本発明の他の目的は、ＣＭＯＳ製造プロセ
スおよび抵抗と容量との値がデジタル的に制御可能なＣ
ＭＯＳ回路を用いて、ステップ入力に応答してＣＭＯＳ
出力の立下がり時間中に予め定められたステップを設け
ることである。
【０００６】本発明のさらに他の目的は、増分の均一な
精細な遅延ステップを得ることである。
【０００７】本発明のさらに他の目的は、ＣＭＯＳ製造
プロセスを用いて、ＣＭＯＳトランジスタのうちの１つ
のチャネル幅アスペクト比を選択することによって最小
遅延ステップサイズおよび全遅延範囲の選択を可能にす
るフレキシブルな設計を提供することである。
【０００８】
【実施例】図１Ａを参照して、ｐ２１およびｎ２１を含
む説明用の等価ＣＭＯＳインバータゲート回路ＶＩＮＶ
が、共通入力ｆｔｉおよび共通出力ｆｔｏと直列に示さ
れる。最も正の供給電圧ＶＣＣはｐ２１のソースに接続
され、かつ最も負の電圧Ｖ SSは可変インピーダンス回路
１を介してｎ２１のソースに接続される。可変インピー
ダンス回路１は、Ｒｏｎと可変キャパシタＣｏｎおよび
Ｃｏｆｆとからなるパラレル可変レジスタおよび可変キ
ャパシタネットワークとして示される。また、共通出力
ｆｔｏには分散型負荷キャパシタＣD と、それに従う段
ＣＭＯＳｐ３１およびｎ３１とが結合される。
【０００９】図１Ｂは、入力ステップ信号ｆｔｉの立上
がり端縁に対する図１ＡのＣＭＯＳ回路の応答を示す。
ＣＭＯＳはインバータであるため、ｆｔｏはｆｔｉに対
して反転され、かつ遅延Ｔｏｎを有する。図１Ａの回路
のｆｔｉの立下がり端縁に対する応答は、ｆｔｏにおい
て少量の固定量だけ遅延されるが、この遅延はｒｏｎま
たはｃｏｎの値には依存せず、分散型容量ＣD の固定値
によって制御される。しかしながら、ｆｔｉの立上がり
端縁に対する応答は、図１Ｂに示されるように、Ｒｏｎ
およびＣｏｎの値に応答する。図１Ｂでは、もしＲｏｎ
が最大値に設定されると、遅延値は最大、つまり曲線９
になることがわかる。もしＲｏｎの抵抗をたとえば１０
段階の増分で設定すると、曲線０が抵抗の最小値とな
り、対応するｆｔｏの遅延は最小となる。次の段への移
動点が図１ＢのラインＴｒｉｐ１によって表される電圧
値であるとすれば、各曲線０と１との間の増分遅延差は
公称段遅延ＴＤＮよりもはるかに小さくなることがわか
る。したがって、移動電圧が２．２ボルトよりも大きい
領域では、曲線はほぼ直線に近くなり、各曲線に対応す
る増分時間遅延値はほぼ等しくなることがわかる。以上
が、正確に制御可能な増分の形での、１段のインバータ
の遅延よりも小さい制御可能な時間遅延値を与えるため
に本発明で利用する特徴である。
【００１０】図１Ｂに関しては、時間ｔ＝５００ｐｓで
のｆｔｉの立上がり遷移の開始前には、ｆｔｉの値はロ
ーであり、ｎ２１はオフであり、ｐ２１はオンであり、
ｆｔｏはハイである。反転された出力ｆｔｏとの比較を
可能にするために、図１Ｂには公称反転ｆｔｉが示され
る。ｆｔｏがハイの場合、ＣD はＶＣＣに充電される。
遷移の間、ｐ２１はオフにされ、ｎ２１はオンにされて
いる。放電電流ＩO が流れ始め、これはノードｍｉｄに
おいてＲｏｎを横切って電圧を降下させ、オンキャパシ
タンスＣｏｎとオフキャパシタンスＣｏｆｆから構成さ
れるキャパシタが充電される。Ｃｏｎは、オンである可
変抵抗を作り上げるＭＯＳ装置の容量であり、Ｃｏｆｆ
はオフである回路１の可変抵抗の容量である。もしＲｏ
ｎが大きい場合、ｍｉｄに大きな電圧が現れ、このため
ｐ２１とｎ２１の間の共通点におけるｆｔｏは遷移の間
にＶＣＣ−ＩO （ｔ）Ｒｏｎまで減少する。
【００１１】図２を参照すると、小さな制御可能な増分
遅延回路を提供するための本発明の好ましい実施例が示
される。破線ＶＩＮＶ中の回路は図１Ａに示される回路
と同じであるが、ノードｍｉｄとＶSSとの間に接続され
たパラレルｎチャネルＭＯＳゲートＮ０ないしＮ９を含
む回路によってＲｏｎ、ＣｏｎおよびＣｏｆｆが設けら
れる。ｎチャネルＭＯＳ装置のゲート端子は制御信号Ｆ
Ｓ０、ＦＳ１ないしＦＳ９に接続される。抵抗を最小に
することを所望する場合は、制御信号ＦＳ０ないしＦＳ
９のすべてはＭＯＳゲートＮ０ないしＮ９がすべてパラ
レルとなるようにハイに設定され、このためＲON＝１／
（１／ＲＮ０＋…＋１／ＲＮ９）となる。この状態で、
Ｃｏｎ＝Ｃ0on ＋＋Ｃ9on である。抵抗を最大にするこ
とを所望する場合は、ＦＳ０はハイとなり、ＦＳ１ない
しＦＳ９はローとなる。この場合、Ｒｏｎ＝Ｒｏおよび
Ｃ0 ｏｎ＝ＣＮＯおよびＣｏｆｆ＝Ｃoff ＋…Ｃ9offで
あり、ここで全容量＝Ｃｏｎ＋Ｃｏｆｆである。
【００１２】図２は、ＣＭＯＳトランジスタｐ１１とｎ
１１との第１のインバータ対のゲートが信号ｉｎに共通
接続されていることを示す。ｐ１１のソースはＶＣＣに
接続され、ｎ１１のソースはＶSSに接続される。共通ド
レインはノードｆｔｉであり、これは図１Ａのｆｔｉノ
ードに対応し、かつ調整可能な時間遅延ジェネレータ段
ＶＩＮＶへの入力である。ｆｔｏノードはＣＭＯＳ対ｐ
３１およびｎ３１に結合され、かつまたｐ１１およびｎ
１１と同じ態様で電源に結合される。共通ドレイン出力
ａｂｃはｎチャネルＭＯＳｎ４１のゲートに結合され、
これはｐチャネルＭＯＳトランジスタｐ４１ないしｐ４
５に結合される。ｐ４１とｐ４２とのゲートはノードａ
ｂｃに接続され、かつソースはＶＣＣに接続される。ｐ
４１ないしｐ４５のドレインはｎ４１のドレインに結合
され、そのソースはＶSSに接続される。ｎ４１のドレイ
ンは出力ノードｏ１である。
【００１３】図３は図２のノードｉｎ、ｆｔｉ、ｍｉ
ｄ、ｆｔｏ、ａｂｃおよびｏ１の電圧のタイミング図で
ある。
【００１４】１０、２０、３０および４０で示される曲
線変化の集団は、トランジスタＦＳ０ないしＦＳ９のう
ちのどれが付勢されるかに依存する交流波形である。Ｃ
ｏｄｅ０が選択されると最小時間遅延ｔdfo が生じ、Ｃ
ｏｄｅ９が選択されると最大時間遅延が生じる。図４は
制御コード０ないし９を用いて１０段階の遅延増分を選
択するための１０ビットコード言語用の真偽表の一実施
例を示し、制御コード０ないし９はＶＩＮＶ回路につい
て漸次より少ないパラレルのトランジスタを選択する。
より精細な増分を所望する場合は異なる数の制御ゲート
を用いることもでき、１６のユニークなコードを与える
ためにコードコンバータを４ビットコードとともに用い
ることができる。
【００１５】図５を参照すると、図１Ｂの一部の理想化
された波形集団２０が示され、これはｆｔｏにおけるこ
れらの曲線の立下がり端縁の動作特徴を示すためのもの
である。遅延を実行するために制御可能な２つのパラメ
ータが存在する。図２の次段ｎ３１およびｐ３１の移動
電圧は、最小遅延から最大遅延までの遅延範囲を定める
ように調整可能である。ｎ３１／ｐ３１トランジスタ上
で移動電圧０の場合、遅延範囲はＲq0である。移動電圧
レベルがｔｒｉｐ１レベル、ｔｒｉｐ２レベル等へと減
少するにつれて、遅延範囲はＲq1、Ｒq2へとそれぞれ増
大する。
【００１６】調整可能な他のパラメータは各コードごと
の立下がり端縁の勾配、すなわちスルーレートであり、
このため遅延ステップサイズもまた制御可能である。ス
ルーレートは、ｐチャネル対ｎチャネルのＣＭＯＳトラ
ンジスタのチャネル幅の比の関数として制御可能であ
る。この比はアスペクト比＝Ｗｐ／Ｗｎと呼ばれる。続
く段ｐ３１／ｎ３１および（ｐ４１＋ｐ４２）／ｎ４１
のＷｐ／Ｗｎ比を選択することにより、遅延ステップサ
イズおよび出力ｏ１における全遅延範囲は、たとえば１
段のインバータの遅延が１０ステップとなるようにパラ
メータを調整するといったように、所望により微調整す
ることができる。
【００１７】図５に示されるように曲線集団の立下がり
端縁のほぼ直線部分において移動点が発生する限り、図
２の出力ｏｔは図６に示されるようになり、曲線集団の
立上がり端縁はすべて同じ勾配で平行になることがわか
り、このため遅延はそれに続くいかなる負荷段の移動点
にも感応しない。
【００１８】図５の曲線集団３０で示される遅延ステッ
プサイズおよび全範囲の増幅の型は、ノードａｂｃにお
ける対応する立上がり端縁を示す。これは遅延が入力勾
配にも依存するためである。
【００１９】図７は、プログラム可能なリアルタイム遅
延ステップサイズおよび遅延範囲較正を可能にする本発
明の他の実施例を示す。図５に関連して説明したよう
に、曲線集団３０は、ｐチャネルトランジスタ対ｎチャ
ネルトランジスタのチャネル幅のアスペクト比を変える
ことによって調整可能である。ＣＭＯＳｐ４１／ｎ４１
のｐチャネル部分に平行となるように切換え可能な複数
個のｐチャネルＭＯＳトランジスタを設けることによっ
て、ｐ４１／ｎ４１のアスペクト比はプログラム可能で
ある。
【００２０】図７では、ｐチャネルＭＯＳＦＥＴｐ４１
１、ｐ４１２、…ｐ４１ｎはＣＭＯＳｐ４１／ｎ４１の
共通ドレインに接続される。各ＭＯＳＦＥＴｐ４１１、
ｐ４１２…ｐ４１ｎのゲートは切換制御７０に接続され
る。切換制御７０はコマンドバス７１に応答して、選択
されたトランジスタのうちの任意のものの選択されたゲ
ート電極をＶＣＣまたはａｂｃに切換える。もしゲート
がＶＣＣに結合されるとＦＥＴはオープンである。ゲー
トがａｂｃに結合されると、ＦＥＴはｐ４１と並列に活
性化され、ｐチャネルの幅をかなり増大させる。図８
は、ｐ４１１、ｐ４１２…ｐ４１ｎのゲートのプログラ
マブル切換えを可能にする切換制御７０の回路図であ
る。ｐチャネルトランジスタ４１１、４１２…４１ｎの
ゲートの各リードは伝送ゲートおよび一対のｐチャネル
ＭＯＳＦＥＴに結合される。たとえば、リード４１１は
伝送ゲートＳ１のドレインおよびｐチャネルＭＯＳＦＥ
Ｔ Ｓ１′のドレインに結合される。Ｓ１のソースはａ
ｂｃに結合され、Ｓ１′のソースはＶＣＣに結合され
る。Ｓ１およびＳ１′のゲートは、ラッチ７２によって
選択された状態へと設定可能な相補形出力Ｆ１およびＦ
ｉｂ、ＦＦ１に結合される。他のゲートリード４１２…
４１ｎの各々もまた対応するラッチ出力によって制御さ
れる伝送ゲートおよびＦＥＴスイッチに接続される。こ
の配列により、ユーザはリアルタイムで遅延較正を変え
るとともに遅延較正をプログラムすることが可能とな
る。
【００２１】上記の好ましい実施例とともに本発明を説
明してきたが、本発明はこれらの実施例に限定されると
意図するものではなく、本発明の範囲は前掲の特許請求
の範囲の範囲によって定められる。
【図面の簡単な説明】
【図１】Ａは本発明の概略の等価回路図であり、ＢはＡ
に適用するタイミング図である。
【図２】本発明の一実施例の回路図である。
【図３】図２に従う回路に適用可能なタイミング図であ
る。
【図４】図２のためのコード真偽表である。
【図５】本発明に従う理想化された立上がり波形および
立下がり波形の図である。
【図６】本発明に従う出力遅延増分を示す図である。
【図７】本発明の他の実施例の図である。
【図８】図７の実施例を実行するための回路図である。
【符号の説明】
ｐ１１，ｎ１１ 第１のＣＭＯＳインバータ対
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーサー・ヒュ アメリカ合衆国、951204 カリフォルニア 州、サン・ホーゼイ、アーモンドウッド・ ウェイ、763

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 時間遅延回路であって、１つのインバー
    タとして接続される第１のＣＭＯＳ電界効果トランジス
    タ対を含み、前記第１のトランジスタ対のうちの各前記
    トランジスタはゲートとソースとドレインとを有し、前
    記ゲートはともに接続され、前記ドレインはともに接続
    され、前記第１のＣＭＯＳ電界効果トランジスタはＴＤ
    に等しい固有遷移時間遅延を有し、さらに前記第１のＣ
    ＭＯＳ電界効果トランジスタのうちの一方のもののソー
    スと第１の基準電圧との間に結合されるデジタル的可変
    ＲＣネットワークを含み、前記デジタル的可変ネットワ
    ークは、デジタルコードに応答して、ｎ個の選択可能な
    実質的に等しい増分を有する第１の可変インピーダンス
    を提供する手段を含み、さらにゲートとソースとドレイ
    ンとを有する第２のＣＭＯＳ電界効果トランジスタ対を
    含み、前記ゲートはともに接続され、前記第２のＣＭＯ
    Ｓ電界効果トランジスタ対の前記ドレインはともに接続
    され、前記第２のＣＭＯＳ電界効果トランジスタ対の前
    記ゲートは前記第１のＣＭＯＳ電界効果トランジスタ対
    の前記ドレインに接続され、さらに遅延されるべきパル
    スを受信しかつ前記第１のＣＭＯＳ電界効果トランジス
    タ対の前記共通ゲートに結合するための端子手段を含
    み、前記第２のＣＭＯＳ電界効果トランジスタ対の前記
    共通ドレインは動作中には前記遅延されるべきパルスの
    選択可能に遅延された複製を与え、これにより前記選択
    可能な遅延はＴＤ＋ＴＤより少ない選択可能な増分とな
    る、回路。
  2. 【請求項２】 前記選択可能な遅延値の数はｎであり、
    ここで各ステップはＴＤ／ｎであり、全体範囲はｋＴＤ
    であり、ｋは１以下である、請求項１に記載の回路。
  3. 【請求項３】 前記第１のＣＭＯＳ電界効果トランジス
    タの他方のものの前記ソースは第２の基準電圧に結合さ
    れ、かつ前記第２の基準電圧は前記第１の基準電圧の電
    位よりも高い、請求項１に記載の回路。
  4. 【請求項４】 前記デジタル的可変ＲＣネットワークは
    前記一方のトランジスタの前記ソースと前記第１の基準
    電位との間に複数個のＦＥＴゲートを並列に含む、請求
    項３に記載の回路。
  5. 【請求項５】 前記複数個のＦＥＴゲートは選択可能な
    遅延値ステップの数であるｎに等しく、かつ可能な全遅
    延範囲はＴＤである、請求項４に記載の回路。
  6. 【請求項６】 前記第２のＣＭＯＳ電界効果トランジス
    タ対は１つの移動電圧を有し、前記移動電圧は調整可能
    であり、かつ前記移動電圧が減少すると各ステップＴＤ
    ／ｎに対応する時間遅延が増大する、請求項２に記載の
    遅延回路。
  7. 【請求項７】 前記第２のＣＭＯＳ電界効果トランジス
    タ対はｐチャネルを有し、かつ前記回路の全遅延範囲
    は、ｐチャネルの抵抗対ｎチャネルの抵抗の比に等しい
    ｋを調整することによって調整可能である、請求項２に
    記載の遅延回路。
  8. 【請求項８】 前記ｐチャネルの抵抗対ｎチャネルの抵
    抗の比は、ｐチャネル幅対ｎチャネル幅の比によって定
    められる、請求項７に記載の遅延回路。
  9. 【請求項９】 前記ｐチャネルの抵抗は、追加のｐチャ
    ネルＭＯＳトランジスタを前記第２のＣＭＯＳ電界効果
    トランジスタ対のｐチャネルに並列に接続することによ
    って減じられる、請求項６に記載の遅延回路。
  10. 【請求項１０】 プログラム可能な時間遅延値の範囲を
    有する時間遅延回路であって、 第１の電位基準端子と、 第１のＣＭＯＳトランジスタ対とを含み、前記対の前記
    各トランジスタはゲートとソースとドレインとを有し、
    前記各ゲートはともに接続され、かつ前記ドレインはと
    もに接続され、さらにデジタル的に選択可能なインピー
    ダンスを含み、前記デジタル的に選択可能なインピーダ
    ンスは、前記第１のＣＭＯＳトランジスタ対の前記トラ
    ンジスタ対のうちの一方の前記ソースと前記第１の電位
    基準端子との間に接続され、さらにｐチャネルトランジ
    スタとｎチャネルトランジスタとがともに結合された第
    ２のＣＭＯＳトランジスタ対を含み、前記第２のＣＭＯ
    Ｓトランジスタ対の前記各トランジスタはゲートとソー
    スとドレインとを有し、前記各ゲートはともに接続さ
    れ、前記第２のＣＭＯＳ対の前記ドレインはともに接続
    され、かつ前記第２のＣＭＯＳ対の前記ゲートは前記第
    １のＣＭＯＳ対の前記ドレインに結合され、さらに第２
    の基準端子と、 ソースとドレインとゲートとを有する複数個のパラレル
    ｐチャネルＭＯＳＦＥＴトランジスタとを含み、前記複
    数個のパラレルｐチャネルＭＯＳＦＥＴの前記各ドレイ
    ンは前記第２のＣＭＯＳトランジスタ対の前記ドレイン
    電極に接続され、さらに切換手段を含み、前記複数個の
    パラレルｐチャネルＭＯＳＦＥＴの前記ゲートは前記切
    換手段に接続され、前記切換えは前記複数個のパラレル
    ｐチャネルＭＯＳＦＥＴの前記各ゲートを前記第２のＣ
    ＭＯＳトランジスタ対の前記共通ドレイン接続に選択的
    に接続する、回路。
  11. 【請求項１１】 プログラム可能な時間遅延値の範囲を
    有する時間遅延回路であって、 第１の電位基準端子と、 第１のＣＭＯＳトランジスタ対とを含み、前記対のうち
    の前記各トランジスタはゲートとソースとドレインとを
    有し、前記各ゲートはともに接続され、かつ前記ドレイ
    ンはともに接続され、さらに第１のデジタル的に選択可
    能なインピーダンスを含み、前記第１のデジタル的選択
    可能なインピーダンスは前記第１のＣＭＯＳトランジス
    タ対の前記トランジスタ対のうちの一方の前記ソースと
    前記第１の電位基準端子との間に接続され、さらにｐチ
    ャネルトランジスタとｎチャネルトランジスタとがとも
    に結合された第２のＣＭＯＳトランジスタ対を含み、前
    記第２のＣＭＯＳトランジスタ対のうちの前記各トラン
    ジスタはゲートとソースとドレインとを有し、前記第２
    のＣＭＯＳト対のうちの前記各ゲートとドレインとはと
    もに接続され、かつ前記第２のＣＭＯＳ対のうちの前記
    ゲートは前記第１のＣＭＯＳ対の前記ドレインに結合さ
    れ、さらに第２のデジタル的に選択可能なインピーダン
    スを含み、前記第２のデジタル的に選択可能なインピー
    ダンスは前記第２のＣＭＯＳトランジスタ対のドレイン
    と前記第２の基準端子との間に接続され、さらにプログ
    ラマブルな回路である前記第２のデジタル的に選択可能
    なインピーダンスを制御するための手段を含む、回路。
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