JPS6152022A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6152022A
JPS6152022A JP59173325A JP17332584A JPS6152022A JP S6152022 A JPS6152022 A JP S6152022A JP 59173325 A JP59173325 A JP 59173325A JP 17332584 A JP17332584 A JP 17332584A JP S6152022 A JPS6152022 A JP S6152022A
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JP
Japan
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circuit
channel
voltage
delay
semiconductor integrated
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Application number
JP59173325A
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English (en)
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Noburo Tanimura
谷村　信朗
Yasuo Wakamori
康男 若森
Yoshihiko Yasu
義彦 安
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

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  • Microelectronics & Electronic Packaging (AREA)
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  • Nonlinear Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、微妙なタイミング調整を行うための遅延回路を含む
半導体集積回路装置に利用して有効な技術に関するもの
である。
〔背景技術〕
例えば、半導体記憶装置のように時系列的に発注するタ
イミング信号に従って一連の動作を行うものにあっては
、！ｔｆｆｉ回路を用いて上記一連のタイミング信号を
発注させるものである。このような半導体集積回路装置
の開発にあたっては、複数通りの異なるタイミングに設
定された複数種類の試作品を形成してその評価を行い、
最適動作タイミングの設定を行うという手法が採られて
いる。
この場合、上記複数種類の遅延時間の遅延回路を形成す
る方法として、マスタースライス方式により異なる遅延
時間を持つ複数の遅延回路を形成することが考えられる
。しかしながら、上記遅延時間は固定であるため、相互
に関連して動作する遅延回路のそれぞれについて多種類
の遅延時間を持たせようとすると、遅延回路の組み合わ
せが膨大になってしまう。そこで、代表的な遅延時間を
形成しておいて、観測用硝子ないしＭ　ＯＳ　Ｆ　Ｅ　
’ｌ”を形成しておいて、内部波形を侃１　／Ｘ！Ｉ才
る、〕とが考えられる。しかし、集積回路の内部波形は
（］ｋ妙で測定回路の影−７を受は易いため、そ４ｔを
正確に測定することは極めて１豊であり、誤差が生じ易
いとい問題がある。（トリミング技術について例えば１
９８１年６月３０日付朝７３−みｒ５発行ｒ集積回路応
用ハンドブックｊｆｆ１２４頁ないし築２５頁参照） 〔発明の目的〕 この発明の目的は、簡単な構成により１、多■七順の遅
延時間の設定がプログラマブルに行うことのできる遅延
回路を備えた半導体集積回路装；パを提供することに２
るる。
この発明の前記ならびにその他の目的と新規な特徴は、
この明Ｐｒ’ｆＪ書の記述および添付図面から明らかに
なるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
をｗｉ単に説明すれば、下記の通りである。
すなわち、インバータ回路の電源電圧端子及び又は接地
電位端子との間に並列形態にその動作電流を供給する複
数のＭＯＳ　Ｆ　ＥＴを設けておいて、そのゲートにプ
ログラム素子によって形成されたオン／オフの動作電圧
を供給することによって、１つの遅延回路で複数種類の
遅延時間の設定が行えるようにするものである。
〔実施例１〕 第１図には、この発明に係る遅延回路を構成する基本回
路の一実施例の回路図が示されている。
同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ３（相補型Ｍｏ５）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。なお、同図において、ソース・ドレイン間に直
線が付加されたＭ　ＯＳ　ＦＥＴＱｌ等はＰチャンネル
型である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴＱ２等は、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とトレイン領域
との間の半導体基板表面に薄い厚さのゲート絶ＫｔｌＲ
を介して形成されたポリシリコンからなるようなゲート
電４Ｍから構成される。ＰチャンネルＭ　Ｇ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　１２＞は、上記半導体基板表面に形成され
た凶型ウェル領域に形成される。これによって、半導体
基板は、その上に形成された複数の１寸チャンネルＭ　
ＯＳ　Ｆ　ＥＴの共通の基板ゲートを構成する。Ｎ型ウ
ェル領域は、その上に形成されたＰチャンネルＭＯＳＦ
Ｅ　Ｔの基体ゲートを構成する。ＰチャンネルＭＯ３Ｆ
ＥＴの基板ゲートすなわちＮ型ウェル領域は、第１図の
電５硝子Ｖｃｃに結合される。
Ｐチ中ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌとＮチャシ
ネ１１Ｍ　ＯＳ　Ｆ　Ｅ　’「Ｑ　２とは直列接続され
、そのゲートが共通接続されることによってＣＭＯＳイ
ンバータ回路を構成よる。上記共ｍ接続されたゲートは
、入力端子ＩＮとされ、共ｆ１接続されたドレインは、
出力端子ＯＵＴとされる。
この実施例では、このインバータ回路における入出力間
の信号伝達遅延時間を利用して、遅延回路を構成するも
ので西る。このインバータ回路における信号伝達遅延時
間をプログラマブルに可変とするため、次の各回路素子
が設けられる。
ＰチャンネルＭＯ５ＦＥＴＱＩとＳ　ｉｌ　’？ｔｃ圧
Ｖｃｃとの間には、並列形態にされた複数のＰチャンネ
ルＭＯ５ＦＥＴＱｐＯないしＱｐｎが設けられる。また
、ＮチャンネルＭＯＳ　Ｆ　ＥＴｏ、　２と回路の接地
電位点との間には、並列形態にされ〆こ複数のＮチャン
ネルＭＯＳ　Ｆ’　Ｅ　ＴＱｎＯないしＱｎｒ＋が設け
られる。これらのＭＯ３ＦＥＴＱｐＯないしＱｐｎ及び
ＭＯＳ、Ｆ　Ｅ　Ｔ　ＱｎＯないしＱｎｎは、上記・イ
ンバータ回路の動作電流を供給するものであり、それぞ
れのゲートに結合される端子１）０ないしＰｎと端子Ｎ
ＯないしＮｎには〜、それぞれ選択的に動作電圧が供給
されるにれにより、上記インパーク回路のジノ作電流の
設定、言い換えるならば、遅延時間の設定が行われる。
この動作電流の設定をプログラマブルに行えるようにす
るため、次のような電圧発生回路が用いられる。
第２図には、上記端子ＰＯないしＰｎ及び端子Ｎｏない
しＮｎに供給する動作電圧を形成する電圧発生回路の一
実施例の回路図が示されている。
同図には、上記端子ＰＯないしＰｎ及び端子ＮＯないし
Ｎｎのうち、それぞれ１つの端子ＰｉとＮｉに関する電
圧発生回路が代表として示されている。この実施例では
、電源電圧Ｖｃｃを分圧する分圧抵抗回路が利用される
。ＰチャンネルＭＯＳＦＥ　Ｔ　Ｑｐｉのゲートに結合
きれた端子Ｐｉに供給する動作電圧を形成する分圧抵抗
Ｒ１とＲ２は、ポリシリコン層によって形成され、その
製造プロセスにより、抵抗Ｒ１の抵抗値が抵抗Ｒ２より
大きく形成されることによって、通常状態では電源電圧
Ｖｃｃに近い電圧を形成するようにされる。これにより
、上記状態ではＰチャンネルＭＯ５ＦＥＴＱ　ｐ　ｉは
オフ状態にされる。上記抵抗Ｒ２は、その両端に半導体
不純物が形成され、レーザー光線の照射によって上記不
純物の拡散が行われるような構造にされている。これに
より、抵抗Ｒ２に対するレーザー光線の照射によって、
いわゆるレーザーアニールが行われ、その抵抗値が上記
抵抗Ｒ１より小さくなるようにされる。言い換えるなら
ば、上記ＰチャンネルＭＯＳＦＥＴＱｐｉをオン状態に
させるようなほり回路の接地電位のような分圧電圧を形
成するものである。
一方、ＮチャンネルＭＯＳＦＥＴＱｎｉのゲートに結合
された端子Ｎｉに供給する動作電圧を形成する分圧抵抗
Ｒ３とＲ４は、上記同様にポリシリコン層によって形成
され、その製造プロセスにより、抵抗Ｒ４の抵抗値が抵
抗Ｒ３より大きく形成されることによって、通常状態で
は回路の接地電位（０■）に近い電圧を形成するように
される。
これにより上記ＮチャンネルＭＯ３ＦＥＴＱｎｉは上記
状態ではオフ状態にされる。上記抵抗Ｒ３は、その両端
に半導体不純物が形成され、レーザー光線の照射によっ
て上記不純物の拡散が行われるような構造にされている
。これにより、抵抗Ｒ３に対するレーザー光線の照射に
よって、いわゆるレーザーアニールが行われ、その抵抗
値が上記抵抗Ｒ４より小さくなるようにされる。言い換
えるならば、上記ＮチャンネルＭＯ３ＦＥＴＱｎｉをオ
ン状態にさせるようなはゾ電源電圧Ｖｃｃのような分圧
電圧を形成するものである。
この実施例では、上記抵抗Ｒ２，Ｒ３に対する選択的な
レーザーアニールを施すことによって、ＰチャンネルＭ
Ｏ３ＦＥＴＱｐＯないしＱｐｉ及びＮチャンネルＭＯ３
ＦＥＴＱｎＯないしＱｎｎのうち、オン状態にさせるＭ
ＯＳＦＥＴの数を任怠に設定することができる。これに
より、インバータ回路を構成するＰチャンネルＭＯ３Ｆ
ＥＴＱＩとＱ２に流れる動作電流の設定を行うことがで
きる。インバータ回路の出力電圧の立ち上がりと立ち下
がり時間は、その動作電流と負荷容量とにより決定され
るから、上記動作電流の凋整により、１つの遅延回路に
よって種々の遅延時間を形成することができる。
例えば、ＰチャンネルＭＯＳＦＥＴＱｐＯないしＱｐｎ
及びＮチャンネルＭＯ３ＦＥＴＱｎＯないしＱｎｎのう
ち、最初は１つだけ動作状態にすることによってインバ
ータ回路に流れる動作電流を最少にしておいて、言い換
えるならば、その遅延時間を最大にしておいて、この遅
延回路によって形成されたタイミングでそれが組み込ま
れたサンプルの動作評価を行いつつ、上記のようにして
その遅延時間を順次短く設定して再評価を行うという繰
り返しによって、最適タイミングを見いだすことができ
る。
〔実施例２〕 第３図には、上記電圧発生回路の他の一実施例の回路図
が示されている。
この実施例では、上記第２図の抵抗Ｒ１，Ｒ４に代え、
ヒユーズ手段Ｆｐｉ及びＦｎｉが用いられる。
また、この実施例では、抵抗Ｒ２とＲ３とは、固定抵抗
により構成される。上記ヒユーズ手段Ｆｐｉ及びＦｎｉ
は、特に制限されないが、レーザー光線の照射によって
切断される細い配線層が用いられる。上記配線は、電流
によって溶断させるようなものであってもよい。このよ
うに電流によって溶断させる場合には、ポリシリコン層
も利用することができるものである。
この実施例では、ヒユーズ手段Ｆｐｉ及びＦｎｉを切断
しない場合、ＰチャンネルＭＯ３ＦＥＴＱｐ＋及びＮチ
ャンネルＭＯ３ＦＥＴＱｎｉのゲートにそれぞれ結合さ
れる端子Ｐｉ及びＮｉには、それぞれヒユーズ手段Ｆｐ
ｉ及びＦｎｉを通して電ｆ！Ａ電圧■ｃｃ及び回路の接
地電位が供給されるので、上記ＭＯ３ＦＥＴＱｐｉ及び
Ｑｎｉはオフ状態になる。
一方、上記ヒユーズ手段Ｆｐｉ及びＦｎｉを切断した場
合、ＰチャンネルＭＯ３ＦＥＴＱｐｉ及びＮチャンネル
ＭＯＳＦＥＴＱｎｉのゲートにそれぞれ結合される端子
Ｐｉ及びＮｉには、それぞれ抵抗Ｒ２及びＲ３を通して
回路の接地電位及び電源電圧Ｖｃｃが供給されるので、
上記ＭＯ３ＦＥＴＱｐｉ及びＱｎｉは動作状態にされる
。これにより、上記だ２図の実施例回路と同様にインバ
ータ回路の動作電流を制御できるから、その遅延時間を
プログラマブルとする、二とができる。
なお、上記実施例の遅延回路を試作品に適用して、その
最適タイミング（最適遅延時間）を見い出しすと、上記
動作状態にしたＭＯＳ　Ｆ　ＥＴの合成コンダクタンス
に見合ったコンダクタンスを持つＭＯＳ　Ｆ　ＥＴから
なる遅延回路が形成され、量産製品に反映される。
〔効　果〕
（１）遅延回路を構成する・Ｃンバータ回路に動作電流
の供給するＭＯＳ　Ｆ　ＥＴをプログラム素子によって
選択的に動作させることにより、１つの遅延回路によっ
て複数種類の遅延時間の設定を行うことができるという
効果が得られる。
（２）上記（１）により、少ないサンプルによってそれ
が通用される半導体集積回路装置における動作タイミン
グのｆ＆逍化を正確に行わせることができるという効果
が得られる。
（３）上記動作の最適タイミング化によって、それが適
用された半導体集積回路装置にあっては、時間マージン
を小さくできる等によって高速動作、低消費電力化等を
実現することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない、入力信号の立ち上がり
又は立ち下がりの一方に対してのみ、所望の遅延時間を
規定する場合には、その入力信号に応じて流れる動作電
流の調整を行えばよいから、上記動作電流を調整するＭ
ＯＳＦＥＴは、電源電圧側又は回路の接地電位側の一方
にのみ設けるものであってもよい。また、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔは、それが適用される回路形式、例えば、Ｎチ
ャンネルＭＯＳＦＥＴ又はＰチャンネルＭＯＳＦＥＴの
みにより構成される集積回路ににあっては、上記遅延回
路を構成するＭＯＳ　Ｆ　Ｒ１゛及びその動作電流を形
成するＭＯＳＦＥＴもそれに応じたものとされる。
また、プログラム素子は、ＭＯＳ　Ｆ　Ｅ　Ｔ等の回路
素子を電気的に破壊させること等により構成されるもの
であってもよい。
〔利用分野〕
以上の説明では、主として半導体集積回路装置の開発に
あたって形成される試作品にこの発明を通用した場合に
ついて説明したが、これに限定されるものでなく、量産
製品等にも同様に利用できるものである。
【図面の簡単な説明】
第１図は、この発明に係る遅延回路の基本回路の一実施
例を示す回路図、 第２図は、その遅延時間のｇ整を行うための電圧発生回
路の一実施例を示す回路図、 第３図は、上記電圧発生回路の他の一実施例を示す回路
図である。

Claims (1)

  1. 【特許請求の範囲】 １、インバータ回路と、このインバータ回路の電源電圧
    端子及び又は接地電位端子との間に並列形態に設けられ
    、上記インバータ回路に動作電流を供給する複数のＭＯ
    ＳＦＥＴと、これら複数のＭＯＳＦＥＴのゲートに結合
    され、このＭＯＳＦＥＴの動作電圧をプログラム素子に
    よって選択的に形成する電圧発生回路とからなる遅延回
    路を具備することを特徴とする半導体集積回路装置。 ２、上記電圧発生回路は、ポリシリコン層により構成さ
    れ、固定抵抗とレーザーアニールによって抵抗値が低下
    させられるプログラム素子としての可変抵抗とで構成さ
    れた分圧回路であることを特徴とする特許請求の範囲第
    １項記載の半導体集積回路装置。 ３、上記電圧発生回路は、固定抵抗とプログラム素子と
    してのヒューズ手段とにより構成されるものであること
    を特徴とする特許請求の範囲第１項記載の半導体集積回
    路装置。
JP59173325A 1984-08-22 1984-08-22 半導体集積回路装置 Pending JPS6152022A (ja)

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