JPH03171309A - 基準電位発生回路 - Google Patents
基準電位発生回路Info
- Publication number
- JPH03171309A JPH03171309A JP1311368A JP31136889A JPH03171309A JP H03171309 A JPH03171309 A JP H03171309A JP 1311368 A JP1311368 A JP 1311368A JP 31136889 A JP31136889 A JP 31136889A JP H03171309 A JPH03171309 A JP H03171309A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential
- reference potential
- diodes
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 3
- 230000001133 acceleration Effects 0.000 abstract description 8
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Control Of Electrical Variables (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
（産業上の利用分野）
本発明は、各種半導体集積回路に用いられる基や電位発
生回路に関する。 （従来の技術） 近年、半導体技術の進歩、特に微細川工技術の進歩に伴
ない、半導体メモリ等の分野で微細化の傾向は強まる一
方である。このため素子のＧｌｌ性やチップの消費電力
を考えると、素子に印加する電源電圧も低下させること
が望ましい。 しかしながら、現４：．使用されている半導体メモリを
用いた各種システムを構威している使用者にとっては、
現在のシステムとの整合性を考えると、半導体メモリの
集積度が高くなってもチップ外部から印加する電源電圧
Ｖ ｃｃ （ ＥＸＴ）はそのまま使用できるようにす
るのが望ましい。このため、チップ内部に電源電圧降下
回路を設け、素了への印加電圧を外部電源電圧よりも低
くする技術の開発が進められている。 この電源Ｗ１江降下口路は一船的に、チップの内部電源
電位の基準となる電位を発坐する基準電位発生口路と、
その出力をもとに西部電源電位を一定に保つ制御園路と
により構成される。この基準電位発生回路には従来、第
９図に示すように、抵抗Ｒと例えば二個のダイオードＤ
Ｉ，Ｄ２を直列接続した同路が用いられている。この基
準電位発生回路によれば、ダイオードの順方向電位降下
をＶ，としたとき、２ｖ，の一定出力が得られる。 必要ならば、ダイオードの個数をふやすことによってよ
り高い基準電位を得ることができる。 ところがこの様な従来の基準電位発生回路では、第１に
、チップの印加電源電圧を高くして電圧加速試験を行う
場合に不都合が生じる。すなわち電源電圧降下回路を組
み込んだ半導体メモリ等において電圧加速試験を行うた
めには、外部電源電位Ｖ ｃｃ （ ＥＸＴ）が通常使
用電圧よりも高くなったときに、チップ内部電源電位Ｖ
ｃｃ （ ＩＮＴ）も高くなるように制御することが
必要である。その場合の望ましい外部電源と内部電源の
電位関係を第１０図に示す。すなわち外部電源電位Ｖ
ｃｃ （ ＥＸＴ）が低い間は内部電源電位Ｖ ｃｃ
（ ＩＮＴ）は外部電源電位Ｖｃｃ（ ＥＸＴ）と等し
く（領域ａ）、外部電源電位Ｖｃｃ（ Ｐ．ＸＴ）があ
る一定値より高くなると内部電源電位Ｖ ｃｃ （ Ｉ
ＮＴ）は一定値を示し（領域ｂ）、外部電源電位Ｖ ｃ
ｃ （ ＥＸＴ）が通常使用電位の最大値Ｖ ｃｃｓａ
ｘよりも高くなると内部電源電位Ｖ ｃｃ （ ＩＮＴ
）は再び一定の割合で上昇する（領域Ｃ）。ダイオード
を利用した第９図に示す従来の基準電位発生回路では、
再られる基準電位は外部電源電位によらず一定であって
、上述したような電源電圧降下同路の基準電位発生回路
としては用いることができない。 従来の基準電位発生回路の第２の問題は、特性の安定性
が十分でないことである。すなわちダイオードの順方向
電圧降下は製造王程上のばらつきがあり、特に複数個直
列接続して用いる場合にはその影響が無視できなくなる
。またダイオードの順方向電圧降下は温度によっても変
化してしまう。 （発明が躬決しようとする課題） 以上のように従来の集積回路における基準電位発生回路
は、電圧加速試験を行う場合の電源電圧降下回路用とし
て不都合があった。 本発明は、上記した点に鑑み成されたもので、電源電圧
降下口路用として望ましい基準電位発生回路を堤供する
ことを目的とする。 ［発明の構成］ （課題を解決するための手段） 本発明による基準電位発生回路は、一方の端子が第１の
電源端子に接続された抵抗と、この抵抗の他方の端子と
第２の電源端子の間に電源電圧に対して順方向極性をも
って接続された一または二以上の第１のダイオードと、
前記抵抗に並列に、電源電圧に対して順方向極性をもっ
て接続された一または二以上の第２のダイオードとを備
えたことを特徴とする。 （作用） 本発明によれば、電源電位を掃引したときに、第１のダ
イオードがオンするまでは電源電位に１＝１に対応する
出力が得られ、その後ある範囲までは第１のダイオード
で決まる一定値に出力が保持され、その範囲を越えて第
２のダイオードがオンすると再び第１のダイオードと第
２のダイオードのオン抵抗の比で決まる上昇率をもって
電源電位変化に連動する出力が得られる。したがって電
圧加速試験を行う場合の電源電圧降下口路用の基単電位
発生回路として望ましい特性を褥ることができる。 （実施例） 以下、本発明の実施例を説明する。 ？１図は、一実施例の基′ｌ！Ｐ電位発１回路を示す。 外部電源電位Ｖ ｃｃ （ ＥＸＴ）が印加される第１
の電源端子４と通常接地電位となる第２の電源端子５の
間に抵仇１とｐチャネルＭＯＳトランジスタ２が直列接
続されている。その接続点が出力端子６となる。ｐチャ
ネルＭＯＳトランジスタ２は、ゲートとドレインが共通
接続されて、電源電圧に対しては順方向極性となるＭＯ
Ｓダイオード（第１のダイオード）として構成されてい
る。すなわちＭＯＳトランジスタ２のゲートとドレイン
は第２の電源端子５に接続され、ソースと基板（または
ウェル）が抵抗１に接続されている。第１の電源端子４
と出力端子６の間には、２個のｐチャネルＭＯＳトラン
ジスタ３（３． ３■）が直列接続されている。これ
らのＭＯＳトランジスタ３も、ＭＯＳＩ−ランジスタ２
と同様にダイオード接続されている（第２のダイオード
）。 第２図は、ＭＯＳトランジスタ２および３の断面構造で
ある。ｎ型シリコン基板（またはウェル）１１に、ｐ型
のソース領域１２およびドレイン領域１３が形成され、
これらソース領域１２とドレイン領域１３間の基板表面
をチャネル領域１４としてこの上にゲート絶縁膜１５を
介してゲート電極１６が形成されている。チャネル領域
１４には不純物をイオン注入していない。具体的に例え
ば、基板１１の不純物濃度を１×１０１７／ｃＩＩ＋１
、ゲート絶縁膜１５を１５０入のシリコン酸化膜とし、
ゲート電極１６をｎ＋型多粘晶シリコン膜により形成す
る。このときＭＯＳトランジスタ２，３のしきいｍ電圧
Ｖｔｈは約−１．８ｖとなり、第１図に示した接続によ
ってしきい値電圧ｌＶｔｈｌで立上がるダイオード特性
を示す。 この実施例の基や電位発生回路の動作を第３図を参照し
て説明する。チップ外部から供給される電源電位Ｖｃｃ
がＭＯＳトランジスタ２，３のしきい値電圧ＩＶＬｈｌ
より低い領域では、ＭＯＳトランジスタ２，３はオフで
あり、出力端子６には電源電位ｖｅｃと等しい出力が得
られる（領域ａ）。 電源電位Ｖｃｃが上昇してＭＯＳトランジスタ２がオン
すると、出力端子６にはＭＯＳトランジスタ２のしきい
値電圧１ｖｔｈ＋で決まる一定値が得られる（領域ｂ）
。電源電位ｖｃｃがさらに上昇してＭＯＳトランジスタ
３がオンすると、ＭＯＳトランジスタ２と３のインピー
ダンス比で決まる分圧比で電源電位ｖｃｃが分圧された
、電源電位Ｖｃｅに連動して上昇する出力が得られる（
領域Ｃ）。 こうしてこの丈施例の基準電位発生回路と、これと同一
基板上にある制御回路とにより電源電圧降下回路を構成
すれば、電圧加速試験を行う際に外部電源電位に連動し
て内部電源電位を上昇させることができる。しかもこの
丈施例によれば、発生する基中電位はＭＯＳトランジス
タのしきい値電圧であるから、複数個のｐｎ接合ダイオ
ードを用いて冑られる基準電位を一個のＭＯＳトランジ
スタで得ることができる。更に、この実施例のようにチ
ャネル領域にイオン注入を行わないＭＯＳトランジスタ
を用いれば、製逍工程でのしきい値電圧ＶＬｈのばらつ
きは非常に小さく、安定した基準電位を得ることができ
る。ＭＯＳダイオードはｐｎ接合ダイオードに比べて温
度依存性も小さい。 本発明は上記実施例に眠られるものではなく、種々変形
して実施することができる。 例えば第４図は別の実施例の基準電位発生回路である。 第１図と異なる点は、ＭＯＳトランジスタ２と出力端子
６の間に抵抗７を付加したことである。これによって、
出力端子６に得られる電位を微調整することができる。 第１図においては、基準電位発生用のＭＯＳトランジス
タ２の基板（ウェル）電位をソース電位と同じとしたが
、基板電位は電源電位までの範囲で種々変えることがで
きる。例えば第５図に示すように、ＭＯＳトランジスタ
２の基板領域を、抵抗１の適当な中間点に接続してもよ
い。この様にすれば、ＭＯＳトランジスタ２には所謂基
板バイアス（バックバイアス）がかかるから、そのしき
い値電圧ｖｔｈが電鯨電位依存性を持ち、したがって出
力電位にも緩やかな電源電位依存性を持たせることがで
きる。 また図には示さないが、ＭＯＳトランジスタ３１のゲー
ト・ドレインと出力端子６の間、或い？ＭＯＳトランジ
スタ３２のゲート●ドレインと出力端子６の接続点と抵
抗１の間に抵抗を設けることもできる。ＭＯＳトランジ
スタ３１のウェル電位を電源電位までの範囲で種々変え
ることもできる。これらによって、出力特性の領域ｂか
ら領域Ｃに変化する電源電位ＶＣＣ■ａＸの値、領域Ｃ
の電源電位依／ｊ性等を：Ａａすることができる。 ここまでの実施例では、基準電位発生用の第１のダイオ
ードとしてのＭＯＳトランジスタを一個、電正加速を行
う場合の出力電位の上昇カーブを決めるｆｆｉ２のダイ
オードとしてのＭＯＳトランジスタを二個とした。これ
らのＭＯＳトランジスタの個数は、出力電位の領域ａ，
ｂの範囲をどの様に設定するかによって任意に選ぶこと
ができる。 例えば第６図に示すように、第１のダイオードを２個の
ＭＯＳトランジスタ２ｌ，２■により構成し、第２のダ
イオードを一個のＭＯＳトランジスタ３により構成して
もよい。 第７図は、ＭＯＳダイオードとしてｎチャネルＭＯＳト
ランジスタを用いた火施例である。基準？位を発也する
ための第１のダイオードとして、一個のｎチャネルＭＯ
Ｓトランジスタ８を用い、Ｗｉ２のダイオードとして２
個のｎチャネルＭＯＳトランジスタ９１．９■を用いて
いる。このときＭＯＳトランジスタ８．９は、ｐチャネ
ルの場合と異なり、図示のようにゲート・ドレインを高
電位側に接続する。これによって、しきい値電圧で立ち
上がるダイオード特性が得られる。 第８図はさらに、第１のダイオードとして，２個のｐｎ
接合ダイオード１０＋．１０■を用い、第２のダイオー
ドとして３８のｐｎ接合ダイオード１１１〜１１，を用
いた失施例である。この様にｐｎ接合ダイオードを用い
ても、ＭＯＳダイオードを用いた場合と比べて温度依存
性が大きくなる難点があるものの、電圧加速が可能な基
準電位允生回路を構成することが０１能である。
生回路に関する。 （従来の技術） 近年、半導体技術の進歩、特に微細川工技術の進歩に伴
ない、半導体メモリ等の分野で微細化の傾向は強まる一
方である。このため素子のＧｌｌ性やチップの消費電力
を考えると、素子に印加する電源電圧も低下させること
が望ましい。 しかしながら、現４：．使用されている半導体メモリを
用いた各種システムを構威している使用者にとっては、
現在のシステムとの整合性を考えると、半導体メモリの
集積度が高くなってもチップ外部から印加する電源電圧
Ｖ ｃｃ （ ＥＸＴ）はそのまま使用できるようにす
るのが望ましい。このため、チップ内部に電源電圧降下
回路を設け、素了への印加電圧を外部電源電圧よりも低
くする技術の開発が進められている。 この電源Ｗ１江降下口路は一船的に、チップの内部電源
電位の基準となる電位を発坐する基準電位発生口路と、
その出力をもとに西部電源電位を一定に保つ制御園路と
により構成される。この基準電位発生回路には従来、第
９図に示すように、抵抗Ｒと例えば二個のダイオードＤ
Ｉ，Ｄ２を直列接続した同路が用いられている。この基
準電位発生回路によれば、ダイオードの順方向電位降下
をＶ，としたとき、２ｖ，の一定出力が得られる。 必要ならば、ダイオードの個数をふやすことによってよ
り高い基準電位を得ることができる。 ところがこの様な従来の基準電位発生回路では、第１に
、チップの印加電源電圧を高くして電圧加速試験を行う
場合に不都合が生じる。すなわち電源電圧降下回路を組
み込んだ半導体メモリ等において電圧加速試験を行うた
めには、外部電源電位Ｖ ｃｃ （ ＥＸＴ）が通常使
用電圧よりも高くなったときに、チップ内部電源電位Ｖ
ｃｃ （ ＩＮＴ）も高くなるように制御することが
必要である。その場合の望ましい外部電源と内部電源の
電位関係を第１０図に示す。すなわち外部電源電位Ｖ
ｃｃ （ ＥＸＴ）が低い間は内部電源電位Ｖ ｃｃ
（ ＩＮＴ）は外部電源電位Ｖｃｃ（ ＥＸＴ）と等し
く（領域ａ）、外部電源電位Ｖｃｃ（ Ｐ．ＸＴ）があ
る一定値より高くなると内部電源電位Ｖ ｃｃ （ Ｉ
ＮＴ）は一定値を示し（領域ｂ）、外部電源電位Ｖ ｃ
ｃ （ ＥＸＴ）が通常使用電位の最大値Ｖ ｃｃｓａ
ｘよりも高くなると内部電源電位Ｖ ｃｃ （ ＩＮＴ
）は再び一定の割合で上昇する（領域Ｃ）。ダイオード
を利用した第９図に示す従来の基準電位発生回路では、
再られる基準電位は外部電源電位によらず一定であって
、上述したような電源電圧降下同路の基準電位発生回路
としては用いることができない。 従来の基準電位発生回路の第２の問題は、特性の安定性
が十分でないことである。すなわちダイオードの順方向
電圧降下は製造王程上のばらつきがあり、特に複数個直
列接続して用いる場合にはその影響が無視できなくなる
。またダイオードの順方向電圧降下は温度によっても変
化してしまう。 （発明が躬決しようとする課題） 以上のように従来の集積回路における基準電位発生回路
は、電圧加速試験を行う場合の電源電圧降下回路用とし
て不都合があった。 本発明は、上記した点に鑑み成されたもので、電源電圧
降下口路用として望ましい基準電位発生回路を堤供する
ことを目的とする。 ［発明の構成］ （課題を解決するための手段） 本発明による基準電位発生回路は、一方の端子が第１の
電源端子に接続された抵抗と、この抵抗の他方の端子と
第２の電源端子の間に電源電圧に対して順方向極性をも
って接続された一または二以上の第１のダイオードと、
前記抵抗に並列に、電源電圧に対して順方向極性をもっ
て接続された一または二以上の第２のダイオードとを備
えたことを特徴とする。 （作用） 本発明によれば、電源電位を掃引したときに、第１のダ
イオードがオンするまでは電源電位に１＝１に対応する
出力が得られ、その後ある範囲までは第１のダイオード
で決まる一定値に出力が保持され、その範囲を越えて第
２のダイオードがオンすると再び第１のダイオードと第
２のダイオードのオン抵抗の比で決まる上昇率をもって
電源電位変化に連動する出力が得られる。したがって電
圧加速試験を行う場合の電源電圧降下口路用の基単電位
発生回路として望ましい特性を褥ることができる。 （実施例） 以下、本発明の実施例を説明する。 ？１図は、一実施例の基′ｌ！Ｐ電位発１回路を示す。 外部電源電位Ｖ ｃｃ （ ＥＸＴ）が印加される第１
の電源端子４と通常接地電位となる第２の電源端子５の
間に抵仇１とｐチャネルＭＯＳトランジスタ２が直列接
続されている。その接続点が出力端子６となる。ｐチャ
ネルＭＯＳトランジスタ２は、ゲートとドレインが共通
接続されて、電源電圧に対しては順方向極性となるＭＯ
Ｓダイオード（第１のダイオード）として構成されてい
る。すなわちＭＯＳトランジスタ２のゲートとドレイン
は第２の電源端子５に接続され、ソースと基板（または
ウェル）が抵抗１に接続されている。第１の電源端子４
と出力端子６の間には、２個のｐチャネルＭＯＳトラン
ジスタ３（３． ３■）が直列接続されている。これ
らのＭＯＳトランジスタ３も、ＭＯＳＩ−ランジスタ２
と同様にダイオード接続されている（第２のダイオード
）。 第２図は、ＭＯＳトランジスタ２および３の断面構造で
ある。ｎ型シリコン基板（またはウェル）１１に、ｐ型
のソース領域１２およびドレイン領域１３が形成され、
これらソース領域１２とドレイン領域１３間の基板表面
をチャネル領域１４としてこの上にゲート絶縁膜１５を
介してゲート電極１６が形成されている。チャネル領域
１４には不純物をイオン注入していない。具体的に例え
ば、基板１１の不純物濃度を１×１０１７／ｃＩＩ＋１
、ゲート絶縁膜１５を１５０入のシリコン酸化膜とし、
ゲート電極１６をｎ＋型多粘晶シリコン膜により形成す
る。このときＭＯＳトランジスタ２，３のしきいｍ電圧
Ｖｔｈは約−１．８ｖとなり、第１図に示した接続によ
ってしきい値電圧ｌＶｔｈｌで立上がるダイオード特性
を示す。 この実施例の基や電位発生回路の動作を第３図を参照し
て説明する。チップ外部から供給される電源電位Ｖｃｃ
がＭＯＳトランジスタ２，３のしきい値電圧ＩＶＬｈｌ
より低い領域では、ＭＯＳトランジスタ２，３はオフで
あり、出力端子６には電源電位ｖｅｃと等しい出力が得
られる（領域ａ）。 電源電位Ｖｃｃが上昇してＭＯＳトランジスタ２がオン
すると、出力端子６にはＭＯＳトランジスタ２のしきい
値電圧１ｖｔｈ＋で決まる一定値が得られる（領域ｂ）
。電源電位ｖｃｃがさらに上昇してＭＯＳトランジスタ
３がオンすると、ＭＯＳトランジスタ２と３のインピー
ダンス比で決まる分圧比で電源電位ｖｃｃが分圧された
、電源電位Ｖｃｅに連動して上昇する出力が得られる（
領域Ｃ）。 こうしてこの丈施例の基準電位発生回路と、これと同一
基板上にある制御回路とにより電源電圧降下回路を構成
すれば、電圧加速試験を行う際に外部電源電位に連動し
て内部電源電位を上昇させることができる。しかもこの
丈施例によれば、発生する基中電位はＭＯＳトランジス
タのしきい値電圧であるから、複数個のｐｎ接合ダイオ
ードを用いて冑られる基準電位を一個のＭＯＳトランジ
スタで得ることができる。更に、この実施例のようにチ
ャネル領域にイオン注入を行わないＭＯＳトランジスタ
を用いれば、製逍工程でのしきい値電圧ＶＬｈのばらつ
きは非常に小さく、安定した基準電位を得ることができ
る。ＭＯＳダイオードはｐｎ接合ダイオードに比べて温
度依存性も小さい。 本発明は上記実施例に眠られるものではなく、種々変形
して実施することができる。 例えば第４図は別の実施例の基準電位発生回路である。 第１図と異なる点は、ＭＯＳトランジスタ２と出力端子
６の間に抵抗７を付加したことである。これによって、
出力端子６に得られる電位を微調整することができる。 第１図においては、基準電位発生用のＭＯＳトランジス
タ２の基板（ウェル）電位をソース電位と同じとしたが
、基板電位は電源電位までの範囲で種々変えることがで
きる。例えば第５図に示すように、ＭＯＳトランジスタ
２の基板領域を、抵抗１の適当な中間点に接続してもよ
い。この様にすれば、ＭＯＳトランジスタ２には所謂基
板バイアス（バックバイアス）がかかるから、そのしき
い値電圧ｖｔｈが電鯨電位依存性を持ち、したがって出
力電位にも緩やかな電源電位依存性を持たせることがで
きる。 また図には示さないが、ＭＯＳトランジスタ３１のゲー
ト・ドレインと出力端子６の間、或い？ＭＯＳトランジ
スタ３２のゲート●ドレインと出力端子６の接続点と抵
抗１の間に抵抗を設けることもできる。ＭＯＳトランジ
スタ３１のウェル電位を電源電位までの範囲で種々変え
ることもできる。これらによって、出力特性の領域ｂか
ら領域Ｃに変化する電源電位ＶＣＣ■ａＸの値、領域Ｃ
の電源電位依／ｊ性等を：Ａａすることができる。 ここまでの実施例では、基準電位発生用の第１のダイオ
ードとしてのＭＯＳトランジスタを一個、電正加速を行
う場合の出力電位の上昇カーブを決めるｆｆｉ２のダイ
オードとしてのＭＯＳトランジスタを二個とした。これ
らのＭＯＳトランジスタの個数は、出力電位の領域ａ，
ｂの範囲をどの様に設定するかによって任意に選ぶこと
ができる。 例えば第６図に示すように、第１のダイオードを２個の
ＭＯＳトランジスタ２ｌ，２■により構成し、第２のダ
イオードを一個のＭＯＳトランジスタ３により構成して
もよい。 第７図は、ＭＯＳダイオードとしてｎチャネルＭＯＳト
ランジスタを用いた火施例である。基準？位を発也する
ための第１のダイオードとして、一個のｎチャネルＭＯ
Ｓトランジスタ８を用い、Ｗｉ２のダイオードとして２
個のｎチャネルＭＯＳトランジスタ９１．９■を用いて
いる。このときＭＯＳトランジスタ８．９は、ｐチャネ
ルの場合と異なり、図示のようにゲート・ドレインを高
電位側に接続する。これによって、しきい値電圧で立ち
上がるダイオード特性が得られる。 第８図はさらに、第１のダイオードとして，２個のｐｎ
接合ダイオード１０＋．１０■を用い、第２のダイオー
ドとして３８のｐｎ接合ダイオード１１１〜１１，を用
いた失施例である。この様にｐｎ接合ダイオードを用い
ても、ＭＯＳダイオードを用いた場合と比べて温度依存
性が大きくなる難点があるものの、電圧加速が可能な基
準電位允生回路を構成することが０１能である。
以上のべたように本発明によれば、電源電圧降下囲路の
基準電位として望ましい出力電位を発１する基準電位発
生回路を提供することができる。
基準電位として望ましい出力電位を発１する基準電位発
生回路を提供することができる。
第１図は本発明の一実施例の基準電位発生回路を示す図
、 第２図はその基準電位発生回路に用いるＭＯＳトランジ
スタの構造を示す図、 第３図はｊｉｉＪじくその基準電位発生圓路の動作を説
明するための図、 第４図は他の実施例の基準電位発生回路を示す図、 ｊ＠５図はさらに他の実施例の基準電位発生回路を示す
図、 Ｍ６図はさらに他の実施例の基ＨＰ電位発生回路を示す
図、 第７図はさらに他の実施例の基準電位発生回路を示す図
、 第８図はさらに他の実施例の基準電位発生回路を示す図
、 昂９図は従来の基準電位発生回路を示す図、第１０図は
電源電圧降下回路に望ましい出力特性を示す図である。 １・・・抵抗、２・・・ｐチャネルＭＯＳトランジスタ
（第１のダイオード）、３（３１．３２）・・・ｐチャ
ネルＭＯＳトランジスタ（第２のダイオード）、４・・
・第１の電源端子、５・・・第２の電源端子、６・・・
出力端子、７・・・抵抗、８・・・ｎチャネルＭＯＳト
ランジスタ（第１のダイオード）、９（９１．９２）・
・・ｎチャネルＭＯＳトランジスタ（第２のダイオード
） 、１０ （１０＋ ．１０２ ） ・”ｌ）ｎ接合
ダイオード（第１のダイオード） １１（１１＋〜１
１！）・・・ｐｎ接合ダイオード（第２のダイオード）
。
、 第２図はその基準電位発生回路に用いるＭＯＳトランジ
スタの構造を示す図、 第３図はｊｉｉＪじくその基準電位発生圓路の動作を説
明するための図、 第４図は他の実施例の基準電位発生回路を示す図、 ｊ＠５図はさらに他の実施例の基準電位発生回路を示す
図、 Ｍ６図はさらに他の実施例の基ＨＰ電位発生回路を示す
図、 第７図はさらに他の実施例の基準電位発生回路を示す図
、 第８図はさらに他の実施例の基準電位発生回路を示す図
、 昂９図は従来の基準電位発生回路を示す図、第１０図は
電源電圧降下回路に望ましい出力特性を示す図である。 １・・・抵抗、２・・・ｐチャネルＭＯＳトランジスタ
（第１のダイオード）、３（３１．３２）・・・ｐチャ
ネルＭＯＳトランジスタ（第２のダイオード）、４・・
・第１の電源端子、５・・・第２の電源端子、６・・・
出力端子、７・・・抵抗、８・・・ｎチャネルＭＯＳト
ランジスタ（第１のダイオード）、９（９１．９２）・
・・ｎチャネルＭＯＳトランジスタ（第２のダイオード
） 、１０ （１０＋ ．１０２ ） ・”ｌ）ｎ接合
ダイオード（第１のダイオード） １１（１１＋〜１
１！）・・・ｐｎ接合ダイオード（第２のダイオード）
。
Claims (5)
- （１）半導体基板に集積形成された基準電位発生回路で
あって、 一方の端子が第１の電源端子に接続された抵抗と、 この抵抗の他方の端子と第２の電源端子の間に電源電圧
に対して順方向極性をもって接続された一または二以上
の第１のダイオードと、 前記抵抗に並列に、電源電圧に対して順方向極性をもっ
て接続された一または二以上の第２のダイオードと、 を備えたことを特徴とする基準電位発生回路。 - （２）前記第１のダイオードおよび第２のダイオードは
、ゲートとドレインを共通接続したＭＯＳトランジスタ
である請求項１記載の基準電位発生回路。 - （３）前記第１および第２のダイオードは、ゲートとド
レインを共通接続して低電位側に、ソースを高電位側に
接続したｐチャネルＭＯＳトランジスタである請求項１
記載の基準電位発生回路。 - （４）前記第１および第２のダイオードは、ゲートとド
レインを共通接続して高電位側に、ソースを低電位側に
接続したｎチャネルＭＯＳトランジスタである請求項１
記載の基準電位発生回路。 - （５）前記ＭＯＳトランジスタは、チャネル領域の不純
物濃度がこのチャネル領域を含むウェル領域のそれと実
質的に同じである請求項３または４のいずれかに記載の
基準電位発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311368A JP2809768B2 (ja) | 1989-11-30 | 1989-11-30 | 基準電位発生回路 |
| US07/620,030 US5150188A (en) | 1989-11-30 | 1990-11-30 | Reference voltage generating circuit device |
| DE4038319A DE4038319C2 (de) | 1989-11-30 | 1990-11-30 | Schaltung zur Erzeugung einer für das Einbrennen einer integrierten Schaltung testweise erhöhbaren Bezugsspannung |
| KR1019900019730A KR940004445B1 (ko) | 1989-11-30 | 1990-11-30 | 기준전압 발생장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311368A JP2809768B2 (ja) | 1989-11-30 | 1989-11-30 | 基準電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171309A true JPH03171309A (ja) | 1991-07-24 |
| JP2809768B2 JP2809768B2 (ja) | 1998-10-15 |
Family
ID=18016332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311368A Expired - Fee Related JP2809768B2 (ja) | 1989-11-30 | 1989-11-30 | 基準電位発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150188A (ja) |
| JP (1) | JP2809768B2 (ja) |
| KR (1) | KR940004445B1 (ja) |
| DE (1) | DE4038319C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03208107A (ja) * | 1990-01-10 | 1991-09-11 | Sharp Corp | リファレンスレベル発生回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002433B1 (ko) * | 1991-07-03 | 1994-03-24 | 삼성전자 주식회사 | 정 전압회로 |
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| FR2680586B1 (fr) * | 1991-08-19 | 1994-03-11 | Samsung Electronics Co Ltd | Circuit generateur de tension d'alimentation interne programmable electriquement. |
| KR940005510B1 (ko) * | 1992-03-20 | 1994-06-20 | 삼성전자 주식회사 | 기준전류 발생회로 |
| US5315230A (en) * | 1992-09-03 | 1994-05-24 | United Memories, Inc. | Temperature compensated voltage reference for low and wide voltage ranges |
| US5397934A (en) * | 1993-04-05 | 1995-03-14 | National Semiconductor Corporation | Apparatus and method for adjusting the threshold voltage of MOS transistors |
| EP0860762A3 (de) * | 1997-02-25 | 1999-04-07 | TEMIC TELEFUNKEN microelectronic GmbH | Schaltungsanordnung und Verfahren zum Erzeugen einer Versorgungsgleichspannung |
| DE19819265C1 (de) * | 1998-04-30 | 1999-08-19 | Micronas Intermetall Gmbh | Verfahren zum Parametrieren einer integrierten Schaltungsanordnung und integrierte Schaltungsanordnung hierfür |
| US6690083B1 (en) * | 2000-06-01 | 2004-02-10 | Koninklijke Philips Electronics N.V. | Use of silicide blocking layer to create high valued resistor and diode for sub-1V bandgap |
| DE102004017284B4 (de) * | 2004-04-07 | 2012-06-06 | Qimonda Ag | Integrierte Halbleiterschaltung und Verfahren zur Prüfung der integrierten Halbleiterschaltung |
| DE112021001123T5 (de) * | 2020-02-19 | 2022-12-22 | Rohm Co., Ltd. | Klammerschaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323567A (ja) * | 1986-07-14 | 1988-01-30 | Meidensha Electric Mfg Co Ltd | コンバ−タの制御装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPS59111514A (ja) * | 1982-12-17 | 1984-06-27 | Hitachi Ltd | 半導体集積回路 |
| JPS5897714A (ja) * | 1981-12-04 | 1983-06-10 | Mitsubishi Electric Corp | 基準電圧発生回路 |
| JPS60694A (ja) * | 1983-06-15 | 1985-01-05 | Hitachi Ltd | 半導体メモリ |
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| JPS61294527A (ja) * | 1985-06-24 | 1986-12-25 | Nec Corp | 基準電圧発生回路 |
| JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
| JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR910001068B1 (ko) * | 1988-07-11 | 1991-02-23 | 삼성전자 주식회사 | 메모리장치의 공급전압 안정화회로 |
| JPH0284761A (ja) * | 1988-09-21 | 1990-03-26 | Nec Corp | 基準電圧発生回路 |
| JP2652061B2 (ja) * | 1989-06-06 | 1997-09-10 | 三菱電機株式会社 | 中間電位発生回路 |
| JP2674669B2 (ja) * | 1989-08-23 | 1997-11-12 | 株式会社東芝 | 半導体集積回路 |
-
1989
- 1989-11-30 JP JP1311368A patent/JP2809768B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-30 KR KR1019900019730A patent/KR940004445B1/ko not_active IP Right Cessation
- 1990-11-30 DE DE4038319A patent/DE4038319C2/de not_active Expired - Fee Related
- 1990-11-30 US US07/620,030 patent/US5150188A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323567A (ja) * | 1986-07-14 | 1988-01-30 | Meidensha Electric Mfg Co Ltd | コンバ−タの制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03208107A (ja) * | 1990-01-10 | 1991-09-11 | Sharp Corp | リファレンスレベル発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809768B2 (ja) | 1998-10-15 |
| US5150188A (en) | 1992-09-22 |
| DE4038319C2 (de) | 1994-11-10 |
| KR910010707A (ko) | 1991-06-29 |
| KR940004445B1 (ko) | 1994-05-25 |
| DE4038319A1 (de) | 1991-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5811857A (en) | Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications | |
| EP0116820B1 (en) | Complementary mos circuit | |
| JP3190943B2 (ja) | バイポーラ／ｃｍｏｓレギュレータ回路 | |
| JP2869791B2 (ja) | 半導体集積回路装置およびそれを応用した電子装置 | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| JPH03171309A (ja) | 基準電位発生回路 | |
| JPH08181598A (ja) | 半導体装置 | |
| KR100278486B1 (ko) | 집적회로에서의 용량성 구조체 | |
| JP2674669B2 (ja) | 半導体集積回路 | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| US6172554B1 (en) | Power supply insensitive substrate bias voltage detector circuit | |
| JPH06334480A (ja) | 半導体集積回路 | |
| JPH07235608A (ja) | 半導体集積回路装置 | |
| JPH0284761A (ja) | 基準電圧発生回路 | |
| JPH06152376A (ja) | 半導体集積回路装置 | |
| JPS63169113A (ja) | 半導体集積回路 | |
| JPH0555492A (ja) | 半導体装置 | |
| JPH04247653A (ja) | 半導体集積回路装置の遅延補正装置 | |
| JPH058584B2 (ja) | ||
| JP2671304B2 (ja) | 論理回路 | |
| JP2738277B2 (ja) | インタフェース回路 | |
| JPH10126236A (ja) | 半導体集積回路 | |
| JPS6131557B2 (ja) | ||
| JPH0653809A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |