JPS60694A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS60694A JPS60694A JP58105710A JP10571083A JPS60694A JP S60694 A JPS60694 A JP S60694A JP 58105710 A JP58105710 A JP 58105710A JP 10571083 A JP10571083 A JP 10571083A JP S60694 A JPS60694 A JP S60694A
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- Japan
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- signal
- amplifier
- circuit
- sense amplifier
- memory
- Prior art date
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
- F23L—SUPPLYING AIR OR NON-COMBUSTIBLE LIQUIDS OR GASES TO COMBUSTION APPARATUS IN GENERAL ; VALVES OR DAMPERS SPECIALLY ADAPTED FOR CONTROLLING AIR SUPPLY OR DRAUGHT IN COMBUSTION APPARATUS; INDUCING DRAUGHT IN COMBUSTION APPARATUS; TOPS FOR CHIMNEYS OR VENTILATING SHAFTS; TERMINALS FOR FLUES
- F23L9/00—Passages or apertures for delivering secondary air for completing combustion of fuel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
- F23Q—IGNITION; EXTINGUISHING-DEVICES
- F23Q11/00—Arrangement of catalytic igniters
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F24—HEATING; RANGES; VENTILATING
- F24B—DOMESTIC STOVES OR RANGES FOR SOLID FUELS; IMPLEMENTS FOR USE IN CONNECTION WITH STOVES OR RANGES
- F24B13/00—Details solely applicable to stoves or ranges burning solid fuels
- F24B13/02—Arrangement or mountings of fire-grate assemblies; Arrangement or mountings of linings for fire-boxes, e.g. fire-backs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
- F23M—CASINGS, LININGS, WALLS OR DOORS SPECIALLY ADAPTED FOR COMBUSTION CHAMBERS, e.g. FIREBRIDGES; DEVICES FOR DEFLECTING AIR, FLAMES OR COMBUSTION PRODUCTS IN COMBUSTION CHAMBERS; SAFETY ARRANGEMENTS SPECIALLY ADAPTED FOR COMBUSTION APPARATUS; DETAILS OF COMBUSTION CHAMBERS, NOT OTHERWISE PROVIDED FOR
- F23M2900/00—Special features of, or arrangements for combustion chambers
- F23M2900/05004—Special materials for walls or lining
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Computing Systems (AREA)
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- Physics & Mathematics (AREA)
- Combustion & Propulsion (AREA)
- Mechanical Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに関し、微少なメモリ信号を伝達
する信号線と、それを増幅するアンプの間に設けたスイ
ッチ回路に関するもので、同一サイクルの間に動作する
アンプと動作しないアンプを有する半導体メモリに好適
な上記スイッチ回路に関する。
する信号線と、それを増幅するアンプの間に設けたスイ
ッチ回路に関するもので、同一サイクルの間に動作する
アンプと動作しないアンプを有する半導体メモリに好適
な上記スイッチ回路に関する。
微少なメモリ信号を伝達する信号線と、その信号を増幅
するアンプの間にスイッチ回路を設けたものとして、特
開昭５７−１００６８９や、ｌ８ＳＣＣ’８１ Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｂｎｉｃａｌ Ｐａｐｅｒｓ ｐ
８４〜ｐ８５が公知例としである。これらは高Ｓ／Ｎ化
あるいは高集積化のために、ビット線を中央で分割し、
その中央にセンスアンプを配置して、スイッチ回路を用
いて分割した２対のビット線で１個のセンスアンプを共
用する回路方式である。
するアンプの間にスイッチ回路を設けたものとして、特
開昭５７−１００６８９や、ｌ８ＳＣＣ’８１ Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｂｎｉｃａｌ Ｐａｐｅｒｓ ｐ
８４〜ｐ８５が公知例としである。これらは高Ｓ／Ｎ化
あるいは高集積化のために、ビット線を中央で分割し、
その中央にセンスアンプを配置して、スイッチ回路を用
いて分割した２対のビット線で１個のセンスアンプを共
用する回路方式である。
ところで、メモリが犬答縫化されてくると、ビット線の
充放電による消費電力の増大が問題となる。そこで、メ
モリの消費電力を小さくするために、同一サイクルでい
くつかのセンスアンプは動作させ、残りのセンスアンプ
は動作させない回路方式がある（たとえば特開昭５８−
１８９０）。
充放電による消費電力の増大が問題となる。そこで、メ
モリの消費電力を小さくするために、同一サイクルでい
くつかのセンスアンプは動作させ、残りのセンスアンプ
は動作させない回路方式がある（たとえば特開昭５８−
１８９０）。
さ−Ｃ１上記公知例では同一サイクル中に動作するアン
プと動作しないアンプを有するメモリでの上記スイッチ
回路の記述はみられない。
プと動作しないアンプを有するメモリでの上記スイッチ
回路の記述はみられない。
同一サイクルに動作するアンプと動作しないアンプを有
するメモリでの上記スイッチ回路の問題点を第１図を甲
いて説明する。
するメモリでの上記スイッチ回路の問題点を第１図を甲
いて説明する。
第１図は特開昭５７−１００６８９の第４図の回路から
スイッチ回路、センスアンプ、ビット線のみを示したも
のである。同図でＭＡＩ、ＭＡ２はかるビット線％ＳＡ
１′、ＳＡ２′はビット線間の微少信号を増幅するセン
スアンプ％ ＳＱ Ｉ Ｓζ 。
スイッチ回路、センスアンプ、ビット線のみを示したも
のである。同図でＭＡＩ、ＭＡ２はかるビット線％ＳＡ
１′、ＳＡ２′はビット線間の微少信号を増幅するセン
スアンプ％ ＳＱ Ｉ Ｓζ 。
Ｓ２′、８３′ はビット線とセンスアンプの接続、開
放を行なうスイッチ回路である。ここで、Ｂらもしくは
１３’につながるメモリセルが選択さｔｔｂその他のビ
ット線１３．′、Ｂ１′、ｌ汀 、８２′、 １３３′
。
放を行なうスイッチ回路である。ここで、Ｂらもしくは
１３’につながるメモリセルが選択さｔｔｂその他のビ
ット線１３．′、Ｂ１′、ｌ汀 、８２′、 １３３′
。
ｉ′につながるメモリセルは選択されないと仮定づ−る
。したがって、メモリセル信号はＢ。′もしくはＴ３ｏ
ｌに読み出され、ＳＡ、によって」曽幅されることにな
る。したがって、このサイクルでは、ＳＡ／１を動作さ
せ、ＳＡ２′ は動作させないとする。この時のスイッ
チ回路の動作は次のようである。メモリ待機時、スイッ
チ回路の制御信号φこ。。、φ島、。
。したがって、メモリセル信号はＢ。′もしくはＴ３ｏ
ｌに読み出され、ＳＡ、によって」曽幅されることにな
る。したがって、このサイクルでは、ＳＡ／１を動作さ
せ、ＳＡ２′ は動作させないとする。この時のスイッ
チ回路の動作は次のようである。メモリ待機時、スイッ
チ回路の制御信号φこ。。、φ島、。
φ（ｔｏ ｌφム、はすべて高レベルとなり、スイッ回
路すべてをオン状態とする。次にφ５ｏ１ を低レベル
（０■）とし Ｓ ／をオフ状態として８Ａ’。
路すべてをオン状態とする。次にφ５ｏ１ を低レベル
（０■）とし Ｓ ／をオフ状態として８Ａ’。
にはＢ’ Ｂ’ のみ接続し、メモリセル信号を増Ｏｐ
Ｏ 幅する。ここで、φ（＋０１ φ３１．をφ。ｔｏと同
様に低レベルとするとφコ、。、φ３□１ の配線にと
もなう寄生容量、およびＳ；、Ｓ≦を構成するＭＯＳＦ
ＥＴのゲート容量を充電した電荷を無駄に放電し、メモ
リの消費電力が増加する欠点を生じる。また。
Ｏ 幅する。ここで、φ（＋０１ φ３１．をφ。ｔｏと同
様に低レベルとするとφコ、。、φ３□１ の配線にと
もなう寄生容量、およびＳ；、Ｓ≦を構成するＭＯＳＦ
ＥＴのゲート容量を充電した電荷を無駄に放電し、メモ
リの消費電力が増加する欠点を生じる。また。
φ′ φ′ を低レベルとすることは低レベルと（ｌｏ
ｔ Ｃ１ｌ なる信号線が増加し、これはメモリ内の雑音の増加をま
ねきメモリを誤動作させる欠点を生じる。
ｔ Ｃ１ｌ なる信号線が増加し、これはメモリ内の雑音の増加をま
ねきメモリを誤動作させる欠点を生じる。
ここでは、２個のセンスアンプのうち１個を動作させな
い例であるが、メモリが大容量化されると同一サイクル
で動作するセンスアンプと動作しないセンスアンプの数
は、動作しないセンスアンプの方が多くなり、これらの
問題はますます重要となる。
い例であるが、メモリが大容量化されると同一サイクル
で動作するセンスアンプと動作しないセンスアンプの数
は、動作しないセンスアンプの方が多くなり、これらの
問題はますます重要となる。
本発明の目的は、同一サイクル中に動作するアンプと動
作しないアンプを有する半導体メモリにおいて、消費′
電力が小さく、雑音の少ないスイッチ回路を提供するこ
とにある。
作しないアンプを有する半導体メモリにおいて、消費′
電力が小さく、雑音の少ないスイッチ回路を提供するこ
とにある。
同一サイクルで動作するセンスアンプと動作しないセン
スアンプを有し、ビット線とセンスアンプはスイッチ回
路を介して接続される回路方式のメモリにおいて、本発
明では、消費電力および雑音を低減するため、動作しな
いセンスアンプ側のスイッチ回路の制御信号は、高レベ
ルを保持し、スイッチ回路がオン状態を保つようにした
。
スアンプを有し、ビット線とセンスアンプはスイッチ回
路を介して接続される回路方式のメモリにおいて、本発
明では、消費電力および雑音を低減するため、動作しな
いセンスアンプ側のスイッチ回路の制御信号は、高レベ
ルを保持し、スイッチ回路がオン状態を保つようにした
。
以下本発明の第１の実施例を第２図により説明する。な
お、同図では、メモリアレーは説明の簡単のためＭＡＩ
のみ示しているが、Ｍへ２についても同様に構成される
。同図でＢ。、Ｂｏ およびＢ１．Ｂ、が各々対となる
ビット線である。これらのビット線はスイッチ回路Ｓ０
およびＳ、を介してセンスアンプＳＡ１に接続してい
る。すなわち２対ビット線で１つのセンスアンプを共用
している。また同図で回路人およびＢは上記スイッチ回
路を制御する信号（φ（Ｇｏ ｌφＣ０１）を発生ずる
回路である。回路人は、Ｂの回路と同一構成で、Ｂでの
アドレス信号”ＸＡ ｌ ”ＸＢ ｌ が、各々ａＸＡ
＊も；となっているものである。なお、このアドレス
信号の組み合せにより、φ。。。、へ。１信号の高レベ
ル、低レベルを決定し、スイッチ回路を制御する。Ｗ１
〜Ｗｍはワード線であり、この線が選択されることによ
りメモリセル信号がビット線に読み出される。一方ＤＷ
１〜ＤＷ４はダミーワード線であり、この線が選択され
ることにより比較用メモリ信号がメモリセル信号が出力
されるビット線（たとえばＢｏ）の他方のビット線（た
とえばＢ。）に読み出される。したがって、この線はワ
ード線の選択と対になって選択される。ＤＣはダミーセ
ル内の容量ｃＤ１〜ＣＤ４に蓄積された電荷をクリアす
る信号を伝える信号線であり、この信号線が高レベルに
なるとＭＯＳＦＥＴ、Ｑ、４〜Ｑ１７はオン状態となり
ダミーセルをクリアする。
お、同図では、メモリアレーは説明の簡単のためＭＡＩ
のみ示しているが、Ｍへ２についても同様に構成される
。同図でＢ。、Ｂｏ およびＢ１．Ｂ、が各々対となる
ビット線である。これらのビット線はスイッチ回路Ｓ０
およびＳ、を介してセンスアンプＳＡ１に接続してい
る。すなわち２対ビット線で１つのセンスアンプを共用
している。また同図で回路人およびＢは上記スイッチ回
路を制御する信号（φ（Ｇｏ ｌφＣ０１）を発生ずる
回路である。回路人は、Ｂの回路と同一構成で、Ｂでの
アドレス信号”ＸＡ ｌ ”ＸＢ ｌ が、各々ａＸＡ
＊も；となっているものである。なお、このアドレス
信号の組み合せにより、φ。。。、へ。１信号の高レベ
ル、低レベルを決定し、スイッチ回路を制御する。Ｗ１
〜Ｗｍはワード線であり、この線が選択されることによ
りメモリセル信号がビット線に読み出される。一方ＤＷ
１〜ＤＷ４はダミーワード線であり、この線が選択され
ることにより比較用メモリ信号がメモリセル信号が出力
されるビット線（たとえばＢｏ）の他方のビット線（た
とえばＢ。）に読み出される。したがって、この線はワ
ード線の選択と対になって選択される。ＤＣはダミーセ
ル内の容量ｃＤ１〜ＣＤ４に蓄積された電荷をクリアす
る信号を伝える信号線であり、この信号線が高レベルに
なるとＭＯＳＦＥＴ、Ｑ、４〜Ｑ１７はオン状態となり
ダミーセルをクリアする。
なお、ダミーセルはＭＯＳＦＥＴ ＱＤ、とキャパシタ
ＣＤ、（ＣＤ２とＣＤ２ 、ＣＤ３とＣＤ３ 。
ＣＤ、（ＣＤ２とＣＤ２ 、ＣＤ３とＣＤ３ 。
ＱＤ、とＣＤ４）により構成している。 また、メモリ
セルはＭＯＳＦＥＴ ＱＣｌとキャパシタＣ１（ＱＣ２
とＣ２〜ＱＣｍとＣｍ）により構成してイル。ＭＯＳＦ
ＥＴ Ｑ、はビット線の短絡用ＭＯ８ＦＥＴでビット線
プリチャージ時にφ８信号を高レベルにしビット線を短
絡する。ＭＯＳＦＥＴ Ｑ２ 、Ｑ３はビット線プリチ
ャージ回路を構成し、φ、倍信号高レベルにすることに
よりビット線にプリチャージを行なう。ＭＯＳＦＥＴ
Ｑ４Ｑ、はデータ線昇圧用のキャパシタを構成し、セン
スアンプ動作時に、φｂｂ信号を高レベルにする。
セルはＭＯＳＦＥＴ ＱＣｌとキャパシタＣ１（ＱＣ２
とＣ２〜ＱＣｍとＣｍ）により構成してイル。ＭＯＳＦ
ＥＴ Ｑ、はビット線の短絡用ＭＯ８ＦＥＴでビット線
プリチャージ時にφ８信号を高レベルにしビット線を短
絡する。ＭＯＳＦＥＴ Ｑ２ 、Ｑ３はビット線プリチ
ャージ回路を構成し、φ、倍信号高レベルにすることに
よりビット線にプリチャージを行なう。ＭＯＳＦＥＴ
Ｑ４Ｑ、はデータ線昇圧用のキャパシタを構成し、セン
スアンプ動作時に、φｂｂ信号を高レベルにする。
ことによりビット線を昇圧し、ビット線の高レベルが低
下するのを防ぐ。ＭＯＳＦＥＴ Ｑ８ 、Ｑ。
下するのを防ぐ。ＭＯＳＦＥＴ Ｑ８ 、Ｑ。
はビット線とビット線の信号を外部へ取り出すための信
号線ｉ１０． ｉ１０との接続、開放を行なうためのス
イッチ回路を構成するもので、信号φいによって制御さ
れる。
号線ｉ１０． ｉ１０との接続、開放を行なうためのス
イッチ回路を構成するもので、信号φいによって制御さ
れる。
第２図に示す回路の動作を第３図のタイミングパルス波
形を用いて説明する。
形を用いて説明する。
ビット線Ｂ。、Ｂｏ 側が選択され、メモリの読み出し
動作もしくは書き込み動作が終了したと仮定する。した
がって、スイッチ回路Ｓ。、Ｓ□の制御信号φ。００１
φ。。１は、φ。ｏｌが低レベル（Ｏｖ）φ。。０が高
レベル（■ｃｃ）であり、ビット線Ｂ０゜Ｂ８は高レベ
ル、ＢｏｌＪｓ高レベルでＢ。が低レベルとなっている
。また、ワード線信号φＷ 、ダミーワード線信号φＤ
Ｗ ｌダミーセルクリア信号φゎ。。
動作もしくは書き込み動作が終了したと仮定する。した
がって、スイッチ回路Ｓ。、Ｓ□の制御信号φ。００１
φ。。１は、φ。ｏｌが低レベル（Ｏｖ）φ。。０が高
レベル（■ｃｃ）であり、ビット線Ｂ０゜Ｂ８は高レベ
ル、ＢｏｌＪｓ高レベルでＢ。が低レベルとなっている
。また、ワード線信号φＷ 、ダミーワード線信号φＤ
Ｗ ｌダミーセルクリア信号φゎ。。
ビット線短絡信号φ３．ビット線プリチャージ信号チ、
ビ、ット線昇圧信号φｂｂ、センスアンプ駆動信号電、
ビット線とｉ１０． ｉ１０線間スイッチ回路制御信号
φえはいづれも低レベル（Ｏｖ）となっている。
ビ、ット線昇圧信号φｂｂ、センスアンプ駆動信号電、
ビット線とｉ１０． ｉ１０線間スイッチ回路制御信号
φえはいづれも低レベル（Ｏｖ）となっている。
スイッチ回路Ｓ。、Ｓｌの制御信号φ。００１φＣｏｎ
発生回路においては、プリチャージ信号φ−が高レベル
（■ｏ。）であり各ノードは所定の電圧にプリチャージ
もしくはリセットされている。また、アドレス信号ａ、
、 、 ａ壓や石信号は低レベル（ＯＶ）である。
発生回路においては、プリチャージ信号φ−が高レベル
（■ｏ。）であり各ノードは所定の電圧にプリチャージ
もしくはリセットされている。また、アドレス信号ａ、
、 、 ａ壓や石信号は低レベル（ＯＶ）である。
スイッチ回路制御信号発生回路Ａ、Ｂの動作をＢを用い
て説明する。まず、プリチャージ信号φｐａｄ が低レ
ベル（Ｏｖ）になり、メモリが時期状態になると￥３が
高レベル（Ｖ、。）となる。この信号はＭＯＳＦＥＴ
Ｑ２１のゲートに入力されこれを、オン状態にし、ノー
ドＮ１を充電する。
て説明する。まず、プリチャージ信号φｐａｄ が低レ
ベル（Ｏｖ）になり、メモリが時期状態になると￥３が
高レベル（Ｖ、。）となる。この信号はＭＯＳＦＥＴ
Ｑ２１のゲートに入力されこれを、オン状態にし、ノー
ドＮ１を充電する。
同様に、ノードＮ４ 、Ｎｓ 、Ｎ６も￥３ 信号によ
って充電される。一方、Ｍ ０８ Ｆ Ｅ Ｔ Ｑ２７
のドレイン端に入力された信号Ｔ３．は、このトランジ
スタを介してノー ドＮ２を充電する。この時、Ｑ２７
ではこのトランジスタのゲート容量を介して正帰還がか
かり％Ｑ２７のゲート電圧をプリチャージ時の電圧■。
って充電される。一方、Ｍ ０８ Ｆ Ｅ Ｔ Ｑ２７
のドレイン端に入力された信号Ｔ３．は、このトランジ
スタを介してノー ドＮ２を充電する。この時、Ｑ２７
ではこのトランジスタのゲート容量を介して正帰還がか
かり％Ｑ２７のゲート電圧をプリチャージ時の電圧■。
。−ｖＴ（ｖＴはＭ ０８ Ｆ Ｅ Ｔのしきい電圧）
からｖｃｏ＋ｖＴ以上に昇圧するためノードＮ２には■
。０の′ｔに圧がプリチャージされろ。この後もにより
ノードＮ１ の電位がＭ ＯＳ Ｆ Ｅ ＴＱ２４をオ
ンさせる値以上に上昇すると、あらかじめφｐａｄ 信
号によってプリチャージされていたノードＮ３の電荷は
Ｑ２４を通して放電される。したがってノードＮ３の電
位が低下し、ＭＯ８ＦＥＴＱ３８をオフとする。このｌ
ｌ、” ｋ ノードＮ７ はへ（Ｏ８ＦＨＴ Ｑ３．に
より充電され、ここの電位は上昇する。この電位上昇は
ＭＯ８Ｆ Ｅ Ｔ Ｑ３３”、ｒ介してノードＮ２に帰
還され％Ｑ３７のゲート電圧を■ｏｏ＋ｖＴ 以上にす
る。したがって、ノードＮ７ハｖ、。ノミ位トナル。ま
た、ＭＯＳＦＥＴ Ｑ、。
からｖｃｏ＋ｖＴ以上に昇圧するためノードＮ２には■
。０の′ｔに圧がプリチャージされろ。この後もにより
ノードＮ１ の電位がＭ ＯＳ Ｆ Ｅ ＴＱ２４をオ
ンさせる値以上に上昇すると、あらかじめφｐａｄ 信
号によってプリチャージされていたノードＮ３の電荷は
Ｑ２４を通して放電される。したがってノードＮ３の電
位が低下し、ＭＯ８ＦＥＴＱ３８をオフとする。このｌ
ｌ、” ｋ ノードＮ７ はへ（Ｏ８ＦＨＴ Ｑ３．に
より充電され、ここの電位は上昇する。この電位上昇は
ＭＯ８Ｆ Ｅ Ｔ Ｑ３３”、ｒ介してノードＮ２に帰
還され％Ｑ３７のゲート電圧を■ｏｏ＋ｖＴ 以上にす
る。したがって、ノードＮ７ハｖ、。ノミ位トナル。ま
た、ＭＯＳＦＥＴ Ｑ、。
とＱｏ、のゲートは同電位であるのでノードＮ８もｖｃ
ｃの電位となる。したがって、φＱＯＩ 信号はＯＶか
らＶ。０の電位となる。一方、φ。ｏｏ倍信号■。０レ
ベルであったので変化せずＶ。Ｃレベルを保つ。
ｃの電位となる。したがって、φＱＯＩ 信号はＯＶか
らＶ。０の電位となる。一方、φ。ｏｏ倍信号■。０レ
ベルであったので変化せずＶ。Ｃレベルを保つ。
次にφ、・信号が高レベル（Ｖｏ。）となり、ビット線
Ｂ。、ＢｏおよびＢ１ 、Ｂ１を短絡する。次にφ 信
号が高レベルとなり、ビット線へのプリチャージを行な
う。その後ダミーセルクリア信号φＤｃがｖｃｃとなり
、ＤＣ線に伝わりダミーセル容竜の電荷を放電する。
Ｂ。、ＢｏおよびＢ１ 、Ｂ１を短絡する。次にφ 信
号が高レベルとなり、ビット線へのプリチャージを行な
う。その後ダミーセルクリア信号φＤｃがｖｃｃとなり
、ＤＣ線に伝わりダミーセル容竜の電荷を放電する。
以上のようにしてビット線が充電され、各ノードの電圧
が設定された後、φ３ 、φ８ 、φ、。
が設定された後、φ３ 、φ８ 、φ、。
φｏｃがＯＶとなる。
次に、φｃｏｏ ＋φ００１ の選択動作について詳細
に説明しよう。
に説明しよう。
まず、ワード線Ｗ１ 〜ｗｍが選択されない場合。
すなわち、センスアンプＳＡ工が動作しない場合のスイ
ッチ回路Ｓ。、Ｓｌ の動作を説明する。スイッチ回路
Ｓ。、Ｓｌの側脚はφＣＯＯｌφＣＯＩ信号によって行
ない、このφ。。０．φ。（Ｂ（Ｍ号は上述したように
回路ブロックＡ１およびＢに人力されるアドレス信号（
回路ブロックＢではａｘｅ ｌ ａｘＢ）によって制御
される。ところで１回路ブロックＡはＢの回路構成で、
アドレス信号のａ ＸＡがａｘＡに変わったものである
（ａｘＡとａ ＸＡは相補の関係にある）。
ッチ回路Ｓ。、Ｓｌ の動作を説明する。スイッチ回路
Ｓ。、Ｓｌの側脚はφＣＯＯｌφＣＯＩ信号によって行
ない、このφ。。０．φ。（Ｂ（Ｍ号は上述したように
回路ブロックＡ１およびＢに人力されるアドレス信号（
回路ブロックＢではａｘｅ ｌ ａｘＢ）によって制御
される。ところで１回路ブロックＡはＢの回路構成で、
アドレス信号のａ ＸＡがａｘＡに変わったものである
（ａｘＡとａ ＸＡは相補の関係にある）。
したがって１両回路ブロックともａＸｎが入力されてお
り、センスアンプが動作しない→Ｊ°イクルではａｘｏ
をｏｖとすればφｃｏｏ ＋φｃｏｔ信号は■ｃｃレベ
ルを保持し、スイッチ回路Ｓ。、Ｓ、はオン状態を保つ
ことができる。
り、センスアンプが動作しない→Ｊ°イクルではａｘｏ
をｏｖとすればφｃｏｏ ＋φｃｏｔ信号は■ｃｃレベ
ルを保持し、スイッチ回路Ｓ。、Ｓ、はオン状態を保つ
ことができる。
次にワード線Ｗ１ とダミーワード線りＷ ２が選択さ
れた場合、すなわち、センスアンプが動作する場合のス
イッチ回路Ｓ。、Ｓｌの動作を説明する。この場合、セ
ンスアンプが動作するサイクルであるから、上述した可
は高レベルとする。また、可も高レベルとすると、回路
ブロックＢではＭＯ８ＦＭ’ｌ’ Ｑ３１ ｖ Ｑ３２
＋ Ｑ３４ ＋ Ｑ３＋１１ ’之、。。
れた場合、すなわち、センスアンプが動作する場合のス
イッチ回路Ｓ。、Ｓｌの動作を説明する。この場合、セ
ンスアンプが動作するサイクルであるから、上述した可
は高レベルとする。また、可も高レベルとすると、回路
ブロックＢではＭＯ８ＦＭ’ｌ’ Ｑ３１ ｖ Ｑ３２
＋ Ｑ３４ ＋ Ｑ３＋１１ ’之、。。
Ｑ４１が導通状態となりノードＮ２．Ｎ４．Ｎ５゜Ｎ、
、Ｎ８をＯＶにする。したがって、φ。。１信号はＯＶ
となりスイッチ回路Ｓ１はオフ状態となり、センスアン
プＳＡ、とビット線Ｂ１． Ｂ１は分離される。一方１
回路ブロックＡは回路ブロックＢのｙ男 がａｘＡ に
変わったもので、このａｘえはこの時Ｏｖであるのでφ
。。０はη。レベルを保持する。した゛がって、スイッ
チ回路Ｓ。はオン状態を保ち、ビット線とセンスアンプ
を接続する。
、Ｎ８をＯＶにする。したがって、φ。。１信号はＯＶ
となりスイッチ回路Ｓ１はオフ状態となり、センスアン
プＳＡ、とビット線Ｂ１． Ｂ１は分離される。一方１
回路ブロックＡは回路ブロックＢのｙ男 がａｘＡ に
変わったもので、このａｘえはこの時Ｏｖであるのでφ
。。０はη。レベルを保持する。した゛がって、スイッ
チ回路Ｓ。はオン状態を保ち、ビット線とセンスアンプ
を接続する。
この後、ワード線Ｗ１ とダミーワード線ＤＷ。
が選択され、メモリセル信号、比較用信号がビット線Ｂ
。、Ｂｏ に読み出される。次にビット線昇圧信号φｂ
ｂがＶ。０となりビット線Ｂ。、Ｂｏを昇圧する。続い
てセンスアンプ駆動信号ζが高レベルからｏＶに徐々に
低下し、メモリ信号を増幅する。増幅されたメモリ信号
は、φ□信号がＶ。Ｃとなることによりｉ１０．ｉ１０
線を通して外部へ取り出される。なお、ワード線−Ｗ
が選択される場合、すなわち、ビット線Ｂ１１Ｂ１とセ
ンスアンプが接続され、Ｂｏ 、Ｂｏとセンスアンプが
分離される場合は上述したａ ＸＡを高レベルに％ ａ
ＸＡをＯｖにすることによりφｃｏｏをＱＶに（７、
φＣａｌは高レベルを保持することによりスイッチ回路
を各々オン状態、オフ状態とする。
。、Ｂｏ に読み出される。次にビット線昇圧信号φｂ
ｂがＶ。０となりビット線Ｂ。、Ｂｏを昇圧する。続い
てセンスアンプ駆動信号ζが高レベルからｏＶに徐々に
低下し、メモリ信号を増幅する。増幅されたメモリ信号
は、φ□信号がＶ。Ｃとなることによりｉ１０．ｉ１０
線を通して外部へ取り出される。なお、ワード線−Ｗ
が選択される場合、すなわち、ビット線Ｂ１１Ｂ１とセ
ンスアンプが接続され、Ｂｏ 、Ｂｏとセンスアンプが
分離される場合は上述したａ ＸＡを高レベルに％ ａ
ＸＡをＯｖにすることによりφｃｏｏをＱＶに（７、
φＣａｌは高レベルを保持することによりスイッチ回路
を各々オン状態、オフ状態とする。
以上、述べたようにアドレス信号の組み合せにより、φ
ＣＯＯ＋φＣＯｔ 信号の低レベル、高レベルを決定で
きる。したがって、動作しないセンスアンプ側のスイッ
チ回路の制御信号の高レベルを保持できメモリの消費電
力を小さくし、雑音を少ｆ、ｃくできる。また１本実施
例では、φ８ により、ビット線のプリチャージ（φ、
によって行なう）に−先立って予じめ、対となるビット
線をショートしているが、これはビット線間のブリチャ
ージレベルを完全に同電位にするためであり、これによ
りメモリ信号読み出し時の高Ｓ ／ Ｎ化を図るこ吉が
できる。な２、本実施例においても従来と同様にφ８
とφ、を同一信号として、短絡とプリチャージを同時に
しても従来と同一の性能が得られることは言うまでもな
い。
ＣＯＯ＋φＣＯｔ 信号の低レベル、高レベルを決定で
きる。したがって、動作しないセンスアンプ側のスイッ
チ回路の制御信号の高レベルを保持できメモリの消費電
力を小さくし、雑音を少ｆ、ｃくできる。また１本実施
例では、φ８ により、ビット線のプリチャージ（φ、
によって行なう）に−先立って予じめ、対となるビット
線をショートしているが、これはビット線間のブリチャ
ージレベルを完全に同電位にするためであり、これによ
りメモリ信号読み出し時の高Ｓ ／ Ｎ化を図るこ吉が
できる。な２、本実施例においても従来と同様にφ８
とφ、を同一信号として、短絡とプリチャージを同時に
しても従来と同一の性能が得られることは言うまでもな
い。
ところで、電源電圧Ｖ。Ｃが変動しているとき、メモリ
を動作させると、ある条件ではビット線の電位がスイッ
チ回路の制御信号（φ。。。、φＣＯＩ ”電位より高
くなる場合がある。この場合、導通状態であるべきスイ
ッチ回路のＭ ＯＳ ｌｉ’ Ｅ Ｔ’でも非導通状態
となり、センスアンプ端にメモリセル信号が取り出せな
くなり、メモリは誤動作を生じる。
を動作させると、ある条件ではビット線の電位がスイッ
チ回路の制御信号（φ。。。、φＣＯＩ ”電位より高
くなる場合がある。この場合、導通状態であるべきスイ
ッチ回路のＭ ＯＳ ｌｉ’ Ｅ Ｔ’でも非導通状態
となり、センスアンプ端にメモリセル信号が取り出せな
くなり、メモリは誤動作を生じる。
したがって、誤動作を生じないためにはφ。００ １φ
ＣＯＩ 信号はビット線より十分高い電位とした方が良
い。第２の実施例によりｖｃｃレベルのφＣｏｏ １φ
ｃｏｔ 信号を昇圧し、■ｃｃ以上の電圧とした例を説
明する。
ＣＯＩ 信号はビット線より十分高い電位とした方が良
い。第２の実施例によりｖｃｃレベルのφＣｏｏ １φ
ｃｏｔ 信号を昇圧し、■ｃｃ以上の電圧とした例を説
明する。
第４図は第２の実施例の回路図である。この回路は第１
の実施例である第２図に示す回路とほとんど同じであり
、二点鎖線でかこんだ部分が上昇のために新しく追加さ
れた点で異なる。また、昇圧のためメートＮ２ 、Ｎ、
はφ３信号の後に立ち上がるφ５信号によりＯＶとされ
る。以下この昇圧動作について説明する。
の実施例である第２図に示す回路とほとんど同じであり
、二点鎖線でかこんだ部分が上昇のために新しく追加さ
れた点で異なる。また、昇圧のためメートＮ２ 、Ｎ、
はφ３信号の後に立ち上がるφ５信号によりＯＶとされ
る。以下この昇圧動作について説明する。
φ３信号が入力されφＣＯＩ がｖｃｃレベルになつな
る。φ５信号がＶｃｃとなるとノードＮ２ 、Ｎ。
る。φ５信号がＶｃｃとなるとノードＮ２ 、Ｎ。
は０■となり、ノードＮ１ｏはｖｃｃ−■１にプリチャ
ージされる。また、／ −１’Ｎ、 ＬｔＭＯＳ Ｆ
Ｉｆｌ’ｌ’Ｑ５によるコンデンサで昇圧され、瞬時Ｖ
。ｏ＋Ｖ。
ージされる。また、／ −１’Ｎ、 ＬｔＭＯＳ Ｆ
Ｉｆｌ’ｌ’Ｑ５によるコンデンサで昇圧され、瞬時Ｖ
。ｏ＋Ｖ。
以上の電圧となる。したがって、ＭＯ８ＦＥＴＱ、５の
ゲートはｖｃｃにプリチャージされる。次にに信号がｖ
ｃｃレベルとなりＭＯ８ＦＩＤＴ Ｑ５６によるコンデ
ーサで、Ｑ５．のゲート電圧（まｖｃｃ十■７以上に昇
圧される。また、ＭＯ８Ｉｉ’ＥＴＱ。
ゲートはｖｃｃにプリチャージされる。次にに信号がｖ
ｃｃレベルとなりＭＯ８ＦＩＤＴ Ｑ５６によるコンデ
ーサで、Ｑ５．のゲート電圧（まｖｃｃ十■７以上に昇
圧される。また、ＭＯ８Ｉｉ’ＥＴＱ。
によるコンデンサで、ノードＮ１１１ Ｎ８はｖｃｃ以
上に昇圧される。したがって、φＣｏｔはｖｃｏ以上と
なる。なお同図でφ１信号は一度Ｖ。ｃ＋■ｏ以上に昇
圧されたＭ ０８ Ｆ Ｅ Ｔ Ｑ、５のゲート電圧を
クリアするものである。μ上昇用動作を回路ブロックＢ
を使って説明したが回路ブロック八についても同様であ
る。また、φＣＯＯｌφ。。□信号をＯＶとするか否か
は第１の実施例と同様にアドレス信号で決ｉにする。
上に昇圧される。したがって、φＣｏｔはｖｃｏ以上と
なる。なお同図でφ１信号は一度Ｖ。ｃ＋■ｏ以上に昇
圧されたＭ ０８ Ｆ Ｅ Ｔ Ｑ、５のゲート電圧を
クリアするものである。μ上昇用動作を回路ブロックＢ
を使って説明したが回路ブロック八についても同様であ
る。また、φＣＯＯｌφ。。□信号をＯＶとするか否か
は第１の実施例と同様にアドレス信号で決ｉにする。
なお、本実施例の回路では、動作するセンスアンプにつ
ながり、しかもビット線とセンスアンプを接続するスイ
ッチ回路側の制御信号は次のような制御も行なう。たと
えば、ワード線Ｗｍが選択されたとするとスイッチ回路
Ｓ０はオフ状態、Ｓユはオン状態である。したがってφ
ＣＯＩはｖｃｃ以上のレベルを保つが、ワード線信号が
高レベルとなりメモリセル信号がビット線に読み出され
、センスアンプが動作する直前に、ｌ’ｂｂ信号がｖＣ
ｃレベルとなり、Ｍ、０８ＦＥＴ Ｑ、４のゲート−ソ
ース、ドレイン間に形成されるコンデンサによりノード
Ｎ１０をｖ。ｃ＋ｖＴ 以上に昇圧し、φＣｏｔ信号を
ｖｃｃレベルとする。これによりセンスアンプ動作時、
一時的にビット線とセンスアンプ間の接続抵抗を高めセ
ンスアンプの高感度化を図っている。なお、この動作は
回路ブロックＡについても同様である。
ながり、しかもビット線とセンスアンプを接続するスイ
ッチ回路側の制御信号は次のような制御も行なう。たと
えば、ワード線Ｗｍが選択されたとするとスイッチ回路
Ｓ０はオフ状態、Ｓユはオン状態である。したがってφ
ＣＯＩはｖｃｃ以上のレベルを保つが、ワード線信号が
高レベルとなりメモリセル信号がビット線に読み出され
、センスアンプが動作する直前に、ｌ’ｂｂ信号がｖＣ
ｃレベルとなり、Ｍ、０８ＦＥＴ Ｑ、４のゲート−ソ
ース、ドレイン間に形成されるコンデンサによりノード
Ｎ１０をｖ。ｃ＋ｖＴ 以上に昇圧し、φＣｏｔ信号を
ｖｃｃレベルとする。これによりセンスアンプ動作時、
一時的にビット線とセンスアンプ間の接続抵抗を高めセ
ンスアンプの高感度化を図っている。なお、この動作は
回路ブロックＡについても同様である。
スイッチ回路制御信号がＶｃｃにされるのは、動作する
センスアンプ側のスイッチ回路で、しかもビット線とセ
ンスアンプを接続する方のスイッチ回路の制御信号のみ
である。この選択はスイッチ回路制御信号をＯＶにする
か否かの選択と同様にアドレス信号にて行なう。
センスアンプ側のスイッチ回路で、しかもビット線とセ
ンスアンプを接続する方のスイッチ回路の制御信号のみ
である。この選択はスイッチ回路制御信号をＯＶにする
か否かの選択と同様にアドレス信号にて行なう。
以上第１、第２の実施例ともセンスアンプ回路１個を例
に１況明したが、同一ザイクルで動作するセンスアンプ
と動作しないセンスアンプが各々複数個あってもアドレ
ス信号を組み合わぜることにより本発明は実施できる。
に１況明したが、同一ザイクルで動作するセンスアンプ
と動作しないセンスアンプが各々複数個あってもアドレ
ス信号を組み合わぜることにより本発明は実施できる。
また本発明はｎチャネル形６＝ｒ ０８ Ｆ Ｅ’ｒを
用いて説明したが電位関係を逆にずれはｐチャネル形Ｍ
Ｏ８ＦＥＴを用いでも実施可能である。また、ｎチャネ
ル形、ｐチャネル形〜ｌ０８ＦＥＴを含む回路でも実施
可能である。
用いて説明したが電位関係を逆にずれはｐチャネル形Ｍ
Ｏ８ＦＥＴを用いでも実施可能である。また、ｎチャネ
ル形、ｐチャネル形〜ｌ０８ＦＥＴを含む回路でも実施
可能である。
また、本発明は特願昭５６−８１０４２．特願昭５７−
１２５６８７に開示されている各実施例がそのまま適用
できる。たとえば、第２図に丈ず実施例の回路において
、センスアンプで増幅したメモリ信号を外部へ取り出す
ための信号＠（ｉ１０゜ｉ ／ ｏ線）と、ビット線間
に設けたスイッチ回路（ＭＯＳＦＥＴ Ｑ８ 、Ｑ、で
（苦成）の制御信号φ。の信号線はビット線と並行に配
線できる。さらに、この信号線をＡ／２層配とずれば、
上記スイッチ回路のレイアウトの自由度が増し、第２図
に示すようにスイッチ回路をセンスアンプ端に設けるこ
とができ、チップ面積の利用効率向上ならびに高Ｓ／Ｎ
化が実現できる。
１２５６８７に開示されている各実施例がそのまま適用
できる。たとえば、第２図に丈ず実施例の回路において
、センスアンプで増幅したメモリ信号を外部へ取り出す
ための信号＠（ｉ１０゜ｉ ／ ｏ線）と、ビット線間
に設けたスイッチ回路（ＭＯＳＦＥＴ Ｑ８ 、Ｑ、で
（苦成）の制御信号φ。の信号線はビット線と並行に配
線できる。さらに、この信号線をＡ／２層配とずれば、
上記スイッチ回路のレイアウトの自由度が増し、第２図
に示すようにスイッチ回路をセンスアンプ端に設けるこ
とができ、チップ面積の利用効率向上ならびに高Ｓ／Ｎ
化が実現できる。
またさらに、特願昭５８＝２４５７９で開示された思想
がぞのまま適用できる。すなわち、第２図に示す実施例
の回路において、集積密度の高いことが要求され乙メモ
リアレ一部などの動作電圧を外部電源電田より低くして
動作させることによっ−Ｃ１使用するＭＯ８Ｆ’ＥＴの
微細化を可能にし。
がぞのまま適用できる。すなわち、第２図に示す実施例
の回路において、集積密度の高いことが要求され乙メモ
リアレ一部などの動作電圧を外部電源電田より低くして
動作させることによっ−Ｃ１使用するＭＯ８Ｆ’ＥＴの
微細化を可能にし。
高集積化を図ることも可能である。
本発明ζこよれば、同一サイクルで動作しないセンスア
ンプ側のスイッチ回路の制御信号はメモリ待機時の高レ
ベルを保持するので消費電力を小さくでき、雑音を少な
くするこ七ができるのでメモリの低消費電力化、高Ｓ／
Ｎ化に効果がある。
ンプ側のスイッチ回路の制御信号はメモリ待機時の高レ
ベルを保持するので消費電力を小さくでき、雑音を少な
くするこ七ができるのでメモリの低消費電力化、高Ｓ／
Ｎ化に効果がある。
Claims (2)
- １．１対の信号線と、該信号線間の微少な信号を差動増
幅するアンプと、該信号線と該アンプの接続、開放を行
なうスイッチング手段を複数個有し、かつ該複数個のア
ンプは同一サイクル中に動作するアンプ群と動作しない
アンプ群に分離された半導体メモリにおいて、動作しな
いアンプ群に設けられた該スイッチング手段は、該サイ
クル中、信号線とアンプが接続状態である半導体メモリ
。 - ２．２対の信号線で１個のアンプを共用する回路で、こ
れらを複数個有する半導体メモリで、動作するアンプ群
に設けた該スイッチング手段は、該アンプ動作時に、選
択的に、一方が接続状態で、他方が開放状態であり、動
作しないアンプ側に設けた該スイッチング手段は両方と
も接続状態である特許請求の範囲第１項の半導体メモリ
。 ３、該スイッチング手段は、ＭＯＳＦＥＴで構成し、該
ＭＯ８ＦＥＴのゲート電圧を変えることにより接続、開
放を行なうものであり、動作するアンプ側に設けた該ス
イッチング手段のＭＯＳＦＥＴは、該アンプ動作時に、
選択的に、一方が弱導通状態、他方が非導通状態であり
、動作しｆｘ （１）アンプ側に設けた該スイッチング
手段のＭＯＳＦＥＴは両方とも導通状態である特許請求
の範囲第２項の半導体メモリ。 ４、該スイッチング手段のＭＯＳＦＥＴはメモリ待機時
にすべて導通状態である特許請求の範囲第３項の半導体
メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105710A JPS60694A (ja) | 1983-06-15 | 1983-06-15 | 半導体メモリ |
| KR1019840003275A KR920006457B1 (ko) | 1983-06-15 | 1984-06-11 | 반도체장치 |
| DE8484106818T DE3485234D1 (de) | 1983-06-15 | 1984-06-14 | Halbleiterschaltung mit speicher und pulstreiberschaltung. |
| EP84106818A EP0129217B1 (en) | 1983-06-15 | 1984-06-14 | A semiconductor circuit including a memory and a pulse drive circuit |
| US07/058,617 US4716313A (en) | 1983-06-15 | 1987-06-03 | Pulse drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105710A JPS60694A (ja) | 1983-06-15 | 1983-06-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60694A true JPS60694A (ja) | 1985-01-05 |
| JPH0531236B2 JPH0531236B2 (ja) | 1993-05-12 |
Family
ID=14414893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105710A Granted JPS60694A (ja) | 1983-06-15 | 1983-06-15 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716313A (ja) |
| EP (1) | EP0129217B1 (ja) |
| JP (1) | JPS60694A (ja) |
| KR (1) | KR920006457B1 (ja) |
| DE (1) | DE3485234D1 (ja) |
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