JPS599735A - クロツク発生回路 - Google Patents
クロツク発生回路Info
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- JPS599735A JPS599735A JP57119361A JP11936182A JPS599735A JP S599735 A JPS599735 A JP S599735A JP 57119361 A JP57119361 A JP 57119361A JP 11936182 A JP11936182 A JP 11936182A JP S599735 A JPS599735 A JP S599735A
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- circuit
- signal
- transistor
- power supply
- clock
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、クロック信号によって制御される回路に使
用して好適なりロック発生回路に関するものである。
用して好適なりロック発生回路に関するものである。
従来、この種の回路の用途の一例として第１図に示すダ
イナミックランダムアクセスメモリ回路（ＲＡＭ）が挙
げられる。なお、＃！２図は第１図中のクロック発生回
路の詳細を示し、第３図は第１図、第２図の回路の動作
を説明するための波形図である。また、第４図は他の従
来例を示す第１図と同様のＲＡＭ回路であるが、これＫ
ついては後述する。
イナミックランダムアクセスメモリ回路（ＲＡＭ）が挙
げられる。なお、＃！２図は第１図中のクロック発生回
路の詳細を示し、第３図は第１図、第２図の回路の動作
を説明するための波形図である。また、第４図は他の従
来例を示す第１図と同様のＲＡＭ回路であるが、これＫ
ついては後述する。
第１図において、１は１ビツトのメモリセルで、′１″
あるいは′″０″のデータを記憶する１こめの記憶容量
２と、この記憶容量２のデータの読み出し。
あるいは′″０″のデータを記憶する１こめの記憶容量
２と、この記憶容量２のデータの読み出し。
書き込みあるいは保持をするためのスイッチングトラン
ジスタ３とで構成される。４は前記メモリセル１のデー
タを伝達するためのビット線、５は前記スイッチングト
ランジスタ３０オン・オフを制御する信号が供給される
ワード線、６は前記ビット線４に読み出されたデータを
増幅するためのセンスアンプ、７は同一ビット線４に接
続されている複数（この場合は２”＠）のメモリセル１
の（一括していうときにはＡという）が供給される。
ジスタ３とで構成される。４は前記メモリセル１のデー
タを伝達するためのビット線、５は前記スイッチングト
ランジスタ３０オン・オフを制御する信号が供給される
ワード線、６は前記ビット線４に読み出されたデータを
増幅するためのセンスアンプ、７は同一ビット線４に接
続されている複数（この場合は２”＠）のメモリセル１
の（一括していうときにはＡという）が供給される。
９は前記アドレス信号ＡＫ応動じて作動するトラ電する
ためのプリチャージ信号ｌが供給される端子、１２は前
記出力ノード１０をあらかじめ充電するためのトランジ
スタ、１３は電源端子、１４は前記出力ノード１０のレ
ベルに応動してクロック出力信号φ、をワード線５に結
合するトランジスタ、１５は前記クロック出力信号φ、
が供給される端子、１６は前記メモリセル１０番地指定
を行うアドレス入力信号の入力端子、１Ｔは前記アドレ
ス入力信号に応じて互いに補数関係ｖｃアろアドレス信
号を発生するアドレスバッファ回路、１８゜１９は前記
アドレスバッファ回路１７の出力端子、２０は前記アド
レスバッファ回路１７を駆動する信号φ１が供給される
端子、２１は前記信号φ。
ためのプリチャージ信号ｌが供給される端子、１２は前
記出力ノード１０をあらかじめ充電するためのトランジ
スタ、１３は電源端子、１４は前記出力ノード１０のレ
ベルに応動してクロック出力信号φ、をワード線５に結
合するトランジスタ、１５は前記クロック出力信号φ、
が供給される端子、１６は前記メモリセル１０番地指定
を行うアドレス入力信号の入力端子、１Ｔは前記アドレ
ス入力信号に応じて互いに補数関係ｖｃアろアドレス信
号を発生するアドレスバッファ回路、１８゜１９は前記
アドレスバッファ回路１７の出力端子、２０は前記アド
レスバッファ回路１７を駆動する信号φ１が供給される
端子、２１は前記信号φ。
からデコーダ回路７を駆動するクロック出力信号φ、を
発生するためのクロック発生回路、２２は前記信号φ、
が供給される端子である。
発生するためのクロック発生回路、２２は前記信号φ、
が供給される端子である。
第２図は上記クロック発生回路２１の詳細を示す回路図
である。この図において、３１は信号φ。
である。この図において、３１は信号φ。
が供給される端子、３２はクロック出力信号φ：が出力
される出力端子、３３はプリチャージ信号ｉが供給され
る端子、３４はドライバ回路部、３５は遅延回路部を示
す。３６はドライバ出力の充電用トランジスタ、３７は
放電１用トランジスタ、３８は昇圧容儀で、ノード４０
の電圧を昇圧して充電用トランジスタ３６０オン抵抗を
下げて充電スピードを速める。３９は昇圧時にノード４
０と信号φ、との供給を遮断するためのトランジスタ、
４１は前記遅延回路部３５の出力端子、４２は前記出力
端子４１を放電する１こめのトランジスタ、４３は前記
出力端子４１を充電するためのトランジスタ、４４はト
ランジスタで、充電ノード４６を放電するためのもので
あり、４５は前記充電ノード４６を充電するためのトラ
ンジスタ、４７は電源端子である。
される出力端子、３３はプリチャージ信号ｉが供給され
る端子、３４はドライバ回路部、３５は遅延回路部を示
す。３６はドライバ出力の充電用トランジスタ、３７は
放電１用トランジスタ、３８は昇圧容儀で、ノード４０
の電圧を昇圧して充電用トランジスタ３６０オン抵抗を
下げて充電スピードを速める。３９は昇圧時にノード４
０と信号φ、との供給を遮断するためのトランジスタ、
４１は前記遅延回路部３５の出力端子、４２は前記出力
端子４１を放電する１こめのトランジスタ、４３は前記
出力端子４１を充電するためのトランジスタ、４４はト
ランジスタで、充電ノード４６を放電するためのもので
あり、４５は前記充電ノード４６を充電するためのトラ
ンジスタ、４７は電源端子である。
次に、第３図の波形図を参照して第１図の動作を説明す
る。
る。
プリチャージ信号ηが”ｌ”の期間、アドレスバッフ７
回路１Ｔの出力は”０”になっている。プリチャージ信
号φが０”になると、信号φ、がｌ″になり、アドレス
入力３１〜ａｌｌの状態に応じて、アドレスバッファ回
路１１の出力であるアドレス信号Ａ１１ λ１．・・・
、Ａｌｌ、 λ７の状態が決まる。
回路１Ｔの出力は”０”になっている。プリチャージ信
号φが０”になると、信号φ、がｌ″になり、アドレス
入力３１〜ａｌｌの状態に応じて、アドレスバッファ回
路１１の出力であるアドレス信号Ａ１１ λ１．・・・
、Ａｌｌ、 λ７の状態が決まる。
アドレスバッファ回路１７のこれらのアドレス信号Ａは
デコーダ回路７にそれぞれ伝わる。
デコーダ回路７にそれぞれ伝わる。
今、仮にアドレス入力ａ１〜ａ、ｌ がすべてｏｎのと
きは、アドレス信号Ａ、−Ａｌｌはｏ″となり、Ｋ１−
人。は”１”となる。
きは、アドレス信号Ａ、−Ａｌｌはｏ″となり、Ｋ１−
人。は”１”となる。
このとき、第１図において、プリチャージ信号φによっ
てあらかじめ充電されたデコーダ回路７の出力ノード１
０のうち、最上部のデコーダ回路７の出力ノード１０以
外は、アドレス信号ＡＫより放電され０”になる。こね
は、最上部のデコーダ回路Ｔのみが入力にλ１〜Ｋｌｌ
の信号が供給されないからである。
てあらかじめ充電されたデコーダ回路７の出力ノード１
０のうち、最上部のデコーダ回路７の出力ノード１０以
外は、アドレス信号ＡＫより放電され０”になる。こね
は、最上部のデコーダ回路Ｔのみが入力にλ１〜Ｋｌｌ
の信号が供給されないからである。
この状態では、トランジスタ１４のみがオンしているの
で、りｐツク出力信号φ２が”１″になるれたメモリセ
ル１からビット線４にデータが読み出され、そのデータ
がセンスアンプ６によって増幅され、メモリデータの読
み出しが完了する。このとき、クロック出力信号φ２
は、デコーダ回路７の出力ノード１０の放電、が＋ｔ
Ｋ終了したタイミングで発生する。 − その理由は、もし出力ノード１０の放電が終わらないう
ちにクロック出力信号φ、が発生すると、トランジスタ
１４がオンの状態のままクロック出力信号φ２ が供給
されるので、アドレス人力ａｌ〜ａｌｌ で指定した番
地以外のワード線５に電圧が供給さね、指定以外のメモ
リセル１が選ばれる（多重選択）からである。また、こ
のとき、時間を長くすわば上記のような開明は起こらな
くなるが、番地を指定してからメモリデータが読み出さ
れるまでの時間（アクセス時間）が長くなる。したがっ
て、クロック出力信号φ７発生のタイミングは、デコー
ダ回路Ｉの出力ノード１０の放電が終了したときが最も
よいということになる。
で、りｐツク出力信号φ２が”１″になるれたメモリセ
ル１からビット線４にデータが読み出され、そのデータ
がセンスアンプ６によって増幅され、メモリデータの読
み出しが完了する。このとき、クロック出力信号φ２
は、デコーダ回路７の出力ノード１０の放電、が＋ｔ
Ｋ終了したタイミングで発生する。 − その理由は、もし出力ノード１０の放電が終わらないう
ちにクロック出力信号φ、が発生すると、トランジスタ
１４がオンの状態のままクロック出力信号φ２ が供給
されるので、アドレス人力ａｌ〜ａｌｌ で指定した番
地以外のワード線５に電圧が供給さね、指定以外のメモ
リセル１が選ばれる（多重選択）からである。また、こ
のとき、時間を長くすわば上記のような開明は起こらな
くなるが、番地を指定してからメモリデータが読み出さ
れるまでの時間（アクセス時間）が長くなる。したがっ
て、クロック出力信号φ７発生のタイミングは、デコー
ダ回路Ｉの出力ノード１０の放電が終了したときが最も
よいということになる。
第１図中のクロック発生回路２１は、第２図の遅延回路
部３５とドライバ回路部３４とからなっている。この回
路はプリチャージ信号列が１１”の期間、出力端子３２
．充電ノード４６．ノード４０は０″、出力端子４１は
＠１″になっている。信号φ１ が”１″になると、ノ
ード４０は′ｌ”レベルに上がるが、出力端子４１が”
ｔ”レベルで、かつ充電用、放電用トランジスタ３６．
３７のオン抵抗比により出力端子３２は″０″レベルに
維持される。
部３５とドライバ回路部３４とからなっている。この回
路はプリチャージ信号列が１１”の期間、出力端子３２
．充電ノード４６．ノード４０は０″、出力端子４１は
＠１″になっている。信号φ１ が”１″になると、ノ
ード４０は′ｌ”レベルに上がるが、出力端子４１が”
ｔ”レベルで、かつ充電用、放電用トランジスタ３６．
３７のオン抵抗比により出力端子３２は″０″レベルに
維持される。
一方、トランジスタ４５は信号φＩ Ｋよってオンされ
、充電ノード４６の電圧が′０”から１″に上昇する。
、充電ノード４６の電圧が′０”から１″に上昇する。
充電ノード４６がｌ”レベルに上昇すると、トランジス
タ４２がオンし始め、出力端子４１の電圧が１１″から
“Ｏ”レベルに下降し始める。
タ４２がオンし始め、出力端子４１の電圧が１１″から
“Ｏ”レベルに下降し始める。
そして、出力端子４１０レベルが放電用トランジスタ３
Ｔのしきい電圧以下になると、放電用トランジスタ３Ｔ
がオフして出力端子３２の電圧が上昇を始める。すなわ
ち、クロック出力信号φ、の発生が始まる。
Ｔのしきい電圧以下になると、放電用トランジスタ３Ｔ
がオフして出力端子３２の電圧が上昇を始める。すなわ
ち、クロック出力信号φ、の発生が始まる。
上記のように、信号φ、が′１″になり始めてからクロ
ック出力信号φ２が発生し始めるまでの時間は、第２図
の遅延回路部３５の動作時間で決められることが分かる
。すなわち、第２図の遅延回路部３５の遅延時間を調節
することＫより高速度で、かつ多重選択されないＲＡＭ
回路が実現できる。
ック出力信号φ２が発生し始めるまでの時間は、第２図
の遅延回路部３５の動作時間で決められることが分かる
。すなわち、第２図の遅延回路部３５の遅延時間を調節
することＫより高速度で、かつ多重選択されないＲＡＭ
回路が実現できる。
ところで、通常のＲＡＭ回路は、電源電圧ｖ′に対して
±ｌθ％程度の範囲で動作できろということが要求され
る。したがって、上記遅延時間をこの電源電圧Ｖの変動
に対して満足できるように設定されなければならない。
±ｌθ％程度の範囲で動作できろということが要求され
る。したがって、上記遅延時間をこの電源電圧Ｖの変動
に対して満足できるように設定されなければならない。
仮に、上記デコーダ回路Ｔの放電タイミングとクロック
出力信号φ、の発生タイミングの電源電圧依存性が同じ
なら、ある電源電圧でタイミング設定を行えばよいが、
通常これらは、実際のチップ上のパターフレイア９トの
差によって同一にならない。すなわち、デコーダ回路７
の方は、電源電圧ＶＫ依存しないアルミニウム線の抵抗
Ｎ＋拡散抵抗等が放電時間の大きな要素となっている
のが一般的であるからである。一方、クーツク発生回路
２１の遅延時間は、電源電圧ｖＶｃ依存するＭＯＳ）ラ
ンジスタの抵抗が大きな要素となっている。
出力信号φ、の発生タイミングの電源電圧依存性が同じ
なら、ある電源電圧でタイミング設定を行えばよいが、
通常これらは、実際のチップ上のパターフレイア９トの
差によって同一にならない。すなわち、デコーダ回路７
の方は、電源電圧ＶＫ依存しないアルミニウム線の抵抗
Ｎ＋拡散抵抗等が放電時間の大きな要素となっている
のが一般的であるからである。一方、クーツク発生回路
２１の遅延時間は、電源電圧ｖＶｃ依存するＭＯＳ）ラ
ンジスタの抵抗が大きな要素となっている。
第５図１１Ｃ４Ｒ号φ、からデコーダ回路７の放電時間
１＋ （直線■）と信号φ１からクロック出力信号φ
！の遅延時間１＝ （直線ｎ）を、電源電圧Ｖの中心
値で同じ値になるよ５Ｖｃした場合の各々の時間の電源
電圧依存性を実線で示している（電源電圧Ｖが大きくな
るにつれて、回路動作時間は両方とも小さくなる傾向に
ある）。
１＋ （直線■）と信号φ１からクロック出力信号φ
！の遅延時間１＝ （直線ｎ）を、電源電圧Ｖの中心
値で同じ値になるよ５Ｖｃした場合の各々の時間の電源
電圧依存性を実線で示している（電源電圧Ｖが大きくな
るにつれて、回路動作時間は両方とも小さくなる傾向に
ある）。
この図よりわかるように、電源電圧７以上のところでは
１． ＞１． となり、デコーダ回路７が放電する以
前にクロック出力信号φ２ が発生するので、メモリセ
ル１が多重選択されＲＡＭが誤動作する。
１． ＞１． となり、デコーダ回路７が放電する以
前にクロック出力信号φ２ が発生するので、メモリセ
ル１が多重選択されＲＡＭが誤動作する。
これを避けるためには、第５図に破線で示すように＋１
０％の点でｔｌ ＝ｔｚｌｃなるように設定すればよい
が、この場合、クロック出力信号φ２の発生がｔだけ遅
れるので、それだけＲＡＭの読み出し速度が遅くなる。
０％の点でｔｌ ＝ｔｚｌｃなるように設定すればよい
が、この場合、クロック出力信号φ２の発生がｔだけ遅
れるので、それだけＲＡＭの読み出し速度が遅くなる。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、クロック出力信号の発生タイミ
ングと電源電圧依存性をほぼ一定にすることにより、Ｒ
ＡＭの誤動作を起こすことなく、高速動作をさせること
を目的とする。以下、この発明について説明する。
ためになされたもので、クロック出力信号の発生タイミ
ングと電源電圧依存性をほぼ一定にすることにより、Ｒ
ＡＭの誤動作を起こすことなく、高速動作をさせること
を目的とする。以下、この発明について説明する。
第６図はこの発明の一実施例を示す回路図である。なお
、この実施例においても従来例と同様に便宜上回路の説
明はすべてＮチャネルＭＯ８で行う。しかし、Ｐチャネ
ルＭＯ８の場合でも本質的には同一であり、この発明は
、絶縁ゲート型電界効果トランジスタを用いた回路全般
に実施することができる。また、特定の電圧等の値はこ
の発明の要旨には直接関係はないが、理解の補助のため
に示しである。
、この実施例においても従来例と同様に便宜上回路の説
明はすべてＮチャネルＭＯ８で行う。しかし、Ｐチャネ
ルＭＯ８の場合でも本質的には同一であり、この発明は
、絶縁ゲート型電界効果トランジスタを用いた回路全般
に実施することができる。また、特定の電圧等の値はこ
の発明の要旨には直接関係はないが、理解の補助のため
に示しである。
第６図において、第２図と同一符号は同一部分を表わし
ている。４８．５０はトランジスタで、トランジスタ４
８は出力端子４１と接地との間に接続され、トランジス
タ５０は電源と充電ノード４６との間に接続されている
。また、トランジスタ４８．５０のそれぞれのゲート端
子４９には一定電圧ｖｅが与えらねている。前記一定電
圧■１は、電源電圧Ｖが変動しても変わらない電圧で、
電源電圧Ｖよりも高くても低くてもよい。
ている。４８．５０はトランジスタで、トランジスタ４
８は出力端子４１と接地との間に接続され、トランジス
タ５０は電源と充電ノード４６との間に接続されている
。また、トランジスタ４８．５０のそれぞれのゲート端
子４９には一定電圧ｖｅが与えらねている。前記一定電
圧■１は、電源電圧Ｖが変動しても変わらない電圧で、
電源電圧Ｖよりも高くても低くてもよい。
次に動作について説明する。
第６図において、トランジスタ５００オン抵抗をトラン
ジスタ４５のこれよりも十分むて大評くとれば、充電ノ
ード４６の充電、時開け、トランジスタ５００オン抵抗
で決まること（Ｃなろ。また、トランジスタ４８．４２
に対しても同じことを行えば、出力端子４１の放電時間
は、トランジスタ４Ｂのオン抵抗で決まることになる。
ジスタ４５のこれよりも十分むて大評くとれば、充電ノ
ード４６の充電、時開け、トランジスタ５００オン抵抗
で決まること（Ｃなろ。また、トランジスタ４８．４２
に対しても同じことを行えば、出力端子４１の放電時間
は、トランジスタ４Ｂのオン抵抗で決まることになる。
トランジスタ４８゜５０には、電源電圧ｖＫ依存しｆ’
ｃい一定電、圧ｖｅが与えらねているので抵抗の変化は
ｊ、Ｃい。したがって、電源電圧ＶＫ依存しない遅延時
間が得られる。このことを利用して、電源電圧Ｖの一１
０％点で１．＝１．となるように第５図に一点鎖線で示
すｔ １２ を設定すると、ビ時間だけ高速化が可能と
なる。
ｃい一定電、圧ｖｅが与えらねているので抵抗の変化は
ｊ、Ｃい。したがって、電源電圧ＶＫ依存しない遅延時
間が得られる。このことを利用して、電源電圧Ｖの一１
０％点で１．＝１．となるように第５図に一点鎖線で示
すｔ １２ を設定すると、ビ時間だけ高速化が可能と
なる。
第７図はこの発明の他の実施例を示す回路図である。第
７図において、第２図と同一符号は同一部分を表わして
いる。トランジスタ４８は、トランジスタ４２．４３か
らなるインバータの出力５１と出力端子４１との間に接
続さ７１、トランジスタ５０は、トランジスタ４４．４
５からなるインバータの出力５２と充電ノード４６との
間に接続されている。また、トランジスタ４８．５０の
そわぞれのゲート端子４９には一定電圧■１ が与えら
れている。第７図の実施例の場合本、第６図の実施例と
同様にトランジスタ４８．５０により放電。
７図において、第２図と同一符号は同一部分を表わして
いる。トランジスタ４８は、トランジスタ４２．４３か
らなるインバータの出力５１と出力端子４１との間に接
続さ７１、トランジスタ５０は、トランジスタ４４．４
５からなるインバータの出力５２と充電ノード４６との
間に接続されている。また、トランジスタ４８．５０の
そわぞれのゲート端子４９には一定電圧■１ が与えら
れている。第７図の実施例の場合本、第６図の実施例と
同様にトランジスタ４８．５０により放電。
充電の時間が決まるようにすれば、第６図と同じ効果が
得られる。
得られる。
第８図は上記一定電圧ｖｃを発生する回路の一例である
。８＠８図において、６０は一定電圧ｖｅの出ろ出力端
子、６１ ）１電源電圧■が印加さねる電源端子である
。電源と出力との間に接続されたトランジスタ６２は、
出力電圧を供給するためのトランジスタであり、ドレイ
ンとゲートが接続され、出力と接地との間に直列に接続
された複数個のトランジスタ６３は定電圧を得るための
ものである。６４は出力電圧レベルを安定にするための
デカップリング容量である。
。８＠８図において、６０は一定電圧ｖｅの出ろ出力端
子、６１ ）１電源電圧■が印加さねる電源端子である
。電源と出力との間に接続されたトランジスタ６２は、
出力電圧を供給するためのトランジスタであり、ドレイ
ンとゲートが接続され、出力と接地との間に直列に接続
された複数個のトランジスタ６３は定電圧を得るための
ものである。６４は出力電圧レベルを安定にするための
デカップリング容量である。
この回路において、トランジスタ６２の抵抗を、トラン
ジスタ６３の抵抗に比べて十分大きくとると、一定電圧
■。はトランジスタ６３のしきい電圧■ＴＲＫよって決
り、トランジスタの数がｎ個の場合、その値はは３：ｎ
ｖ７ＲＫなる。この値は、電源電圧Ｖの多少の変動があ
っても変化しない。
ジスタ６３の抵抗に比べて十分大きくとると、一定電圧
■。はトランジスタ６３のしきい電圧■ＴＲＫよって決
り、トランジスタの数がｎ個の場合、その値はは３：ｎ
ｖ７ＲＫなる。この値は、電源電圧Ｖの多少の変動があ
っても変化しない。
こねまでクロック信号によって制御されるＲＡＭの中で
もワード線選択の回路について述べてきたが、この発明
はクロック信号によって制御される他の回路にも同様に
適用できる。
もワード線選択の回路について述べてきたが、この発明
はクロック信号によって制御される他の回路にも同様に
適用できる。
第９図はこの発明の他の実施例を示す回路図である。こ
の図で、第２図と同一符号は同一部分を示している。第
９図では端子４９′ニ一定電圧■８を接続しているので
、トランジスタ４２のゲート電極には一定電圧ｖｅ が
加わり、第６図の実施例と同じ効果が得られる。
の図で、第２図と同一符号は同一部分を示している。第
９図では端子４９′ニ一定電圧■８を接続しているので
、トランジスタ４２のゲート電極には一定電圧ｖｅ が
加わり、第６図の実施例と同じ効果が得られる。
なお、第４図はビット線を選択するデコーダ回路と、そ
れを制御するクロック発生回路の他の従来例を示してい
る。この図で、第１図と同じ符号は同じ本のを示してい
る。このＩＭＩ Ｖｃおいても、ビット線４のデコーダ
回路７の出力が放電してから信号φ４が発生しないこと
、Ｉ１０線７１に多数のビット線４のデータが読み出さ
れてしまう。ツ４図にはＩ１０線７１に読み出されるデ
ータを増幅する出力アンプ回路７２も示されている。な
お、Ｔ３は増幅器である。Ｉｌｏ 線７１に読み出さ
れたデータは、出力アンプ回路７２により基準電圧■８
と比較され増幅される。この回路においても、信号
φ４からタイミングを制御されて発生さ才また信号φ、
の発生タイミングが速すぎると基準電圧ｖｌｌ との電
圧差が十分でなくなり、出力アンプ回路７２の出力が反
転して誤動作する。
れを制御するクロック発生回路の他の従来例を示してい
る。この図で、第１図と同じ符号は同じ本のを示してい
る。このＩＭＩ Ｖｃおいても、ビット線４のデコーダ
回路７の出力が放電してから信号φ４が発生しないこと
、Ｉ１０線７１に多数のビット線４のデータが読み出さ
れてしまう。ツ４図にはＩ１０線７１に読み出されるデ
ータを増幅する出力アンプ回路７２も示されている。な
お、Ｔ３は増幅器である。Ｉｌｏ 線７１に読み出さ
れたデータは、出力アンプ回路７２により基準電圧■８
と比較され増幅される。この回路においても、信号
φ４からタイミングを制御されて発生さ才また信号φ、
の発生タイミングが速すぎると基準電圧ｖｌｌ との電
圧差が十分でなくなり、出力アンプ回路７２の出力が反
転して誤動作する。
上記各信号φ４．φ、の発生にこの発明のクロック発生
回路２１を用いれば、データの読み出し速度を遅くする
ことなく、データを安定に読み出せることは以上の説明
より明らかである。
回路２１を用いれば、データの読み出し速度を遅くする
ことなく、データを安定に読み出せることは以上の説明
より明らかである。
以上詳細に説明したように、この発明によれば、クロッ
ク発生回路に使われている遅延回路部の動作時間を、電
源電圧に依存しない一定の電圧で制御するよ５１Ｃした
ので、電源電圧の変動に対して高速で、かつ誤動作のな
い回路が得られるという効果がある。
ク発生回路に使われている遅延回路部の動作時間を、電
源電圧に依存しない一定の電圧で制御するよ５１Ｃした
ので、電源電圧の変動に対して高速で、かつ誤動作のな
い回路が得られるという効果がある。
第１図は従来のＲＡＭ回路を示す回路図、第２図は同じ
〈従来のクロック発生回路を示す図、第３図は第１図、
第２図の回路動作を説明するための波形図、第４図は同
じ〈従来のＲＡＭ回路の他の例を示す回路図、第５図は
従来及びこの発明による所要部位の作動時間関係の電源
電圧依存性を示す図、第６図はこの発明の一実施例を示
す回路図、第７図はこの発明の他の実施例を示す回路図
、第８図、第９図はこの発明のさらに他の実施例を示す
回路図である。 図中、１はメモリセル、４はピント線、５はワード線、
７はデコーダ回路、２１はクロック発生回路、３１．３
３は端子、３２．４１は出力端子、３４はドライバ回路
部、３５はｄ延回路部、３６は充電用トランジスタ、３
７は放電用トランジスタ、３８は昇圧容量、３９．４２
〜４５．４８はトランジスタ、４０はノード、４６は充
電ノード、４７は電源端子、４９はゲート端子、正はプ
リチャージ信号、φ１は信号、φ２はクロック出力信号
、■は電源電圧、Ｖｅは一定電圧である。なお、図中の
同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 １ 第２図 第３図 第４図 ２１ 第５図 一１０°Ｉ６ ｖ ◆１０°１０ −ｔｍ電圧 第６図 第７図 φ１ 第８図 第９図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−１１８３６１号２
、発明の名称 クロック発生回路３、補正をする
者 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 明細書の特許請求の範囲を別紙のよう番こ補正する。 以上 ２、特許請求の範囲 へカ信号の印加により作動状態となる遅延回路と、この
遅延回路の出力とクロック信号により作動状態が制御さ
れ所要のクロック出力信号を発生するドライバ回路とか
らなり、前記遅延回路中に電源電圧に依存しない一定電
圧で動作し前記遅延回路を制御するトランジスタを設け
たことを特徴とするクロック発生回路。
〈従来のクロック発生回路を示す図、第３図は第１図、
第２図の回路動作を説明するための波形図、第４図は同
じ〈従来のＲＡＭ回路の他の例を示す回路図、第５図は
従来及びこの発明による所要部位の作動時間関係の電源
電圧依存性を示す図、第６図はこの発明の一実施例を示
す回路図、第７図はこの発明の他の実施例を示す回路図
、第８図、第９図はこの発明のさらに他の実施例を示す
回路図である。 図中、１はメモリセル、４はピント線、５はワード線、
７はデコーダ回路、２１はクロック発生回路、３１．３
３は端子、３２．４１は出力端子、３４はドライバ回路
部、３５はｄ延回路部、３６は充電用トランジスタ、３
７は放電用トランジスタ、３８は昇圧容量、３９．４２
〜４５．４８はトランジスタ、４０はノード、４６は充
電ノード、４７は電源端子、４９はゲート端子、正はプ
リチャージ信号、φ１は信号、φ２はクロック出力信号
、■は電源電圧、Ｖｅは一定電圧である。なお、図中の
同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 １ 第２図 第３図 第４図 ２１ 第５図 一１０°Ｉ６ ｖ ◆１０°１０ −ｔｍ電圧 第６図 第７図 φ１ 第８図 第９図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−１１８３６１号２
、発明の名称 クロック発生回路３、補正をする
者 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 明細書の特許請求の範囲を別紙のよう番こ補正する。 以上 ２、特許請求の範囲 へカ信号の印加により作動状態となる遅延回路と、この
遅延回路の出力とクロック信号により作動状態が制御さ
れ所要のクロック出力信号を発生するドライバ回路とか
らなり、前記遅延回路中に電源電圧に依存しない一定電
圧で動作し前記遅延回路を制御するトランジスタを設け
たことを特徴とするクロック発生回路。
Claims (1)
- クロック信号の印加により作動状態となる遅延回路と、
この遅延回路の出力とクロック信号により作動状態が制
御され所安のクロック出力信号を発生するドライバ回路
とからなり、前記遅延回路中に電源電圧に依存しない一
定電圧で動作し前記遅延回路を制御するトランジスタを
設けたことを特徴とするクロック発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119361A JPS599735A (ja) | 1982-07-07 | 1982-07-07 | クロツク発生回路 |
| US06/502,597 US4571503A (en) | 1982-07-07 | 1983-06-09 | Supply voltage level independent clock generator |
| DE3323284A DE3323284C2 (de) | 1982-07-07 | 1983-06-28 | Verzögerungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119361A JPS599735A (ja) | 1982-07-07 | 1982-07-07 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599735A true JPS599735A (ja) | 1984-01-19 |
Family
ID=14759586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119361A Pending JPS599735A (ja) | 1982-07-07 | 1982-07-07 | クロツク発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4571503A (ja) |
| JP (1) | JPS599735A (ja) |
| DE (1) | DE3323284C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
| US5126593A (en) * | 1988-01-29 | 1992-06-30 | Texas Instruments Incorporated | Method and circuitry for reducing output transients resulting from internal ground instabilities |
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5051630A (en) * | 1990-03-12 | 1991-09-24 | Tektronix, Inc. | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations |
| JPH04144166A (ja) * | 1990-10-04 | 1992-05-18 | Nippon Philips Kk | 分布しきい値型電界効果トランジスタ |
| JPH04172711A (ja) * | 1990-11-06 | 1992-06-19 | Mitsubishi Electric Corp | 半導体遅延回路 |
| US5886557A (en) * | 1996-06-28 | 1999-03-23 | Emc Corporation | Redundant clock signal generating circuitry |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3778784A (en) * | 1972-02-14 | 1973-12-11 | Intel Corp | Memory system incorporating a memory cell and timing means on a single semiconductor substrate |
| US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
| DE2553517C3 (de) * | 1975-11-28 | 1978-12-07 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verzögerungsschaltung mit Feldeffekttransistoren |
| JPS52119160A (en) * | 1976-03-31 | 1977-10-06 | Nec Corp | Semiconductor circuit with insulating gate type field dffect transisto r |
| US4199693A (en) * | 1978-02-07 | 1980-04-22 | Burroughs Corporation | Compensated MOS timing network |
| JPS5513566A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Mis field effect semiconductor circuit device |
| US4239991A (en) * | 1978-09-07 | 1980-12-16 | Texas Instruments Incorporated | Clock voltage generator for semiconductor memory |
| US4275313A (en) * | 1979-04-09 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Current limiting output circuit with output feedback |
| EP0048922B1 (en) * | 1980-09-26 | 1986-04-23 | Kabushiki Kaisha Toshiba | Dynamic signal generation circuit |
| JPS5788594A (en) * | 1980-11-19 | 1982-06-02 | Fujitsu Ltd | Semiconductor circuit |
| JPS57106228A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Semiconductor circuit |
| US4472644A (en) * | 1981-12-10 | 1984-09-18 | Mostek Corporation | Bootstrapped clock driver including delay means |
| JPS58119021A (ja) * | 1982-01-07 | 1983-07-15 | Nec Corp | 遅延信号発生回路 |
-
1982
- 1982-07-07 JP JP57119361A patent/JPS599735A/ja active Pending
-
1983
- 1983-06-09 US US06/502,597 patent/US4571503A/en not_active Expired - Lifetime
- 1983-06-28 DE DE3323284A patent/DE3323284C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3323284A1 (de) | 1984-01-12 |
| DE3323284C2 (de) | 1986-01-16 |
| US4571503A (en) | 1986-02-18 |
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