JP3426541B2 - プリチャージ制御信号発生回路 - Google Patents
プリチャージ制御信号発生回路Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
低電圧で動作する半導体メモリのプリチャージ制御信号
発生回路に関する。
低電圧で動作する半導体メモリのプリチャージ制御信号
発生回路に関する。
【０００２】
【従来の技術】半導体メモリにおいて、データを記憶す
る多数のメモリセルは、列方向のビット線対（２本対に
なったビット線）と行方向のワード線によって碁盤の目
のように整列して接続されている。このビット線対は、
プリチャージ制御回路によって、プリチャージ期間中に
所定のプリチャージ電圧に等化される。プリチャージ制
御回路はプリチャージ制御信号によって制御される。こ
の詳細は例えば特開平６−６８６６６号に開示されてい
る。
る多数のメモリセルは、列方向のビット線対（２本対に
なったビット線）と行方向のワード線によって碁盤の目
のように整列して接続されている。このビット線対は、
プリチャージ制御回路によって、プリチャージ期間中に
所定のプリチャージ電圧に等化される。プリチャージ制
御回路はプリチャージ制御信号によって制御される。こ
の詳細は例えば特開平６−６８６６６号に開示されてい
る。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には、次のような解決すべき課題があっ
た。半導体メモリの電源電圧の低電圧化が進められる
と、プリチャージ制御回路を構成しているＮＭＯＳトラ
ンジスタのゲートとソース間の電位差が小さくなる。そ
の結果上記ＮＭＯＳトランジスタが、オンし難くなり上
記ビット線対を等化するに要する時間が長くなるという
解決すべき課題が残されていた。
な従来の技術には、次のような解決すべき課題があっ
た。半導体メモリの電源電圧の低電圧化が進められる
と、プリチャージ制御回路を構成しているＮＭＯＳトラ
ンジスタのゲートとソース間の電位差が小さくなる。そ
の結果上記ＮＭＯＳトランジスタが、オンし難くなり上
記ビット線対を等化するに要する時間が長くなるという
解決すべき課題が残されていた。
【０００４】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉 本発明は、半導体装置のプリチャージ制御信号発生回路
であって、プリチャージ生成信号に基づいてプリチャー
ジ制御信号を出力する相補型増幅器と、装置の電源電圧
を動作電源として相補型増幅器に供給する動作電源供給
用回路と、プリチャージ生成信号の一部を受け入れて電
源電圧よりも所定の値レベルアップさせて動作電源供給
用回路に転送するレベルシフターと、プリチャージ制御
信号を所定の値レベルアップさせるべく、レベルシフタ
ーからの出力に基づいて、相補型増幅器への動作電源を
所定の値ポンピングさせるキャパシタとを備えるプリチ
ャージ制御信号発生回路において、ポンピングされた動
作電源が電源電圧値に戻るまでのタイミングよりも、相
補型増幅器が出力するプリチャージ信号が接地レベルに
切り替わるタイミングを遅延するためのパルス伸長回路
を備えることを特徴とする。
するため次の構成を採用する。 〈構成１〉 本発明は、半導体装置のプリチャージ制御信号発生回路
であって、プリチャージ生成信号に基づいてプリチャー
ジ制御信号を出力する相補型増幅器と、装置の電源電圧
を動作電源として相補型増幅器に供給する動作電源供給
用回路と、プリチャージ生成信号の一部を受け入れて電
源電圧よりも所定の値レベルアップさせて動作電源供給
用回路に転送するレベルシフターと、プリチャージ制御
信号を所定の値レベルアップさせるべく、レベルシフタ
ーからの出力に基づいて、相補型増幅器への動作電源を
所定の値ポンピングさせるキャパシタとを備えるプリチ
ャージ制御信号発生回路において、ポンピングされた動
作電源が電源電圧値に戻るまでのタイミングよりも、相
補型増幅器が出力するプリチャージ信号が接地レベルに
切り替わるタイミングを遅延するためのパルス伸長回路
を備えることを特徴とする。
【０００５】
〈構成２〉
半導体装置のプリチャージ制御信号発生回路であって、
プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、装置の電源電圧を動作電源
として相補型増幅器に供給する動作電源供給用回路と、
プリチャージ生成信号の一部を受け入れて電源電圧より
も所定の値レベルアップさせて動作電源供給用回路に転
送するレベルシフターと、プリチャージ制御信号を所定
の値レベルアップさせるべく、レベルシフターからの出
力に基づいて、相補型増幅器への動作電源を所定の値ポ
ンピングさせるキャパシタとを備えるプリチャージ制御
信号発生回路において、レベルシフターの出力を増幅し
プリチャージ制御信号に加算する増幅器を備えることを
特徴とする。
プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、装置の電源電圧を動作電源
として相補型増幅器に供給する動作電源供給用回路と、
プリチャージ生成信号の一部を受け入れて電源電圧より
も所定の値レベルアップさせて動作電源供給用回路に転
送するレベルシフターと、プリチャージ制御信号を所定
の値レベルアップさせるべく、レベルシフターからの出
力に基づいて、相補型増幅器への動作電源を所定の値ポ
ンピングさせるキャパシタとを備えるプリチャージ制御
信号発生回路において、レベルシフターの出力を増幅し
プリチャージ制御信号に加算する増幅器を備えることを
特徴とする。
【０００６】
〈構成３〉
半導体装置のプリチャージ制御信号発生回路であって、
プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、装置の電源電圧を動作電源
として相補型増幅器に供給する動作電源供給用回路と、
プリチャージ生成信号の一部を受け入れて電源電圧より
も所定の値レベルアップさせて動作電源供給用回路に転
送するレベルシフターと、プリチャージ制御信号を所定
の値レベルアップさせるべく、レベルシフターからの出
力に基づいて、相補型増幅器への動作電源を所定の値ポ
ンピングさせるキャパシタとを備えるプリチャージ制御
信号発生回路において、キャパシタの放電電荷を補償す
べく、レベルシフターの出力の一部を受け入れて更にレ
ベルアップする第２のレベルシフターと、第２のレベル
シフターからの出力に基づいて、電源電圧よりも所定の
値レベルアップした電源電圧を動作電源に加える第２の
動作電源供給用回路とを備えることを特徴とする。
プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、装置の電源電圧を動作電源
として相補型増幅器に供給する動作電源供給用回路と、
プリチャージ生成信号の一部を受け入れて電源電圧より
も所定の値レベルアップさせて動作電源供給用回路に転
送するレベルシフターと、プリチャージ制御信号を所定
の値レベルアップさせるべく、レベルシフターからの出
力に基づいて、相補型増幅器への動作電源を所定の値ポ
ンピングさせるキャパシタとを備えるプリチャージ制御
信号発生回路において、キャパシタの放電電荷を補償す
べく、レベルシフターの出力の一部を受け入れて更にレ
ベルアップする第２のレベルシフターと、第２のレベル
シフターからの出力に基づいて、電源電圧よりも所定の
値レベルアップした電源電圧を動作電源に加える第２の
動作電源供給用回路とを備えることを特徴とする。
【０００７】
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、具体例１のプリチャージ制御信号
発生回路の説明図である。具体例１のプリチャージ制御
信号発生回路の説明をする前に、本発明が適用される半
導体メモリ（一例としてＤＲＡＭを挙げる）の概要につ
いて図を用いて説明する。
例を用いて説明する。 〈具体例１〉図１は、具体例１のプリチャージ制御信号
発生回路の説明図である。具体例１のプリチャージ制御
信号発生回路の説明をする前に、本発明が適用される半
導体メモリ（一例としてＤＲＡＭを挙げる）の概要につ
いて図を用いて説明する。
【０００９】図２は、半導体メモリ（ＤＲＡＭ）の部分
回路図である。図２より半導体メモリ（ＤＲＡＭ）１０
は、データを記憶する多数のメモリセルＭＣｉｊ（ｉ＝
１、２、３、４・・・ｎ、ｊ＝１、２、３、４、５・・
・ｍ、以後出現する全てのｉ、ｊについて同様）と、列
方向に整列した複数のメモリセルＭＣｉｊに接続される
ビット線対ＢＬｊ（ＢＬｊ）と、行方向に整列した複数
のメモリセルＭＣｉｊに接続されるワード線ＷＬｉと、
センス期間中にビット線対ＢＬｊ（ＢＬｊ）上の電圧を
増幅するセンスアンプＳＡｊと、図示してない外部装置
とメモリセルＭＣｉｊを接続するデータバス対ＤＢ（Ｄ
Ｂ）と、ビット線対ＢＬｊ（ＢＬｊ）とデータバス対Ｄ
Ｂ（ＤＢ）との間を選択接続するトランスファーゲート
対ＴＧｊ（ＴＧｊ）とを備える。
回路図である。図２より半導体メモリ（ＤＲＡＭ）１０
は、データを記憶する多数のメモリセルＭＣｉｊ（ｉ＝
１、２、３、４・・・ｎ、ｊ＝１、２、３、４、５・・
・ｍ、以後出現する全てのｉ、ｊについて同様）と、列
方向に整列した複数のメモリセルＭＣｉｊに接続される
ビット線対ＢＬｊ（ＢＬｊ）と、行方向に整列した複数
のメモリセルＭＣｉｊに接続されるワード線ＷＬｉと、
センス期間中にビット線対ＢＬｊ（ＢＬｊ）上の電圧を
増幅するセンスアンプＳＡｊと、図示してない外部装置
とメモリセルＭＣｉｊを接続するデータバス対ＤＢ（Ｄ
Ｂ）と、ビット線対ＢＬｊ（ＢＬｊ）とデータバス対Ｄ
Ｂ（ＤＢ）との間を選択接続するトランスファーゲート
対ＴＧｊ（ＴＧｊ）とを備える。
【００１０】又、半導体メモリ（ＤＲＡＭ）１０は、図
示してない外部装置から列アドレス信号ＹＡＤＤを受け
入れて列選択信号ＳＹｊをトランスファーゲート対ＴＧ
ｊ（ＴＧｊ）に送出する列デコーダ１２と、図示してな
い外部装置から行アドレス信号ＸＡＤＤを受け入れて行
選択信号ＳＸｉをワード線ＷＬｉに送出する行デコーダ
１１と、を備える。更に、上記ビット線対ＢＬｊ（ＢＬ
ｊ）を構成するビット線ＢＬｊとビット線（ＢＬｊ）を
プリチャージ期間中に所定のプリチャージ電圧ＨＶｃｃ
に設定するプリチャージ制御回路ＰＣｊを備える。この
プリチャージ制御回路ＰＣｊは図示してないプリチャー
ジ制御信号発生回路によって制御される。このプリチャ
ージ制御信号発生回路が本発明の対象である。
示してない外部装置から列アドレス信号ＹＡＤＤを受け
入れて列選択信号ＳＹｊをトランスファーゲート対ＴＧ
ｊ（ＴＧｊ）に送出する列デコーダ１２と、図示してな
い外部装置から行アドレス信号ＸＡＤＤを受け入れて行
選択信号ＳＸｉをワード線ＷＬｉに送出する行デコーダ
１１と、を備える。更に、上記ビット線対ＢＬｊ（ＢＬ
ｊ）を構成するビット線ＢＬｊとビット線（ＢＬｊ）を
プリチャージ期間中に所定のプリチャージ電圧ＨＶｃｃ
に設定するプリチャージ制御回路ＰＣｊを備える。この
プリチャージ制御回路ＰＣｊは図示してないプリチャー
ジ制御信号発生回路によって制御される。このプリチャ
ージ制御信号発生回路が本発明の対象である。
【００１１】上記半導体メモリ（ＤＲＡＭ）１０には、
外部から電源電圧Ｖｃｃと接地電圧Ｖｓｓが供給され
る。一例として電源電圧Ｖｃｃは、２±０．２Ｖが用い
られている。上記メモリセルＭＣｉｊは、一例としてエ
ンハンスメント型のＮチャネル型モストランジスタ（以
後ＮＭＯＳと記す）１３、と容量１４によって構成され
ている。ＮＭＯＳ１３のゲート電極はワード線に、ドレ
イン電極はビット線ＢＬｊに、ソース電極は容量１４
に、それぞれ接続される。容量１４は、ＮＭＯＳ１３の
ソース電極と基準電位との間に接続される。
外部から電源電圧Ｖｃｃと接地電圧Ｖｓｓが供給され
る。一例として電源電圧Ｖｃｃは、２±０．２Ｖが用い
られている。上記メモリセルＭＣｉｊは、一例としてエ
ンハンスメント型のＮチャネル型モストランジスタ（以
後ＮＭＯＳと記す）１３、と容量１４によって構成され
ている。ＮＭＯＳ１３のゲート電極はワード線に、ドレ
イン電極はビット線ＢＬｊに、ソース電極は容量１４
に、それぞれ接続される。容量１４は、ＮＭＯＳ１３の
ソース電極と基準電位との間に接続される。
【００１２】上記センスアンプＳＡｊは、ＮＭＯＳ１
５、１７とエンハンスメント型のＰチャネル型モストラ
ンジスタ（以後ＰＭＯＳと記す）１６、１８とによって
構成される。ＮＭＯＳ１５とＰＭＯＳ１６のゲート電極
はビット線（ＢＬｊ）に、ＮＭＯＳ１６とＰＭＯＳ１８
のゲート電極はビット線ＢＬｊにそれぞれ接続される。
５、１７とエンハンスメント型のＰチャネル型モストラ
ンジスタ（以後ＰＭＯＳと記す）１６、１８とによって
構成される。ＮＭＯＳ１５とＰＭＯＳ１６のゲート電極
はビット線（ＢＬｊ）に、ＮＭＯＳ１６とＰＭＯＳ１８
のゲート電極はビット線ＢＬｊにそれぞれ接続される。
【００１３】ＰＭＯＳ１６とＰＭＯＳ１８のドレイン電
極はセンスアンプ活性化供給線ＳＬｐにＮＭＯＳ１５と
ＮＭＯＳ１７のソース電極はセンスアンプ活性化供給線
ＳＬｎにそれぞれ接続される。ＰＭＯＳ１６のソース電
極とＮＭＯＳ１５のドレイン電極はビット線ＢＬｊに、
ＰＭＯＳ１８のソース電極とＮＭＯＳ１７のドレイン電
極はビット線（ＢＬｊ）にそれぞれ接続される。
極はセンスアンプ活性化供給線ＳＬｐにＮＭＯＳ１５と
ＮＭＯＳ１７のソース電極はセンスアンプ活性化供給線
ＳＬｎにそれぞれ接続される。ＰＭＯＳ１６のソース電
極とＮＭＯＳ１５のドレイン電極はビット線ＢＬｊに、
ＰＭＯＳ１８のソース電極とＮＭＯＳ１７のドレイン電
極はビット線（ＢＬｊ）にそれぞれ接続される。
【００１４】又、センスアンプ活性化供給線ＳＬｐは、
ＰＭＯＳ２０を介して内部電源電圧ＩＶｃｃに、センス
アンプ活性化供給線ＳＬｎは、ＮＭＯＳ１９を介して接
地電圧にそれぞれ接続される。ＰＭＯＳ２０にセンスア
ンプ制御信号（ＳＡ）が、ＮＭＯＳ１９にセンスアンプ
制御信号ＳＡがそれぞれ与えられると、センスアンプＳ
Ａｊは、ビット線ＢＬｊとビット線（ＢＬｊ）間の電圧
を増幅する部分である。
ＰＭＯＳ２０を介して内部電源電圧ＩＶｃｃに、センス
アンプ活性化供給線ＳＬｎは、ＮＭＯＳ１９を介して接
地電圧にそれぞれ接続される。ＰＭＯＳ２０にセンスア
ンプ制御信号（ＳＡ）が、ＮＭＯＳ１９にセンスアンプ
制御信号ＳＡがそれぞれ与えられると、センスアンプＳ
Ａｊは、ビット線ＢＬｊとビット線（ＢＬｊ）間の電圧
を増幅する部分である。
【００１５】行デコーダ１１は、図示してない外部装置
から行アドレス信号ＸＡＤＤを受け入れてデコードし、
メモリセルアレイの行を選択する。この選択された行の
ワード線ＷＬｉに行選択信号ＳＸｉを送出する部分であ
る。列デコーダ１２は、複数の単位列デコーダＹＤｊか
ら構成される。この列デコーダ１２は、図示してない外
部装置から列アドレス信号ＹＡＤＤを受け入れてデコー
ドし、メモリセルアレイの列を選択する。この選択され
た列のビット線対ＢＬｊ（ＢＬｊ）にトランスファーゲ
ート対ＴＧ１（ＴＧ１）を介して列選択信号ＳＹｊを送
出する部分である。
から行アドレス信号ＸＡＤＤを受け入れてデコードし、
メモリセルアレイの行を選択する。この選択された行の
ワード線ＷＬｉに行選択信号ＳＸｉを送出する部分であ
る。列デコーダ１２は、複数の単位列デコーダＹＤｊか
ら構成される。この列デコーダ１２は、図示してない外
部装置から列アドレス信号ＹＡＤＤを受け入れてデコー
ドし、メモリセルアレイの列を選択する。この選択され
た列のビット線対ＢＬｊ（ＢＬｊ）にトランスファーゲ
ート対ＴＧ１（ＴＧ１）を介して列選択信号ＳＹｊを送
出する部分である。
【００１６】トランスファーゲート対ＴＧ１（ＴＧ１）
は、列選択信号ＳＹｊに応じてビット線対ＢＬｊ（ＢＬ
ｊ）上のデータをデータバス対ＤＢ（ＤＢ）へ転送する
部分である。このデータは、入出力回路を介して図示し
てない外部装置に転送される。以上説明した半導体メモ
リ（ＤＲＡＭ）の動作の概要についてタイムチャートを
用いて説明する。
は、列選択信号ＳＹｊに応じてビット線対ＢＬｊ（ＢＬ
ｊ）上のデータをデータバス対ＤＢ（ＤＢ）へ転送する
部分である。このデータは、入出力回路を介して図示し
てない外部装置に転送される。以上説明した半導体メモ
リ（ＤＲＡＭ）の動作の概要についてタイムチャートを
用いて説明する。
【００１７】図３は、半導体メモリ（ＤＲＡＭ）の動作
説明図である。（１）は、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅ
ｓ Ｓｔｒｏｂｅ）信号を、（２）は、ワード線ＷＬｉ
上の電圧を、（３）は、ビット線対ＢＬｊ（ＢＬｊ）上
の電圧を、（４）は、センスアンプ活性化供給線ＳＬｐ
及びセンスアンプ活性化供給線ＳＬｎ上の電圧を、
（５）は、列選択信号を、（６）は、データバス対ＤＢ
（ＤＢ）上の電圧を、（７）は、入出力回路２１の出力
を、（８）は、上記（１）〜（７）までの共通の時刻Ｔ
を、それぞれ表している。
説明図である。（１）は、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅ
ｓ Ｓｔｒｏｂｅ）信号を、（２）は、ワード線ＷＬｉ
上の電圧を、（３）は、ビット線対ＢＬｊ（ＢＬｊ）上
の電圧を、（４）は、センスアンプ活性化供給線ＳＬｐ
及びセンスアンプ活性化供給線ＳＬｎ上の電圧を、
（５）は、列選択信号を、（６）は、データバス対ＤＢ
（ＤＢ）上の電圧を、（７）は、入出力回路２１の出力
を、（８）は、上記（１）〜（７）までの共通の時刻Ｔ
を、それぞれ表している。
【００１８】図３の時刻Ｔに従って半導体メモリ（ＤＲ
ＡＭ）の動作の概要について説明する。 時刻Ｔ１ ＲＡＳ信号がＬレベルになり、この半導体メモリ（ＤＲ
ＡＭ）が活性化される。この時刻でビット線対ＢＬｊと
ビット線（ＢＬｊ）は、プリチャージ制御回路ＰＣｊ
（図２）によって双方ともプリチャージ電圧ＨＶｃｃに
等化されている。このプリチャージ電圧ＨＶｃｃは通常
電源電圧の１／２に設定されている。 時刻Ｔ２ 行デコーダ１１（図２）が図示してない外部装置から行
アドレス信号ＸＡＤＤを受け入れてデコードし、所定の
行のワード線ＷＬｉ（図２）に行選択信号ＳＸｉを送出
する。
ＡＭ）の動作の概要について説明する。 時刻Ｔ１ ＲＡＳ信号がＬレベルになり、この半導体メモリ（ＤＲ
ＡＭ）が活性化される。この時刻でビット線対ＢＬｊと
ビット線（ＢＬｊ）は、プリチャージ制御回路ＰＣｊ
（図２）によって双方ともプリチャージ電圧ＨＶｃｃに
等化されている。このプリチャージ電圧ＨＶｃｃは通常
電源電圧の１／２に設定されている。 時刻Ｔ２ 行デコーダ１１（図２）が図示してない外部装置から行
アドレス信号ＸＡＤＤを受け入れてデコードし、所定の
行のワード線ＷＬｉ（図２）に行選択信号ＳＸｉを送出
する。
【００１９】時刻Ｔ３
このワード線ＷＬｉ（図２）に接続されたメモリセルＭ
Ｃｉｊ（図２）に記憶されたデータがビット線対ＢＬｊ
（ＢＬｊ）上に電圧の変化となって現れる。少し遅れて
センスアンプ制御信号ＳＡとセンスアンプ制御信号（Ｓ
Ａ）がセンスアンプ活性化供給線ＳＬｐ及びセンスアン
プ活性化供給線ＳＬｎ（図２）上に印加されると、セン
スアンプＳＡｊ（図２）が活性化される。その結果ビッ
ト線対ＢＬｊ（ＢＬｊ）上の電圧が増幅される。
Ｃｉｊ（図２）に記憶されたデータがビット線対ＢＬｊ
（ＢＬｊ）上に電圧の変化となって現れる。少し遅れて
センスアンプ制御信号ＳＡとセンスアンプ制御信号（Ｓ
Ａ）がセンスアンプ活性化供給線ＳＬｐ及びセンスアン
プ活性化供給線ＳＬｎ（図２）上に印加されると、セン
スアンプＳＡｊ（図２）が活性化される。その結果ビッ
ト線対ＢＬｊ（ＢＬｊ）上の電圧が増幅される。
【００２０】時刻Ｔ４
ビット線対ＢＬｊ（ＢＬｊ）のどちらか一方の電圧が電
源電圧Ｖｃｃに近い電圧に、他方の電圧が接地電圧Ｖｓ
ｓまで増幅される。列デコーダ１２（図２）は、図示し
てない外部装置から列アドレス信号ＹＡＤＤを受け入れ
てデコードし、所定のビット線対ＢＬｊ（ＢＬｊ）に列
選択信号ＳＹｊを送出する。その結果トランスファーゲ
ート対ＴＧ１（ＴＧ１）（図２）がオンしてビット線対
ＢＬｊ（ＢＬｊ）とデータバス対ＤＢ（ＤＢ）（図２）
が接続されてビット線対ＢＬｊ（ＢＬｊ）上のデータが
データバス対ＤＢ（ＤＢ）上へ転送される。
源電圧Ｖｃｃに近い電圧に、他方の電圧が接地電圧Ｖｓ
ｓまで増幅される。列デコーダ１２（図２）は、図示し
てない外部装置から列アドレス信号ＹＡＤＤを受け入れ
てデコードし、所定のビット線対ＢＬｊ（ＢＬｊ）に列
選択信号ＳＹｊを送出する。その結果トランスファーゲ
ート対ＴＧ１（ＴＧ１）（図２）がオンしてビット線対
ＢＬｊ（ＢＬｊ）とデータバス対ＤＢ（ＤＢ）（図２）
が接続されてビット線対ＢＬｊ（ＢＬｊ）上のデータが
データバス対ＤＢ（ＤＢ）上へ転送される。
【００２１】時刻Ｔ５
データバス対ＤＢ（ＤＢ）上のデータが入出力回路を介
して図示してない外部装置へ出力される。 時刻Ｔ６ 行選択信号ＳＸｉと列選択信号とセンスアンプ制御信号
ＳＡとセンスアンプ制御信号（ＳＡ）がそれぞれ除去さ
れてデータ読み出しが終了する。この時（２）、
（４）、（５）、（６）、（７）、（８）については短
時間内に初期状態時刻Ｔ１に復帰するが（３）のビット
線対ＢＬｉ（ＢＬｉ）は、すぐには初期状態に復帰でき
ない。 時刻Ｔ７ ビット線対ＢＬｉ（ＢＬｉ）の電圧がプリチャージ電圧
ＨＶｃｃに復帰してデータ読み出し１サイクルが終了す
る。
して図示してない外部装置へ出力される。 時刻Ｔ６ 行選択信号ＳＸｉと列選択信号とセンスアンプ制御信号
ＳＡとセンスアンプ制御信号（ＳＡ）がそれぞれ除去さ
れてデータ読み出しが終了する。この時（２）、
（４）、（５）、（６）、（７）、（８）については短
時間内に初期状態時刻Ｔ１に復帰するが（３）のビット
線対ＢＬｉ（ＢＬｉ）は、すぐには初期状態に復帰でき
ない。 時刻Ｔ７ ビット線対ＢＬｉ（ＢＬｉ）の電圧がプリチャージ電圧
ＨＶｃｃに復帰してデータ読み出し１サイクルが終了す
る。
【００２２】以上で半導体メモリ（ＤＲＡＭ）の動作の
概要についての説明を終了する。ここで留意すべき点は
以下の通りである。 ［留意点］データ読み出し終了後（時刻Ｔ６）からビッ
ト線対ＢＬｉ（ＢＬｉ）の電圧がプリチャージ電圧ＨＶ
ｃｃに復帰してデータ読み出し１サイクルが終了（時刻
Ｔ７）するまでに余分な遅れ時間Ｔｓを要している。
概要についての説明を終了する。ここで留意すべき点は
以下の通りである。 ［留意点］データ読み出し終了後（時刻Ｔ６）からビッ
ト線対ＢＬｉ（ＢＬｉ）の電圧がプリチャージ電圧ＨＶ
ｃｃに復帰してデータ読み出し１サイクルが終了（時刻
Ｔ７）するまでに余分な遅れ時間Ｔｓを要している。
【００２３】この遅れ時間の大きな要因は、低電圧化が
進むと、プリチャージ回路Ｐｃｊを構成するＮＭＯＳト
ランジスタのＶｇｓが小さくなることによりＮＭＯＳト
ランジスタのＩｄｓが小さくなり、プリチャージに要す
る時間が増大するからであると考えられる。本発明の目
的は、この余分な遅れ時間Ｔｓの短縮化にある。
進むと、プリチャージ回路Ｐｃｊを構成するＮＭＯＳト
ランジスタのＶｇｓが小さくなることによりＮＭＯＳト
ランジスタのＩｄｓが小さくなり、プリチャージに要す
る時間が増大するからであると考えられる。本発明の目
的は、この余分な遅れ時間Ｔｓの短縮化にある。
【００２４】以上、本発明の目的とその重要性について
の説明を終了したので再度図１に戻って具体例１のプリ
チャージ制御信号発生回路について説明する。図１の
（ａ）は、プリチャージ制御信号発生回路の回路構成を
表し（ｂ）は回路内各部の動作を表している。
の説明を終了したので再度図１に戻って具体例１のプリ
チャージ制御信号発生回路について説明する。図１の
（ａ）は、プリチャージ制御信号発生回路の回路構成を
表し（ｂ）は回路内各部の動作を表している。
【００２５】具体例１のプリチャージ制御信号発生回路
は、レベルシフターＫ１と、インバータＩＮＶ１と、イ
ンバータＩＮＶ２、とキャパシタＣｐと、ＮＭＯＳトラ
ンジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ２と、Ｐ
ＭＯＳトランジスタＰＴ１を備える。
は、レベルシフターＫ１と、インバータＩＮＶ１と、イ
ンバータＩＮＶ２、とキャパシタＣｐと、ＮＭＯＳトラ
ンジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ２と、Ｐ
ＭＯＳトランジスタＰＴ１を備える。
【００２６】ここでＮＭＯＳトランジスタＮＴ２と、Ｐ
ＭＯＳトランジスタＰＴ１は、相補型増幅器を形成して
いる。また、ＮＭＯＳトランジスタＮＴ１は、上記相補
型増幅器の動作電源供給用回路になっている。（ａ）に
示すようにプリチャージ生成信号Ｓｐはレベルシフター
Ｋ１とインバータＩＮＶ１に分岐される。レベルシフタ
ーＫ１は、プリチャージ生成信号ＳｐのレベルをＶＢＯ
ＯＳＴにレベルアップするインバータである。
ＭＯＳトランジスタＰＴ１は、相補型増幅器を形成して
いる。また、ＮＭＯＳトランジスタＮＴ１は、上記相補
型増幅器の動作電源供給用回路になっている。（ａ）に
示すようにプリチャージ生成信号Ｓｐはレベルシフター
Ｋ１とインバータＩＮＶ１に分岐される。レベルシフタ
ーＫ１は、プリチャージ生成信号ＳｐのレベルをＶＢＯ
ＯＳＴにレベルアップするインバータである。
【００２７】ＶＢＯＯＳＴとは上記ワード線ＷＬｉ（図
２）に印加される電圧であって通常ＶＢＯＯＳＴ＝Ｖｃ
ｃ＋Ｖｔ＋αに設定される。電源電圧ＶｃｃよりもＶｔ
＋αだけ高く設定されているのは、メモリセルＭＣｉｊ
に蓄積されている電荷を正確に読み取るためである。こ
こでＶｔはＮＭＯＳの閾値電圧であり、αは設計機種に
よって異なる調整値である。
２）に印加される電圧であって通常ＶＢＯＯＳＴ＝Ｖｃ
ｃ＋Ｖｔ＋αに設定される。電源電圧ＶｃｃよりもＶｔ
＋αだけ高く設定されているのは、メモリセルＭＣｉｊ
に蓄積されている電荷を正確に読み取るためである。こ
こでＶｔはＮＭＯＳの閾値電圧であり、αは設計機種に
よって異なる調整値である。
【００２８】レベルシフターＫ１の出力は２分岐されて
インバータＩＮＶ２とＮＭＯＳトランジスタＮＴ１のゲ
ートに入力される。インバータＩＮＶ２の出力はキャパ
シタＣｐに転送される。このキャパシタＣｐの他方の端
子は、ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインに接続されている。即
ち、キャパシタＣｐに充電された電荷によってＮＭＯＳ
トランジスタＮＴ２のソースとＰＭＯＳトランジスタＰ
Ｔ１のドレインの電圧が持ち上げられる。通常この状態
をポンピングされる、と言う。
インバータＩＮＶ２とＮＭＯＳトランジスタＮＴ１のゲ
ートに入力される。インバータＩＮＶ２の出力はキャパ
シタＣｐに転送される。このキャパシタＣｐの他方の端
子は、ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインに接続されている。即
ち、キャパシタＣｐに充電された電荷によってＮＭＯＳ
トランジスタＮＴ２のソースとＰＭＯＳトランジスタＰ
Ｔ１のドレインの電圧が持ち上げられる。通常この状態
をポンピングされる、と言う。
【００２９】一方インバータＩＮＶ１の反転出力はＰＭ
ＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２
のゲートに入力される。ＮＭＯＳトランジスタＮＴ２の
ソースは接地電圧Ｖｓｓに接続され、そのドレインは、
ＰＭＯＳトランジスタＰＴ１のソースに接続されてい
る。このＮＭＯＳトランジスタＮＴ２のドレインとＰＭ
ＯＳトランジスタＰＴ１のソースの接続点からプリチャ
ージ制御信号Ｓｐｃが出力されプリチャージ制御回路Ｐ
Ｃｊに転送される。
ＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２
のゲートに入力される。ＮＭＯＳトランジスタＮＴ２の
ソースは接地電圧Ｖｓｓに接続され、そのドレインは、
ＰＭＯＳトランジスタＰＴ１のソースに接続されてい
る。このＮＭＯＳトランジスタＮＴ２のドレインとＰＭ
ＯＳトランジスタＰＴ１のソースの接続点からプリチャ
ージ制御信号Ｓｐｃが出力されプリチャージ制御回路Ｐ
Ｃｊに転送される。
【００３０】プリチャージ制御回路ＰＣｊは、ＮＭＯＳ
トランジスタＮＴ３と、ＮＭＯＳトランジスタＮＴ４
と、ＮＭＯＳトランジスタＮＴ５を備える。ＮＭＯＳト
ランジスタＮＴ３のゲートと、ＮＭＯＳトランジスタＮ
Ｔ４のゲートと、ＮＭＯＳトランジスタＮＴ５のゲート
は、一括接続されプリチャージ制御信号Ｓｐｃを受け入
れる。
トランジスタＮＴ３と、ＮＭＯＳトランジスタＮＴ４
と、ＮＭＯＳトランジスタＮＴ５を備える。ＮＭＯＳト
ランジスタＮＴ３のゲートと、ＮＭＯＳトランジスタＮ
Ｔ４のゲートと、ＮＭＯＳトランジスタＮＴ５のゲート
は、一括接続されプリチャージ制御信号Ｓｐｃを受け入
れる。
【００３１】ＮＭＯＳトランジスタＮＴ３とＮＭＯＳト
ランジスタＮＴ５のドレインには、プリチャージ電圧Ｈ
Ｖｃｃが印加され、ＮＭＯＳトランジスタＮＴ３とＮＭ
ＯＳトランジスタＮＴ４のソースはビット線ＢＬｊに接
続され、ＮＭＯＳトランジスタＮＴ５のドレインとＮＭ
ＯＳトランジスタＮＴ４のソースはビット線（ＢＬｊ）
に接続されている。
ランジスタＮＴ５のドレインには、プリチャージ電圧Ｈ
Ｖｃｃが印加され、ＮＭＯＳトランジスタＮＴ３とＮＭ
ＯＳトランジスタＮＴ４のソースはビット線ＢＬｊに接
続され、ＮＭＯＳトランジスタＮＴ５のドレインとＮＭ
ＯＳトランジスタＮＴ４のソースはビット線（ＢＬｊ）
に接続されている。
【００３２】プリチャージ制御回路ＰＣｊがプリチャー
ジ制御信号Ｓｐｃを受け入れるとＮＭＯＳトランジスタ
ＮＴ３、ＮＭＯＳトランジスタＮＴ４、ＮＭＯＳトラン
ジスタＮＴ５が全てオンする。その結果ビット線ＢＬｊ
とビット線（ＢＬｊ）は、それぞれプリチャージ電圧Ｈ
Ｖｃｃに等化される。
ジ制御信号Ｓｐｃを受け入れるとＮＭＯＳトランジスタ
ＮＴ３、ＮＭＯＳトランジスタＮＴ４、ＮＭＯＳトラン
ジスタＮＴ５が全てオンする。その結果ビット線ＢＬｊ
とビット線（ＢＬｊ）は、それぞれプリチャージ電圧Ｈ
Ｖｃｃに等化される。
【００３３】次に、図１（ｂ）を用いてタイムチャート
に従って具体例１のプリチャージ制御信号発生回路の動
作について説明する。図１（ｂ）において、（１）は、
プリチャージ生成信号を、（２）は、インバータＩＮＶ
１の出力を、（３）は、レベルシフターＫ１の出力を、
（４）は、インバータＩＮＶ２の出力を、（５）は、Ｐ
ＭＯＳトランジスタＰＴ１のドレインの電圧を、（６）
は、プリチャージ制御信号Ｓｐｃを、（７）は、ビット
線対ＢＬｊ（ＢＬｊ）の電圧を、（８）は、（１）〜
（７）に共通した時刻をそれぞれ表している。
に従って具体例１のプリチャージ制御信号発生回路の動
作について説明する。図１（ｂ）において、（１）は、
プリチャージ生成信号を、（２）は、インバータＩＮＶ
１の出力を、（３）は、レベルシフターＫ１の出力を、
（４）は、インバータＩＮＶ２の出力を、（５）は、Ｐ
ＭＯＳトランジスタＰＴ１のドレインの電圧を、（６）
は、プリチャージ制御信号Ｓｐｃを、（７）は、ビット
線対ＢＬｊ（ＢＬｊ）の電圧を、（８）は、（１）〜
（７）に共通した時刻をそれぞれ表している。
【００３４】時刻Ｔ０
（１）は、接地電圧Ｖｓｓを、（２）は、電源電圧Ｖｃ
ｃを、（３）は、ＶＢＯＯＳＴ電圧Ｖｃｃ＋Ｖｔ＋α
を、（４）は、接地電圧Ｖｓｓを、（５）は、電源電圧
Ｖｃｃを、（６）は、接地電圧Ｖｓｓを、（７）は、ビ
ット線対ＢＬｊ（ＢＬｊ）のどちらか一方が電源電圧Ｖ
ｃｃに近い電圧を他方が接地電圧Ｖｓｓに近い電圧を維
持している。以上の状態は、既に説明した図３の半導体
メモリ（ＤＲＡＭ）の動作説明図の時刻Ｔ５〜時刻Ｔ６
の間を意味している。
ｃを、（３）は、ＶＢＯＯＳＴ電圧Ｖｃｃ＋Ｖｔ＋α
を、（４）は、接地電圧Ｖｓｓを、（５）は、電源電圧
Ｖｃｃを、（６）は、接地電圧Ｖｓｓを、（７）は、ビ
ット線対ＢＬｊ（ＢＬｊ）のどちらか一方が電源電圧Ｖ
ｃｃに近い電圧を他方が接地電圧Ｖｓｓに近い電圧を維
持している。以上の状態は、既に説明した図３の半導体
メモリ（ＤＲＡＭ）の動作説明図の時刻Ｔ５〜時刻Ｔ６
の間を意味している。
【００３５】時刻Ｔ１
（１）プリチャージ制御信号発生回路がプリチャージ生
成信号Ｓｐを受け入れる。 （２）プリチャージ生成信号Ｓｐを受け入れたインバー
タＩＮＶ１の出力は、少し遅れて接地電圧Ｖｓｓに向か
って下降を開始する。
成信号Ｓｐを受け入れる。 （２）プリチャージ生成信号Ｓｐを受け入れたインバー
タＩＮＶ１の出力は、少し遅れて接地電圧Ｖｓｓに向か
って下降を開始する。
【００３６】時刻Ｔ２
（２）プリチャージ生成信号Ｓｐを受け入れたインバー
タＩＮＶ１の出力は、接地電圧Ｖｓｓになる。 （６）ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジ
スタＮＴ２のゲートはインバータＩＮＶ１の出力を受け
入れ増幅し、その出力は電源電圧Ｖｃｃまで上昇する。 （７）同時にビット線対ＢＬｊ（ＢＬｊ）は、プリチャ
ージ電圧ＨＶｃｃに向けて等化を開始する。
タＩＮＶ１の出力は、接地電圧Ｖｓｓになる。 （６）ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジ
スタＮＴ２のゲートはインバータＩＮＶ１の出力を受け
入れ増幅し、その出力は電源電圧Ｖｃｃまで上昇する。 （７）同時にビット線対ＢＬｊ（ＢＬｊ）は、プリチャ
ージ電圧ＨＶｃｃに向けて等化を開始する。
【００３７】時刻Ｔ３
（３）プリチャージ生成信号Ｓｐを受け入れたレベルシ
フターＫ１の出力は少し遅れて接地電圧Ｖｓｓに変化す
る。 （４）このレベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ２の出力は電源電圧Ｖｃｃに向けて上昇を
開始する。
フターＫ１の出力は少し遅れて接地電圧Ｖｓｓに変化す
る。 （４）このレベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ２の出力は電源電圧Ｖｃｃに向けて上昇を
開始する。
【００３８】（５）同時に、インバータＩＮＶ２の出力
を受け入れるキャパシタＣｐに充電された電荷によって
ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳトラン
ジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋αに向
けて上昇を開始する。このＶｔ＋αは予めキャパシタＣ
ｐの値によって設定されている。 （６）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧の上昇によってプ
リチャージ制御信号Ｓｐｃも電源電圧ＶｃｃからＶｃｃ
＋Ｖｔ＋αに向けて上昇を開始する。
を受け入れるキャパシタＣｐに充電された電荷によって
ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳトラン
ジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋αに向
けて上昇を開始する。このＶｔ＋αは予めキャパシタＣ
ｐの値によって設定されている。 （６）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧の上昇によってプ
リチャージ制御信号Ｓｐｃも電源電圧ＶｃｃからＶｃｃ
＋Ｖｔ＋αに向けて上昇を開始する。
【００３９】時刻Ｔ４
（４）インバータＩＮＶ２の出力は、電源電圧Ｖｃｃに
達して、以後その電圧を維持する。 （５）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋
αに達して、以後その電圧を維持する。 （６）プリチャージ制御信号Ｓｐｃは、電圧がＶｃｃ＋
Ｖｔ＋αに達して、以後その電圧を維持する。
達して、以後その電圧を維持する。 （５）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋
αに達して、以後その電圧を維持する。 （６）プリチャージ制御信号Ｓｐｃは、電圧がＶｃｃ＋
Ｖｔ＋αに達して、以後その電圧を維持する。
【００４０】（７）プリチャージ制御信号Ｓｐｃが上昇
したのでビット線対ＢＬｊ（ＢＬｊ）は、プリチャージ
電圧ＨＶｃｃに向けて等化を加速する。 時刻Ｔ５ （７）ビット線対ＢＬｊ（ＢＬｊ）の電圧は、プリチャ
ージ電圧ＨＶｃｃに等化を完了する。
したのでビット線対ＢＬｊ（ＢＬｊ）は、プリチャージ
電圧ＨＶｃｃに向けて等化を加速する。 時刻Ｔ５ （７）ビット線対ＢＬｊ（ＢＬｊ）の電圧は、プリチャ
ージ電圧ＨＶｃｃに等化を完了する。
【００４１】以上で具体例１のプリチャージ制御信号発
生回路の動作の説明を終了する。この動作説明の中で留
意すべき点は以下の通りである。 ［留意点］ １．キャパシタＣｐに充電された電荷によってＮＭＯＳ
トランジスタＮＴ１のソースとＰＭＯＳトランジスタＰ
Ｔ１のドレインの電圧が持ち上げ（ポンピング）られた
ため、プリチャージ信号の電圧が電源電圧Ｖｃｃより上
昇する。ここでは一例としてＶｔ＋α上昇している。
生回路の動作の説明を終了する。この動作説明の中で留
意すべき点は以下の通りである。 ［留意点］ １．キャパシタＣｐに充電された電荷によってＮＭＯＳ
トランジスタＮＴ１のソースとＰＭＯＳトランジスタＰ
Ｔ１のドレインの電圧が持ち上げ（ポンピング）られた
ため、プリチャージ信号の電圧が電源電圧Ｖｃｃより上
昇する。ここでは一例としてＶｔ＋α上昇している。
【００４２】２．その結果ビット線対ＢＬｊ（ＢＬｊ）
のプリチャージ電圧ＨＶｃｃへの等化時間が短縮され
る。一例として図上の時刻Ｔ６で等化完了すべきものが
プリチャージ信号の電圧上昇によって時刻Ｔ５まで短縮
することが可能になる。 ３．キャパシタＣｐの入出力間の電位差は初期状態で電
源電圧Ｖｃｃに維持されており電圧上昇分Ｖｔ＋αのみ
充電できれば良いため、比較的小容量で済み占有面積が
小さくなる。
のプリチャージ電圧ＨＶｃｃへの等化時間が短縮され
る。一例として図上の時刻Ｔ６で等化完了すべきものが
プリチャージ信号の電圧上昇によって時刻Ｔ５まで短縮
することが可能になる。 ３．キャパシタＣｐの入出力間の電位差は初期状態で電
源電圧Ｖｃｃに維持されており電圧上昇分Ｖｔ＋αのみ
充電できれば良いため、比較的小容量で済み占有面積が
小さくなる。
【００４３】４．尚、ここで注意すべき点はプリチャー
ジ制御信号ＳｐｃとしてＶＢＯＯＳＴをそのまま用いて
はどうか、という素朴な疑問がわく。しかし、プリチャ
ージ制御信号Ｓｐｃは、多数のプリチャージ回路Ｐｃｊ
に入力されるため、その負荷はワード線ＷＬｉと同様に
大きく、ＶＢＯＯＳＴ回路がこの２つの信号を受け持つ
ことは困難であり、プリチャージ制御信号Ｓｐｃを別個
に生成させる必要がある。
ジ制御信号ＳｐｃとしてＶＢＯＯＳＴをそのまま用いて
はどうか、という素朴な疑問がわく。しかし、プリチャ
ージ制御信号Ｓｐｃは、多数のプリチャージ回路Ｐｃｊ
に入力されるため、その負荷はワード線ＷＬｉと同様に
大きく、ＶＢＯＯＳＴ回路がこの２つの信号を受け持つ
ことは困難であり、プリチャージ制御信号Ｓｐｃを別個
に生成させる必要がある。
【００４４】次に、具体例１の変形例について説明す
る。 ［変形例（その１）］図４は、具体例１のプリチャージ
制御信号発生回路の変形例（その１）の説明図である。
図４の（ａ）は、プリチャージ制御信号発生回路の回路
構成を表し（ｂ）は回路内各部の動作を表している。
る。 ［変形例（その１）］図４は、具体例１のプリチャージ
制御信号発生回路の変形例（その１）の説明図である。
図４の（ａ）は、プリチャージ制御信号発生回路の回路
構成を表し（ｂ）は回路内各部の動作を表している。
【００４５】プリチャージ制御信号発生回路は、レベル
シフターＫ１と、インバータＩＮＶ１と、インバータＩ
ＮＶ１２、とキャパシタＣｐと、ＮＭＯＳトランジスタ
ＮＴ１と、ＮＭＯＳトランジスタＮＴ２と、ＰＭＯＳト
ランジスタＰＴ１を備える。上記変形前の状態（図１）
との差異のみについて説明する。
シフターＫ１と、インバータＩＮＶ１と、インバータＩ
ＮＶ１２、とキャパシタＣｐと、ＮＭＯＳトランジスタ
ＮＴ１と、ＮＭＯＳトランジスタＮＴ２と、ＰＭＯＳト
ランジスタＰＴ１を備える。上記変形前の状態（図１）
との差異のみについて説明する。
【００４６】レベルシフターＫ１の出力は２分岐されて
インバータＩＮＶ１２とＮＭＯＳトランジスタＮＴ１の
ゲートに入力される。インバータＩＮＶ１２の出力はキ
ャパシタＣｐに転送される。このキャパシタＣｐの他方
の端子は、ＮＭＯＳトランジスタＮＴ１のソースとＰＭ
ＯＳトランジスタＰＴ１のドレインに接続されている。
即ち、キャパシタＣｐに充電された電荷によってＮＭＯ
ＳトランジスタＮＴ１のソースとＰＭＯＳトランジスタ
ＰＴ１のドレインの電圧が持ち上げられる（ポンピング
される）。
インバータＩＮＶ１２とＮＭＯＳトランジスタＮＴ１の
ゲートに入力される。インバータＩＮＶ１２の出力はキ
ャパシタＣｐに転送される。このキャパシタＣｐの他方
の端子は、ＮＭＯＳトランジスタＮＴ１のソースとＰＭ
ＯＳトランジスタＰＴ１のドレインに接続されている。
即ち、キャパシタＣｐに充電された電荷によってＮＭＯ
ＳトランジスタＮＴ１のソースとＰＭＯＳトランジスタ
ＰＴ１のドレインの電圧が持ち上げられる（ポンピング
される）。
【００４７】ここで上記変形前の状態（図１）との差異
は、上記変形前の状態（図１）ではレベルシフターＫ１
の出力は２分岐されてインバータＩＮＶ２とＮＭＯＳト
ランジスタＮＴ１のゲートに入力されている。このイン
バータＩＮＶ２の電源電圧はＶｃｃであった。一方、変
形例（図４）では、インバータＩＮＶ２がインバータＩ
ＮＶ１２に置換され、このインバータＩＮＶ１２の電源
電圧はＶＢＯＯＳＴになっている。その他の構成は全く
同様である。
は、上記変形前の状態（図１）ではレベルシフターＫ１
の出力は２分岐されてインバータＩＮＶ２とＮＭＯＳト
ランジスタＮＴ１のゲートに入力されている。このイン
バータＩＮＶ２の電源電圧はＶｃｃであった。一方、変
形例（図４）では、インバータＩＮＶ２がインバータＩ
ＮＶ１２に置換され、このインバータＩＮＶ１２の電源
電圧はＶＢＯＯＳＴになっている。その他の構成は全く
同様である。
【００４８】動作上の相違点は、図４（ｂ）（４）でイ
ンバータＩＮＶ１２の出力が時刻Ｔ３からレベルシフタ
ーＫ１の出力を受け入れたインバータＩＮＶ１２の出力
はＶＢＯＯＳＴ電源Ｖｃｃ＋Ｖｔ＋αに向けて上昇を開
始する。その他の動作は変形前の状態（図１）と全く同
様である。このようにインバータＩＮＶ１２の出力をＶ
ＢＯＯＳＴ電源Ｖｃｃ＋Ｖｔ＋αに変更することによっ
て変形前の状態（図１）よりもキャパシタＣｐの占有面
積をより一層小さくすることができる。
ンバータＩＮＶ１２の出力が時刻Ｔ３からレベルシフタ
ーＫ１の出力を受け入れたインバータＩＮＶ１２の出力
はＶＢＯＯＳＴ電源Ｖｃｃ＋Ｖｔ＋αに向けて上昇を開
始する。その他の動作は変形前の状態（図１）と全く同
様である。このようにインバータＩＮＶ１２の出力をＶ
ＢＯＯＳＴ電源Ｖｃｃ＋Ｖｔ＋αに変更することによっ
て変形前の状態（図１）よりもキャパシタＣｐの占有面
積をより一層小さくすることができる。
【００４９】［変形例（その２）］
図５は、具体例１のプリチャージ制御信号発生回路の変
形例（その２）の説明図である。図５の（ａ）は、プリ
チャージ制御信号発生回路の回路構成を表し（ｂ）は回
路内各部の動作を表している。具体例１のプリチャージ
制御信号発生回路変形例（その２）は、レベルシフター
Ｋ１と、パルス伸長回路Ｔｄ１と、インバータＩＮＶ
２、とキャパシタＣｐと、ＮＭＯＳトランジスタＮＴ１
と、ＮＭＯＳトランジスタＮＴ２と、ＰＭＯＳトランジ
スタＰＴ１を備える。ここでパルス伸長回路Ｔｄ１は、
インバータＩＮＶ４〜インバータＩＮＶ７とノアゲート
ＮＯＲ１によって構成される。
形例（その２）の説明図である。図５の（ａ）は、プリ
チャージ制御信号発生回路の回路構成を表し（ｂ）は回
路内各部の動作を表している。具体例１のプリチャージ
制御信号発生回路変形例（その２）は、レベルシフター
Ｋ１と、パルス伸長回路Ｔｄ１と、インバータＩＮＶ
２、とキャパシタＣｐと、ＮＭＯＳトランジスタＮＴ１
と、ＮＭＯＳトランジスタＮＴ２と、ＰＭＯＳトランジ
スタＰＴ１を備える。ここでパルス伸長回路Ｔｄ１は、
インバータＩＮＶ４〜インバータＩＮＶ７とノアゲート
ＮＯＲ１によって構成される。
【００５０】以下上記変形前の状態（図１）との差異の
みについて説明する。（ａ）に示すようにプリチャージ
生成信号ＳｐはレベルシフターＫ１とパルス伸長回路Ｔ
ｄ１に分岐される。パルス伸長回路Ｔｄ１の反転出力は
ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮ
Ｔ２のゲートに入力される。その他の構成は上記変形前
の状態（図１）と全く同様である。
みについて説明する。（ａ）に示すようにプリチャージ
生成信号ＳｐはレベルシフターＫ１とパルス伸長回路Ｔ
ｄ１に分岐される。パルス伸長回路Ｔｄ１の反転出力は
ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮ
Ｔ２のゲートに入力される。その他の構成は上記変形前
の状態（図１）と全く同様である。
【００５１】動作上の相違点は、図５（ｂ）（２）でパ
ルス伸長回路Ｔｄ１の出力の立ち上がり時がインバータ
ＩＮＶ４〜インバータＩＮＶ７による遅延によってＴｄ
１時間遅れている。その他の動作は変形前の状態（図
１）と全く同様である。変形前の状態（図１）では、こ
のＴｄ１時間の間ＰＭＯＳトランジスタＰＴ１のゲート
と、ＮＭＯＳトランジスタＮＴ２のゲートの電位は電源
電圧Ｖｃｃであり（２）、ＰＭＯＳトランジスタＰＴ１
のドレインの電位はＶｃｃ＋Ｖｔ＋αである（５）。従
ってＰＭＯＳトランジスタＰＴ１のドレインからＮＭＯ
ＳトランジスタＮＴ１を通って接地電位に至るリーク電
流が流れる。このリーク電流を減らすために変形例（そ
の２）では、インバータＩＮＶ４〜インバータＩＮＶ７
の遅延時間によってパルス伸長回路Ｔｄ１の出力の立ち
上がりをＴｄ１時間（２）遅らせている。つまり、パル
ス伸長回路Ｔｄ１は、動作電源供給用回路としてのトラ
ンジスタＮＴ１が、前記相補型増幅器のトランジスタＰ
Ｔ１へ供給する動作電源としての電源電圧Ｖｃｃがポン
ピングされたＶｃｃ＋Ｖｔ＋α値からＶｃｃ値に戻るま
でのタイミングよりも、相補型増幅器が出力するプリチ
ャージ信号がＶｓｓに切り替わるタイミングをＴｄ１
（２）時間分遅延する。
ルス伸長回路Ｔｄ１の出力の立ち上がり時がインバータ
ＩＮＶ４〜インバータＩＮＶ７による遅延によってＴｄ
１時間遅れている。その他の動作は変形前の状態（図
１）と全く同様である。変形前の状態（図１）では、こ
のＴｄ１時間の間ＰＭＯＳトランジスタＰＴ１のゲート
と、ＮＭＯＳトランジスタＮＴ２のゲートの電位は電源
電圧Ｖｃｃであり（２）、ＰＭＯＳトランジスタＰＴ１
のドレインの電位はＶｃｃ＋Ｖｔ＋αである（５）。従
ってＰＭＯＳトランジスタＰＴ１のドレインからＮＭＯ
ＳトランジスタＮＴ１を通って接地電位に至るリーク電
流が流れる。このリーク電流を減らすために変形例（そ
の２）では、インバータＩＮＶ４〜インバータＩＮＶ７
の遅延時間によってパルス伸長回路Ｔｄ１の出力の立ち
上がりをＴｄ１時間（２）遅らせている。つまり、パル
ス伸長回路Ｔｄ１は、動作電源供給用回路としてのトラ
ンジスタＮＴ１が、前記相補型増幅器のトランジスタＰ
Ｔ１へ供給する動作電源としての電源電圧Ｖｃｃがポン
ピングされたＶｃｃ＋Ｖｔ＋α値からＶｃｃ値に戻るま
でのタイミングよりも、相補型増幅器が出力するプリチ
ャージ信号がＶｓｓに切り替わるタイミングをＴｄ１
（２）時間分遅延する。
【００５２】〈具体例１の効果〉
１．キャパシタＣｐに充電された電荷によってＰＭＯＳ
トランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２によ
って構成される相補型増幅器の動作電源がポンピングさ
れて、プリチャージ制御信号がレベルアップされる。 ２．その結果、ビット線対の等化時間が短縮され半導体
メモリ（例えばＤＲＡＭ）の高速化が実現できる。 ３．更に、パルス伸長回路を備えることによってＮＭＯ
ＳトランジスタＮＴ１がオフするタイミングと相補型増
幅器がオフするタイミングを一致又は遅らせるため電力
消費量を小さくすることができる。
トランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２によ
って構成される相補型増幅器の動作電源がポンピングさ
れて、プリチャージ制御信号がレベルアップされる。 ２．その結果、ビット線対の等化時間が短縮され半導体
メモリ（例えばＤＲＡＭ）の高速化が実現できる。 ３．更に、パルス伸長回路を備えることによってＮＭＯ
ＳトランジスタＮＴ１がオフするタイミングと相補型増
幅器がオフするタイミングを一致又は遅らせるため電力
消費量を小さくすることができる。
【００５３】〈具体例２〉図６は、具体例２のプリチャ
ージ制御信号発生回路の説明図である。図６の（ａ）
は、プリチャージ制御信号発生回路の回路構成を表し、
（ｂ）は回路内各部の動作を表している。
ージ制御信号発生回路の説明図である。図６の（ａ）
は、プリチャージ制御信号発生回路の回路構成を表し、
（ｂ）は回路内各部の動作を表している。
【００５４】具体例２のプリチャージ制御信号発生回路
は、レベルシフターＫ１と、インバータＩＮＶ１と、イ
ンバータＩＮＶ２と、キャパシタＣｐと、ＮＭＯＳトラ
ンジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ２と、イ
ンバータＩＮＶ３と、ＮＭＯＳトランジスタＮＴ６と、
ＰＭＯＳトランジスタＰＴ１とを備える。
は、レベルシフターＫ１と、インバータＩＮＶ１と、イ
ンバータＩＮＶ２と、キャパシタＣｐと、ＮＭＯＳトラ
ンジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ２と、イ
ンバータＩＮＶ３と、ＮＭＯＳトランジスタＮＴ６と、
ＰＭＯＳトランジスタＰＴ１とを備える。
【００５５】（ａ）に示すようにプリチャージ生成信号
ＳｐはレベルシフターＫ１とインバータＩＮＶ１に分岐
される。レベルシフターＫ１は、プリチャージ生成信号
ＳｐのレベルをＶＢＯＯＳＴにレベルアップするインバ
ータである。
ＳｐはレベルシフターＫ１とインバータＩＮＶ１に分岐
される。レベルシフターＫ１は、プリチャージ生成信号
ＳｐのレベルをＶＢＯＯＳＴにレベルアップするインバ
ータである。
【００５６】ＶＢＯＯＳＴとは上記ワード線ＷＬｉ（図
２）に印加される電圧であって通常ＶＢＯＯＳＴ＝Ｖｃ
ｃ＋Ｖｔ＋αに設定される。電源電圧ＶｃｃよりもＶｔ
＋αだけ高く設定されているのは、メモリセルＭＣｉｊ
に蓄積されている電荷を正確に読み取るためである。こ
こでＶｔはＮＭＯＳの閾値電圧であり、αは設計機種に
よって異なる調整値である。
２）に印加される電圧であって通常ＶＢＯＯＳＴ＝Ｖｃ
ｃ＋Ｖｔ＋αに設定される。電源電圧ＶｃｃよりもＶｔ
＋αだけ高く設定されているのは、メモリセルＭＣｉｊ
に蓄積されている電荷を正確に読み取るためである。こ
こでＶｔはＮＭＯＳの閾値電圧であり、αは設計機種に
よって異なる調整値である。
【００５７】レベルシフターＫ１の出力は３分岐されて
インバータＩＮＶ２と、ＮＭＯＳトランジスタＮＴ１の
ゲートと、インバータＩＮＶ３に入力される。インバー
タＩＮＶ２の出力はキャパシタＣｐに転送される。この
キャパシタＣｐの他方の端子は、ＮＭＯＳトランジスタ
ＮＴ１のソースとＰＭＯＳトランジスタＰＴ１のドレイ
ンに接続されている。即ち、キャパシタＣｐに充電され
た電荷によってＮＭＯＳトランジスタＮＴ１のソースと
ＰＭＯＳトランジスタＰＴ１のドレインの電圧が持ち上
げられる。
インバータＩＮＶ２と、ＮＭＯＳトランジスタＮＴ１の
ゲートと、インバータＩＮＶ３に入力される。インバー
タＩＮＶ２の出力はキャパシタＣｐに転送される。この
キャパシタＣｐの他方の端子は、ＮＭＯＳトランジスタ
ＮＴ１のソースとＰＭＯＳトランジスタＰＴ１のドレイ
ンに接続されている。即ち、キャパシタＣｐに充電され
た電荷によってＮＭＯＳトランジスタＮＴ１のソースと
ＰＭＯＳトランジスタＰＴ１のドレインの電圧が持ち上
げられる。
【００５８】一方インバータＩＮＶ１の反転出力はＰＭ
ＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２
のゲートに入力される。ＮＭＯＳトランジスタＮＴ２の
ソースは接地電圧Ｖｓｓに接続され、そのドレインは、
ＰＭＯＳトランジスタＰＴ１のソースに接続されてい
る。このＰＭＯＳトランジスタＰＴ１のソースには上記
インバータＩＮＶ３の出力端が増幅器としてのＮＭＯＳ
トランジスタＮＴ６のゲートに接続され、該トランジス
タＮＴ６の出力端も、ＰＭＯＳトランジスタＰＴ１のソ
ースに接続されている。
ＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２
のゲートに入力される。ＮＭＯＳトランジスタＮＴ２の
ソースは接地電圧Ｖｓｓに接続され、そのドレインは、
ＰＭＯＳトランジスタＰＴ１のソースに接続されてい
る。このＰＭＯＳトランジスタＰＴ１のソースには上記
インバータＩＮＶ３の出力端が増幅器としてのＮＭＯＳ
トランジスタＮＴ６のゲートに接続され、該トランジス
タＮＴ６の出力端も、ＰＭＯＳトランジスタＰＴ１のソ
ースに接続されている。
【００５９】ＮＭＯＳトランジスタＮＴ２のドレインと
ＰＭＯＳトランジスタＰＴ１のソースの接続点からプリ
チャージ制御信号Ｓｐｃが出力されプリチャージ制御回
路ＰＣｊに転送される。プリチャージ制御回路ＰＣｊ
は、ＮＭＯＳトランジスタＮＴ３と、ＮＭＯＳトランジ
スタＮＴ４と、ＮＭＯＳトランジスタＮＴ５を備える。
ＮＭＯＳトランジスタＮＴ３のゲートと、ＮＭＯＳトラ
ンジスタＮＴ４のゲートと、ＮＭＯＳトランジスタＮＴ
５のゲートは、一括接続されプリチャージ制御信号Ｓｐ
ｃを受け入れる。
ＰＭＯＳトランジスタＰＴ１のソースの接続点からプリ
チャージ制御信号Ｓｐｃが出力されプリチャージ制御回
路ＰＣｊに転送される。プリチャージ制御回路ＰＣｊ
は、ＮＭＯＳトランジスタＮＴ３と、ＮＭＯＳトランジ
スタＮＴ４と、ＮＭＯＳトランジスタＮＴ５を備える。
ＮＭＯＳトランジスタＮＴ３のゲートと、ＮＭＯＳトラ
ンジスタＮＴ４のゲートと、ＮＭＯＳトランジスタＮＴ
５のゲートは、一括接続されプリチャージ制御信号Ｓｐ
ｃを受け入れる。
【００６０】ＮＭＯＳトランジスタＮＴ３とＮＭＯＳト
ランジスタＮＴ５のドレインには、プリチャージ電圧Ｈ
Ｖｃｃが印加され、ＮＭＯＳトランジスタＮＴ３とＮＭ
ＯＳトランジスタＮＴ４のソースはビット線ＢＬｊに接
続され、ＮＭＯＳトランジスタＮＴ５のドレインとＮＭ
ＯＳトランジスタＮＴ４のソースはビット線（ＢＬｊ）
に接続されている。
ランジスタＮＴ５のドレインには、プリチャージ電圧Ｈ
Ｖｃｃが印加され、ＮＭＯＳトランジスタＮＴ３とＮＭ
ＯＳトランジスタＮＴ４のソースはビット線ＢＬｊに接
続され、ＮＭＯＳトランジスタＮＴ５のドレインとＮＭ
ＯＳトランジスタＮＴ４のソースはビット線（ＢＬｊ）
に接続されている。
【００６１】プリチャージ制御回路ＰＣｊがプリチャー
ジ制御信号Ｓｐｃを受け入れるとＮＭＯＳトランジスタ
ＮＴ３、ＮＭＯＳトランジスタＮＴ４、ＮＭＯＳトラン
ジスタＮＴ５が全てオンする。その結果ビット線ＢＬｊ
とビット線（ＢＬｊ）は、それぞれプリチャージ電圧Ｈ
Ｖｃｃに等化される。
ジ制御信号Ｓｐｃを受け入れるとＮＭＯＳトランジスタ
ＮＴ３、ＮＭＯＳトランジスタＮＴ４、ＮＭＯＳトラン
ジスタＮＴ５が全てオンする。その結果ビット線ＢＬｊ
とビット線（ＢＬｊ）は、それぞれプリチャージ電圧Ｈ
Ｖｃｃに等化される。
【００６２】次に、図６（ｂ）を用いてタイムチャート
に従って具体例２のプリチャージ制御信号発生回路の動
作について説明する。図６（ｂ）において、（１）は、
プリチャージ生成信号を、（２）は、インバータＩＮＶ
１の出力を、（３）は、レベルシフターＫ１の出力を、
（４）は、インバータＩＮＶ２の出力を、（５）は、Ｐ
ＭＯＳトランジスタＰＴ１のドレインの電圧を、（６）
は、インバータＩＮＶ３の出力を、（７）は、プリチャ
ージ制御信号Ｓｐｃを（８）は、ビット線対ＢＬｊ（Ｂ
Ｌｊ）の電圧を、（９）は、（１）〜（８）に共通した
時刻をそれぞれ表している。
に従って具体例２のプリチャージ制御信号発生回路の動
作について説明する。図６（ｂ）において、（１）は、
プリチャージ生成信号を、（２）は、インバータＩＮＶ
１の出力を、（３）は、レベルシフターＫ１の出力を、
（４）は、インバータＩＮＶ２の出力を、（５）は、Ｐ
ＭＯＳトランジスタＰＴ１のドレインの電圧を、（６）
は、インバータＩＮＶ３の出力を、（７）は、プリチャ
ージ制御信号Ｓｐｃを（８）は、ビット線対ＢＬｊ（Ｂ
Ｌｊ）の電圧を、（９）は、（１）〜（８）に共通した
時刻をそれぞれ表している。
【００６３】時刻Ｔ０
（１）は、接地電圧Ｖｓｓを、（２）は、電源電圧Ｖｃ
ｃを、（３）は、ＶＢＯＯＳＴ電圧を、（４）は、接地
電圧Ｖｓｓを、（５）は、電源電圧Ｖｃｃを、（６）
は、接地電圧Ｖｓｓを、（７）は接地電圧Ｖｓｓを、
（８）は、ビット線対ＢＬｊ（ＢＬｊ）のどちらか一方
が電源電圧Ｖｃｃに近い電圧を他方が接地電圧Ｖｓｓに
近い電圧を維持している。以上の状態は既に説明した図
３半導体メモリ（ＤＲＡＭ）の動作説明図の時刻Ｔ５〜
時刻Ｔ６の間を意味している。
ｃを、（３）は、ＶＢＯＯＳＴ電圧を、（４）は、接地
電圧Ｖｓｓを、（５）は、電源電圧Ｖｃｃを、（６）
は、接地電圧Ｖｓｓを、（７）は接地電圧Ｖｓｓを、
（８）は、ビット線対ＢＬｊ（ＢＬｊ）のどちらか一方
が電源電圧Ｖｃｃに近い電圧を他方が接地電圧Ｖｓｓに
近い電圧を維持している。以上の状態は既に説明した図
３半導体メモリ（ＤＲＡＭ）の動作説明図の時刻Ｔ５〜
時刻Ｔ６の間を意味している。
【００６４】時刻Ｔ１
（１）プリチャージ制御信号発生回路がプリチャージ生
成信号Ｓｐを受け入れる。 （２）プリチャージ生成信号Ｓｐを受け入れたインバー
タＩＮＶ１の出力は、少し遅れて接地電圧Ｖｓｓに向か
って下降を開始する。
成信号Ｓｐを受け入れる。 （２）プリチャージ生成信号Ｓｐを受け入れたインバー
タＩＮＶ１の出力は、少し遅れて接地電圧Ｖｓｓに向か
って下降を開始する。
【００６５】時刻Ｔ２
（２）プリチャージ生成信号Ｓｐを受け入れたインバー
タＩＮＶ１の出力は、接地電圧Ｖｓｓになる。 （７）ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジ
スタＮＴ２のゲートはインバータＩＮＶ１の出力を受け
入れ増幅し、その出力は電源電圧Ｖｃｃまで上昇する。 （８）同時にビット線対ＢＬｊ（ＢＬｊ）は、プリチャ
ージ電圧ＨＶｃｃに向けて等化を開始する。
タＩＮＶ１の出力は、接地電圧Ｖｓｓになる。 （７）ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジ
スタＮＴ２のゲートはインバータＩＮＶ１の出力を受け
入れ増幅し、その出力は電源電圧Ｖｃｃまで上昇する。 （８）同時にビット線対ＢＬｊ（ＢＬｊ）は、プリチャ
ージ電圧ＨＶｃｃに向けて等化を開始する。
【００６６】時刻Ｔ３
（３）プリチャージ生成信号Ｓｐを受け入れたレベルシ
フターＫ１の出力は少し遅れて接地電圧Ｖｓｓに変化す
る。 （４）このレベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ２の出力は電源電圧Ｖｃｃに向けて上昇を
開始する。
フターＫ１の出力は少し遅れて接地電圧Ｖｓｓに変化す
る。 （４）このレベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ２の出力は電源電圧Ｖｃｃに向けて上昇を
開始する。
【００６７】（５）同時に、インバータＩＮＶ２の出力
を受け入れるキャパシタＣｐに充電された電荷によって
ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳトラン
ジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋αに向
けて上昇を開始する。このＶｔ＋αは予めキャパシタＣ
ｐの値によって設定されている。 （６）同時に、レベルシフターＫ１の出力を受け入れた
インバータＩＮＶ３の出力はＶＢＯＯＳＴに向けて上昇
を開始する。
を受け入れるキャパシタＣｐに充電された電荷によって
ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳトラン
ジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋αに向
けて上昇を開始する。このＶｔ＋αは予めキャパシタＣ
ｐの値によって設定されている。 （６）同時に、レベルシフターＫ１の出力を受け入れた
インバータＩＮＶ３の出力はＶＢＯＯＳＴに向けて上昇
を開始する。
【００６８】（７）ＮＭＯＳトランジスタＮＴ１のソー
スとＰＭＯＳトランジスタＰＴ１のドレインの電圧の上
昇によってプリチャージ制御信号Ｓｐｃも電源電圧Ｖｃ
ｃからＶｃｃ＋Ｖｔ＋αに向けて上昇を開始する。
スとＰＭＯＳトランジスタＰＴ１のドレインの電圧の上
昇によってプリチャージ制御信号Ｓｐｃも電源電圧Ｖｃ
ｃからＶｃｃ＋Ｖｔ＋αに向けて上昇を開始する。
【００６９】時刻Ｔ４
（４）インバータＩＮＶ２の出力は、電源電圧Ｖｃｃに
達して、以後その電圧を維持する。 （５）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋
αに達して、以後その電圧を維持する。 （６）レベルシフターＫ１の出力を受け入れたインバー
タＩＮＶ３の出力は時刻Ｔ４から少し遅れてＶＢＯＯＳ
Ｔに達して、以後その電圧を維持する。 （７）プリチャージ制御信号Ｓｐｃは、電圧がＶｃｃ＋
Ｖｔ＋αに達して、以後その電圧を維持する。
達して、以後その電圧を維持する。 （５）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋
αに達して、以後その電圧を維持する。 （６）レベルシフターＫ１の出力を受け入れたインバー
タＩＮＶ３の出力は時刻Ｔ４から少し遅れてＶＢＯＯＳ
Ｔに達して、以後その電圧を維持する。 （７）プリチャージ制御信号Ｓｐｃは、電圧がＶｃｃ＋
Ｖｔ＋αに達して、以後その電圧を維持する。
【００７０】（８）プリチャージ制御信号Ｓｐｃが上昇
したのでビット線対ＢＬｊ（ＢＬｊ）は、プリチャージ
電圧ＨＶｃｃに向けて等化を加速する。 時刻Ｔ５ （８）ビット線対ＢＬｊ（ＢＬｊ）の電圧は、プリチャ
ージ電圧ＨＶｃｃに等化を完了する。
したのでビット線対ＢＬｊ（ＢＬｊ）は、プリチャージ
電圧ＨＶｃｃに向けて等化を加速する。 時刻Ｔ５ （８）ビット線対ＢＬｊ（ＢＬｊ）の電圧は、プリチャ
ージ電圧ＨＶｃｃに等化を完了する。
【００７１】時刻Ｔ６
（５）キャパシタＣｐに充電された電荷が放電を開始
し、ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳト
ランジスタＰＴ１のドレインの電圧がそれまで維持して
いた電圧Ｖｃｃ＋Ｖｔ＋αから降下を開始する。 （７）同時にプリチャージ制御信号Ｓｐｃは、それまで
維持していた電圧Ｖｃｃ＋Ｖｔ＋αから降下を開始す
る。
し、ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳト
ランジスタＰＴ１のドレインの電圧がそれまで維持して
いた電圧Ｖｃｃ＋Ｖｔ＋αから降下を開始する。 （７）同時にプリチャージ制御信号Ｓｐｃは、それまで
維持していた電圧Ｖｃｃ＋Ｖｔ＋αから降下を開始す
る。
【００７２】時刻Ｔ７
（５）キャパシタＣｐは、時刻Ｔ３で充電された電荷を
放電して、ＮＭＯＳトランジスタＮＴ１のソースとＰＭ
ＯＳトランジスタＰＴ１のドレインの電圧が電源電圧Ｖ
ｃｃに降下して以後この電圧を維持する。 （７）同時にプリチャージ制御信号Ｓｐｃは、それまで
維持していた電圧Ｖｃｃ＋Ｖｔ＋αから電源電圧Ｖｃｃ
まで降下する。しかしインバータＩＮＶ３（６）の出力
がＶｃｃ＋Ｖｔ＋αを維持した状態でＮＭＯＳトランジ
スタＮＴ６を介してＰＭＯＳトランジスタＰＴ１のソー
スに供給される。従って、ＰＭＯＳトランジスタＰＴ１
のソース電圧はＶｃｃ＋Ｖｔ＋αからＮＭＯＳトランジ
スタＮＴ６の閾値電圧Ｖｔを減じた値、即ち電源電圧Ｖ
ｃｃに近い電圧が維持される。
放電して、ＮＭＯＳトランジスタＮＴ１のソースとＰＭ
ＯＳトランジスタＰＴ１のドレインの電圧が電源電圧Ｖ
ｃｃに降下して以後この電圧を維持する。 （７）同時にプリチャージ制御信号Ｓｐｃは、それまで
維持していた電圧Ｖｃｃ＋Ｖｔ＋αから電源電圧Ｖｃｃ
まで降下する。しかしインバータＩＮＶ３（６）の出力
がＶｃｃ＋Ｖｔ＋αを維持した状態でＮＭＯＳトランジ
スタＮＴ６を介してＰＭＯＳトランジスタＰＴ１のソー
スに供給される。従って、ＰＭＯＳトランジスタＰＴ１
のソース電圧はＶｃｃ＋Ｖｔ＋αからＮＭＯＳトランジ
スタＮＴ６の閾値電圧Ｖｔを減じた値、即ち電源電圧Ｖ
ｃｃに近い電圧が維持される。
【００７３】以上で具体例２のプリチャージ制御信号発
生回路の動作の説明を終了する。この動作説明の中で留
意すべき点は以下の通りである。 ［留意点］レベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ３の出力がプリチャージ制御信号Ｓｐｃに
加算されているため、キャパシタＣｐに充電された電荷
が放電されてもプリチャージ制御信号Ｓｐｃは、電源電
圧Ｖｃｃより降下することが無くなる。
生回路の動作の説明を終了する。この動作説明の中で留
意すべき点は以下の通りである。 ［留意点］レベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ３の出力がプリチャージ制御信号Ｓｐｃに
加算されているため、キャパシタＣｐに充電された電荷
が放電されてもプリチャージ制御信号Ｓｐｃは、電源電
圧Ｖｃｃより降下することが無くなる。
【００７４】次に、具体例２の変形例について説明す
る。 ［変形例（その１）］図７は、具体例２のプリチャージ
制御信号発生回路の変形例（その１）の説明図である。
図７の（ａ）は、プリチャージ制御信号発生回路の回路
構成を表し（ｂ）は回路内各部の動作を表している。
る。 ［変形例（その１）］図７は、具体例２のプリチャージ
制御信号発生回路の変形例（その１）の説明図である。
図７の（ａ）は、プリチャージ制御信号発生回路の回路
構成を表し（ｂ）は回路内各部の動作を表している。
【００７５】変形例（その１）のプリチャージ制御信号
発生回路は、レベルシフターＫ１と、インバータＩＮＶ
１と、インバータＩＮＶ２と、キャパシタＣｐと、ＮＭ
ＯＳトランジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ
２と、インバータＩＮＶ３と、ＮＭＯＳトランジスタＮ
Ｔ６と、ＰＭＯＳトランジスタＰＴ１とを備える。
発生回路は、レベルシフターＫ１と、インバータＩＮＶ
１と、インバータＩＮＶ２と、キャパシタＣｐと、ＮＭ
ＯＳトランジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ
２と、インバータＩＮＶ３と、ＮＭＯＳトランジスタＮ
Ｔ６と、ＰＭＯＳトランジスタＰＴ１とを備える。
【００７６】上記変形前の状態（図６）との差異のみに
ついて説明する。（ａ）に示すようにプリチャージ生成
信号ＳｐはレベルシフターＫ１とインバータＩＮＶ１に
分岐される。レベルシフターＫ１は、プリチャージ生成
信号ＳｐのレベルをＶＢＯＯＳＴにレベルアップするイ
ンバータである。
ついて説明する。（ａ）に示すようにプリチャージ生成
信号ＳｐはレベルシフターＫ１とインバータＩＮＶ１に
分岐される。レベルシフターＫ１は、プリチャージ生成
信号ＳｐのレベルをＶＢＯＯＳＴにレベルアップするイ
ンバータである。
【００７７】レベルシフターＫ１の出力は３分岐されて
インバータＩＮＶ２と、ＮＭＯＳトランジスタＮＴ１の
ゲートと、インバータＩＮＶ３に入力される。このイン
バータＩＮＶ３の出力が、上記変形前の状態（図６）で
は、ＮＭＯＳトランジスタＮＴ６を介してＰＭＯＳトラ
ンジスタＰＴ１のソースに転送されているが、変形例
（その１）ではＰＭＯＳトランジスタＰＴ１のドレイン
に転送されている。その他の構成は具体例２の変形前
（図６）の構成と全く同様である。
インバータＩＮＶ２と、ＮＭＯＳトランジスタＮＴ１の
ゲートと、インバータＩＮＶ３に入力される。このイン
バータＩＮＶ３の出力が、上記変形前の状態（図６）で
は、ＮＭＯＳトランジスタＮＴ６を介してＰＭＯＳトラ
ンジスタＰＴ１のソースに転送されているが、変形例
（その１）ではＰＭＯＳトランジスタＰＴ１のドレイン
に転送されている。その他の構成は具体例２の変形前
（図６）の構成と全く同様である。
【００７８】次に、図７（ｂ）を用いてタイムチャート
に従って具体例２のプリチャージ制御信号発生回路の動
作について説明する。上記変形前の状態（図６）との差
異のみについて説明する。 時刻Ｔ７ （５）キャパシタＣｐは、時刻Ｔ４で充電された電荷を
放電して、ＮＭＯＳトランジスタＮＴ１のソースとＰＭ
ＯＳトランジスタＰＴ１のドレインの電圧が電源電圧Ｖ
ｃｃに降下して以後この電圧を維持する。 （７）同時にプリチャージ制御信号Ｓｐｃは、それまで
維持していた電圧Ｖｃｃ＋Ｖｔ＋αから電源電圧Ｖｃｃ
まで降下する。しかしインバータＩＮＶ３の出力（６）
がＶｃｃ＋Ｖｔ＋αを維持した状態でＮＭＯＳトランジ
スタＮＴ６を介してＰＭＯＳトランジスタＰＴ１のドレ
インに供給される。従って、ＰＭＯＳトランジスタＰＴ
１のドレインの電圧はＶｃｃ＋Ｖｔ＋αからＮＭＯＳト
ランジスタＮＴ６の閾値電圧Ｖｔを減じた値、即ち電源
電圧Ｖｃｃに近い電圧が維持される。その他の動作は具
体例２の変更前の動作と全く同様である。
に従って具体例２のプリチャージ制御信号発生回路の動
作について説明する。上記変形前の状態（図６）との差
異のみについて説明する。 時刻Ｔ７ （５）キャパシタＣｐは、時刻Ｔ４で充電された電荷を
放電して、ＮＭＯＳトランジスタＮＴ１のソースとＰＭ
ＯＳトランジスタＰＴ１のドレインの電圧が電源電圧Ｖ
ｃｃに降下して以後この電圧を維持する。 （７）同時にプリチャージ制御信号Ｓｐｃは、それまで
維持していた電圧Ｖｃｃ＋Ｖｔ＋αから電源電圧Ｖｃｃ
まで降下する。しかしインバータＩＮＶ３の出力（６）
がＶｃｃ＋Ｖｔ＋αを維持した状態でＮＭＯＳトランジ
スタＮＴ６を介してＰＭＯＳトランジスタＰＴ１のドレ
インに供給される。従って、ＰＭＯＳトランジスタＰＴ
１のドレインの電圧はＶｃｃ＋Ｖｔ＋αからＮＭＯＳト
ランジスタＮＴ６の閾値電圧Ｖｔを減じた値、即ち電源
電圧Ｖｃｃに近い電圧が維持される。その他の動作は具
体例２の変更前の動作と全く同様である。
【００７９】［変形例（その２）］図８は、具体例２の
プリチャージ制御信号発生回路の変形例（その２）の説
明図である。図８の（ａ）は、プリチャージ制御信号発
生回路の回路構成を表し、（ｂ）は回路内各部の動作を
表している。
プリチャージ制御信号発生回路の変形例（その２）の説
明図である。図８の（ａ）は、プリチャージ制御信号発
生回路の回路構成を表し、（ｂ）は回路内各部の動作を
表している。
【００８０】変形例（その２）のプリチャージ制御信号
発生回路は、レベルシフターＫ１と、インバータＩＮＶ
１と、インバータＩＮＶ２と、キャパシタＣｐと、ＮＭ
ＯＳトランジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ
２と、レベルシフターＫ２と、ＮＭＯＳトランジスタＮ
Ｔ６と、ＰＭＯＳトランジスタＰＴ１とを備える。
発生回路は、レベルシフターＫ１と、インバータＩＮＶ
１と、インバータＩＮＶ２と、キャパシタＣｐと、ＮＭ
ＯＳトランジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ
２と、レベルシフターＫ２と、ＮＭＯＳトランジスタＮ
Ｔ６と、ＰＭＯＳトランジスタＰＴ１とを備える。
【００８１】上記変形前の状態（図６）との差異のみに
ついて説明する。（ａ）に示すようにプリチャージ生成
信号ＳｐはレベルシフターＫ１とインバータＩＮＶ１に
分岐される。レベルシフターＫ１は、プリチャージ生成
信号ＳｐのレベルをＶＢＯＯＳＴにレベルアップするイ
ンバータである。
ついて説明する。（ａ）に示すようにプリチャージ生成
信号ＳｐはレベルシフターＫ１とインバータＩＮＶ１に
分岐される。レベルシフターＫ１は、プリチャージ生成
信号ＳｐのレベルをＶＢＯＯＳＴにレベルアップするイ
ンバータである。
【００８２】レベルシフターＫ１の出力は３分岐されて
インバータＩＮＶ２と、ＮＭＯＳトランジスタＮＴ１の
ゲートと、レベルシフターＫ２に入力される。具体例２
の変形前（図６）のインバータＩＮＶ３が、ここでは電
源電圧としてＶｃｃ＋２Ｖｔ＋αを供給されているレベ
ルシフターＫ２に置き換えられている。このレベルシフ
ターＫ２の出力が、ドレイン電圧としてＶｃｃ＋２Ｖｔ
＋αを供給されているＮＭＯＳトランジスタＮＴ６を介
してＰＭＯＳトランジスタＰＴ１のドレインに転送され
ている。その他の構成は具体例２の変形前（図６）の構
成と全く同様である。
インバータＩＮＶ２と、ＮＭＯＳトランジスタＮＴ１の
ゲートと、レベルシフターＫ２に入力される。具体例２
の変形前（図６）のインバータＩＮＶ３が、ここでは電
源電圧としてＶｃｃ＋２Ｖｔ＋αを供給されているレベ
ルシフターＫ２に置き換えられている。このレベルシフ
ターＫ２の出力が、ドレイン電圧としてＶｃｃ＋２Ｖｔ
＋αを供給されているＮＭＯＳトランジスタＮＴ６を介
してＰＭＯＳトランジスタＰＴ１のドレインに転送され
ている。その他の構成は具体例２の変形前（図６）の構
成と全く同様である。
【００８３】次に、図８（ｂ）を用いてタイムチャート
に従って具体例２の変形例（その２）のプリチャージ制
御信号発生回路の動作について説明する。上記変形前の
状態（図６）との差異のみについて説明する。 時刻Ｔ３ （３）プリチャージ生成信号Ｓｐを受け入れたレベルシ
フターＫ１の出力は少し遅れて接地電圧Ｖｓｓに変化す
る。 （４）このレベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ２の出力は電源電圧Ｖｃｃに向けて上昇を
開始する。
に従って具体例２の変形例（その２）のプリチャージ制
御信号発生回路の動作について説明する。上記変形前の
状態（図６）との差異のみについて説明する。 時刻Ｔ３ （３）プリチャージ生成信号Ｓｐを受け入れたレベルシ
フターＫ１の出力は少し遅れて接地電圧Ｖｓｓに変化す
る。 （４）このレベルシフターＫ１の出力を受け入れたイン
バータＩＮＶ２の出力は電源電圧Ｖｃｃに向けて上昇を
開始する。
【００８４】（５）同時に、インバータＩＮＶ２の出力
を受け入れるキャパシタＣｐに充電された電荷によって
ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳトラン
ジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋αに向
けて上昇を開始する。このＶｔ＋αは予めキャパシタＣ
ｐの値によって設定されている。 （６）同時に、レベルシフターＫ１の出力を受け入れた
レベルシフターＫ２の出力はＶｃｃ＋２Ｖｔ＋αに向け
て上昇を開始する。 （７）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧の上昇によってプ
リチャージ制御信号Ｓｐｃも電源電圧ＶｃｃからＶｃｃ
＋Ｖｔ＋αに向けて上昇を開始する。
を受け入れるキャパシタＣｐに充電された電荷によって
ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳトラン
ジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋αに向
けて上昇を開始する。このＶｔ＋αは予めキャパシタＣ
ｐの値によって設定されている。 （６）同時に、レベルシフターＫ１の出力を受け入れた
レベルシフターＫ２の出力はＶｃｃ＋２Ｖｔ＋αに向け
て上昇を開始する。 （７）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧の上昇によってプ
リチャージ制御信号Ｓｐｃも電源電圧ＶｃｃからＶｃｃ
＋Ｖｔ＋αに向けて上昇を開始する。
【００８５】時刻Ｔ４
（４）インバータＩＮＶ２の出力は、電源電圧Ｖｃｃに
達して、以後その電圧を維持する。 （５）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋
αに達して、以後その電圧を維持する。 （６）レベルシフターＫ１の出力を受け入れたレベルシ
フターＫ２の出力は時刻Ｔ４から少し遅れてＶｃｃ＋２
Ｖｔ＋αに達して、以後その電圧を維持する。 （７）プリチャージ制御信号Ｓｐｃは、電圧がＶｃｃ＋
Ｖｔ＋αに達して、以後その電圧を維持する。 （８）プリチャージ制御信号Ｓｐｃが上昇したのでビッ
ト線対ＢＬｊ（ＢＬｊ）は、プリチャージ電圧ＨＶｃｃ
に向けて等化を加速する。
達して、以後その電圧を維持する。 （５）ＮＭＯＳトランジスタＮＴ１のソースとＰＭＯＳ
トランジスタＰＴ１のドレインの電圧がＶｃｃ＋Ｖｔ＋
αに達して、以後その電圧を維持する。 （６）レベルシフターＫ１の出力を受け入れたレベルシ
フターＫ２の出力は時刻Ｔ４から少し遅れてＶｃｃ＋２
Ｖｔ＋αに達して、以後その電圧を維持する。 （７）プリチャージ制御信号Ｓｐｃは、電圧がＶｃｃ＋
Ｖｔ＋αに達して、以後その電圧を維持する。 （８）プリチャージ制御信号Ｓｐｃが上昇したのでビッ
ト線対ＢＬｊ（ＢＬｊ）は、プリチャージ電圧ＨＶｃｃ
に向けて等化を加速する。
【００８６】時刻Ｔ５
（８）ビット線対ＢＬｊ（ＢＬｊ）の電圧は、プリチャ
ージ電圧ＨＶｃｃに等化を完了する。 時刻Ｔ６ （５）具体例２の変形前の状態ではキャパシタＣｐに充
電された電荷が放電を開始し、ＮＭＯＳトランジスタＮ
Ｔ１のソースとＰＭＯＳトランジスタＰＴ１のドレイン
の電圧がそれまで維持していた電圧Ｖｃｃ＋Ｖｔ＋αか
ら降下を開始したが、ここでは電圧Ｖｃｃ＋Ｖｔ＋αを
維持し続ける。 （７）具体例２ではプリチャージ制御信号Ｓｐｃは、そ
れまで維持していた電圧Ｖｃｃ＋Ｖｔ＋αから降下を開
始したが、ここでは電圧Ｖｃｃ＋Ｖｔ＋αを維持し続け
る。
ージ電圧ＨＶｃｃに等化を完了する。 時刻Ｔ６ （５）具体例２の変形前の状態ではキャパシタＣｐに充
電された電荷が放電を開始し、ＮＭＯＳトランジスタＮ
Ｔ１のソースとＰＭＯＳトランジスタＰＴ１のドレイン
の電圧がそれまで維持していた電圧Ｖｃｃ＋Ｖｔ＋αか
ら降下を開始したが、ここでは電圧Ｖｃｃ＋Ｖｔ＋αを
維持し続ける。 （７）具体例２ではプリチャージ制御信号Ｓｐｃは、そ
れまで維持していた電圧Ｖｃｃ＋Ｖｔ＋αから降下を開
始したが、ここでは電圧Ｖｃｃ＋Ｖｔ＋αを維持し続け
る。
【００８７】［留意点］プリチャージ区間が長くなる
と、本来はキャパシタＣｐに充電されている電荷が放電
を開始し、その結果としてプリチャージ制御信号のレベ
ルは降下する。しかしＮＭＯＳトランジスタＮＴ６を介
して相補型増幅器に供給される動作電源によって補償さ
れるためプリチャージ制御信号のレベル降下が無くな
る。
と、本来はキャパシタＣｐに充電されている電荷が放電
を開始し、その結果としてプリチャージ制御信号のレベ
ルは降下する。しかしＮＭＯＳトランジスタＮＴ６を介
して相補型増幅器に供給される動作電源によって補償さ
れるためプリチャージ制御信号のレベル降下が無くな
る。
【００８８】〈具体例２の効果〉
１．レベルシフターＫ１出力をＮＭＯＳトランジスタＮ
Ｔ６を介してプリチャージ制御信号Ｓｐに加算すること
によって、プリチャージ区間が長くなってもプリチャー
ジ制御信号Ｓｐｃのレベルを電源電圧Ｖｃｃに維持する
ことができるためビット線対ＢＬｊ（ＢＬｊ）がフロー
ティング状態になることを防ぐことができる。
Ｔ６を介してプリチャージ制御信号Ｓｐに加算すること
によって、プリチャージ区間が長くなってもプリチャー
ジ制御信号Ｓｐｃのレベルを電源電圧Ｖｃｃに維持する
ことができるためビット線対ＢＬｊ（ＢＬｊ）がフロー
ティング状態になることを防ぐことができる。
【００８９】２．プリチャージ区間が長くなると、本来
はキャパシタＣｐに充電されている電荷が放電を開始し
するが、レベルシフターＫ１出力をＮＭＯＳトランジス
タＮＴ６を介して相補型増幅器に供給することによっ
て、このキャパシタの放電を補償することが可能にな
る。その結果プリチャージ区間が長くなってもプリチャ
ージ制御信号ＳｐｃのレベルをＶＢＯＯＳＴ電圧に維持
することができるためビット線対ＢＬｊ（ＢＬｊ）がフ
ローティング状態になることを防ぐことができる。更
に、Ｖｃｃが２Ｖｔ以下の低電圧の状態においてもビッ
ト線対がフローティング状態になることを防ぐことがで
きる。
はキャパシタＣｐに充電されている電荷が放電を開始し
するが、レベルシフターＫ１出力をＮＭＯＳトランジス
タＮＴ６を介して相補型増幅器に供給することによっ
て、このキャパシタの放電を補償することが可能にな
る。その結果プリチャージ区間が長くなってもプリチャ
ージ制御信号ＳｐｃのレベルをＶＢＯＯＳＴ電圧に維持
することができるためビット線対ＢＬｊ（ＢＬｊ）がフ
ローティング状態になることを防ぐことができる。更
に、Ｖｃｃが２Ｖｔ以下の低電圧の状態においてもビッ
ト線対がフローティング状態になることを防ぐことがで
きる。
【図１】具体例１のプリチャージ制御信号発生回路の説
明図である。
明図である。
【図２】半導体メモリ（ＤＲＡＭ）の部分回路図であ
る。
る。
【図３】半導体メモリ（ＤＲＡＭ）の動作説明図であ
る。
る。
【図４】具体例１のプリチャージ制御信号発生回路の変
形例（その１）の説明図である。
形例（その１）の説明図である。
【図５】具体例１のプリチャージ制御信号発生回路の変
形例（その２）の説明図である。
形例（その２）の説明図である。
【図６】具体例２のプリチャージ制御信号発生回路の説
明図である。
明図である。
【図７】具体例２のプリチャージ制御信号発生回路の変
形例（その１）の説明図である。
形例（その１）の説明図である。
【図８】具体例２のプリチャージ制御信号発生回路の変
形例（その２）の説明図である。
形例（その２）の説明図である。
Ｃｐ キャパシタ
ＩＮＶ１，ＩＮＶ２ インバータ
Ｋ１ レベルシフター
ＮＴ１，ＮＴ２ ＮＭＯＳトランジスタ
ＰＴ１ ＰＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−212783（ＪＰ，Ａ)
特開 平６−150656（ＪＰ，Ａ)
特開 平３−19192（ＪＰ，Ａ)
特開 平７−99772（ＪＰ，Ａ)
特開 平８−107184（ＪＰ，Ａ)
特開 平６−68666（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/4091
Claims (3)
- 【請求項１】 半導体装置のプリチャージ制御信号発生
回路であって、 プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、 前記装置の電源電圧を動作電源として前記相補型増幅器
に供給する動作電源供給用回路と、 前記プリチャージ生成信号の一部を受け入れて前記電源
電圧よりも所定の値レベルアップさせて前記動作電源供
給用回路に転送するレベルシフターと、 前記プリチャージ制御信号を所定の値レベルアップさせ
るべく、前記レベルシフターからの出力に基づいて、前
記前記相補型増幅器への前記動作電源を所定の値ポンピ
ングさせるキャパシタとを備えるプリチャージ制御信号
発生回路において、 ポンピングされた前記動作電源が前記電源電圧値に戻る
までのタイミングよりも、前記相補型増幅器が出力する
前記プリチャージ信号が接地レベルに切り替わるタイミ
ングを遅延するためのパルス伸長回路を備えることを特
徴とするプリチャージ制御信号発生回路。 - 【請求項２】 半導体装置のプリチャージ制御信号発生
回路であって、 プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、 前記装置の電源電圧を動作電源として前記相補型増幅器
に供給する動作電源供給用回路と、 前記プリチャージ生成信号の一部を受け入れて前記電源
電圧よりも所定の値レベルアップさせて前記動作電源供
給用回路に転送するレベルシフターと、 前記プリチャージ制御信号を所定の値レベルアップさせ
るべく、前記レベルシフターからの出力に基づいて、前
記前記相補型増幅器への前記動作電源を所定の値ポンピ
ングさせるキャパシタとを備えるプリチャージ制御信号
発生回路において、 前記レベルシフターの出力を増幅し前記プリチャージ制
御信号に加算する増幅器を備えることを特徴とするプリ
チャージ制御信号発生回路。 - 【請求項３】 半導体装置のプリチャージ制御信号発生
回路であって、 プリチャージ生成信号に基づいてプリチャージ制御信号
を出力する相補型増幅器と、 前記装置の電源電圧を動作電源として前記相補型増幅器
に供給する動作電源供給用回路と、 前記プリチャージ生成信号の一部を受け入れて前記電源
電圧よりも所定の値レベルアップさせて前記動作電源供
給用回路に転送するレベルシフターと、 前記プリチャージ制御信号を所定の値レベルアップさせ
るべく、前記レベルシフターからの出力に基づいて、前
記前記相補型増幅器への前記動作電源を所定の値ポンピ
ングさせるキャパシタとを備えるプリチャージ制御信号
発生回路において、 前記キャパシタの放電電荷を補償すべく、前記レベルシ
フターの出力の一部を受け入れて更にレベルアップする
第２のレベルシフターと、 該第２のレベルシフターからの出力に基づいて、前記電
源電圧よりも所定の値レベルアップした電源電圧を前記
動作電源に加える第２の動作電源供給用回路とを備える
ことを特徴とするプリチャージ制御信号発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21453799A JP3426541B2 (ja) | 1999-07-29 | 1999-07-29 | プリチャージ制御信号発生回路 |
| US09/617,121 US6233188B1 (en) | 1999-07-29 | 2000-07-14 | Precharge control signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21453799A JP3426541B2 (ja) | 1999-07-29 | 1999-07-29 | プリチャージ制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001043681A JP2001043681A (ja) | 2001-02-16 |
| JP3426541B2 true JP3426541B2 (ja) | 2003-07-14 |
Family
ID=16657387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21453799A Expired - Fee Related JP3426541B2 (ja) | 1999-07-29 | 1999-07-29 | プリチャージ制御信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6233188B1 (ja) |
| JP (1) | JP3426541B2 (ja) |
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| US7333378B2 (en) * | 2002-09-18 | 2008-02-19 | Samsung Electronics Co., Ltd | Memory device that recycles a signal charge |
| KR100517549B1 (ko) * | 2002-09-18 | 2005-09-28 | 삼성전자주식회사 | 차아지 재사용 방법을 이용하는 비트라인 이퀄라이징 전압발생부를 갖는 메모리 장치 |
| DE10329378B3 (de) * | 2003-06-30 | 2005-02-10 | Infineon Technologies Ag | Halbleiterspeicher |
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| US6891769B2 (en) * | 2003-07-17 | 2005-05-10 | Actel Corporation | Flash/dynamic random access memory field programmable gate array |
| US7187610B1 (en) | 2003-07-17 | 2007-03-06 | Actel Corporation | Flash/dynamic random access memory field programmable gate array |
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| KR100980057B1 (ko) * | 2007-06-29 | 2010-09-03 | 주식회사 하이닉스반도체 | 프리차지 제어 회로 |
| KR20140105932A (ko) | 2013-02-25 | 2014-09-03 | 삼성전자주식회사 | 전압 레벨 변환 회로 및 이를 포함하는 디스플레이 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235877A (ja) * | 1995-02-24 | 1996-09-13 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JP2845212B2 (ja) * | 1996-08-29 | 1999-01-13 | 日本電気株式会社 | 半導体記憶装置 |
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1999
- 1999-07-29 JP JP21453799A patent/JP3426541B2/ja not_active Expired - Fee Related
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2000
- 2000-07-14 US US09/617,121 patent/US6233188B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US6233188B1 (en) | 2001-05-15 |
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