JPH11250665A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルへのデータの再書込をより高速化
した半導体集積回路を提供する。 【解決手段】 センスアンプに接続されたアレイ用電源
電圧ノードＮＶｃｃｓと、アレイ用電源電圧ノードＮＶ
ｃｃｓに接続されたデカップル容量５１と、アレイ用電
源電圧ノードＮＶｃｃｓに接続されメモリセルに蓄電さ
れる最大電圧Ｖｄを生成する降圧回路ＶＤＣ２と、アレ
イ用電源電圧ノードＮＶｃｃｓに接続され電圧Ｖｄより
高い電圧Ｖｈを生成する降圧回路ＶＤＣ１，ＶＤＣ３と
を備え、待機時にアレイ用電源電圧ノードＮＶｃｃｓの
電圧を電圧Ｖｈに昇圧し、動作時に降圧回路ＶＤＣ２を
活性化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、さらに詳しくは、センスアンプに供給する内部電
源電圧を生成する回路に関するものである。

【０００２】

【従来の技術】半導体記憶装置は、従来品との互換性を
保持しつつ低消費電力化を図るために、外部から供給さ
れる電源電圧より低い内部電源電圧を生成する降圧回路
を内蔵し、その降圧回路で生成された内部電源電圧で動
作させることが従来から行なわれてきた。

【０００３】図２６，２７は、特開平３−２１４６６９
号公報の第６９図などに示された従来の降圧回路の構成
を示す回路図である。図２６に示されるように、この降
圧回路は、アレイ用電源電圧Ｖｃｃｓを生成するもので
あって、アレイ用電源電圧ノードＮＶｃｃｓと、トラン
ジスタ１，２，５，６，７で構成される差動増幅器と、
トランジスタ９，１０，１２，１３，１４で構成される
差動増幅器と、トランジスタ３と、ドライバトランジス
タ４，１１と、キャパシタ８とを備える。

【０００４】そして、この降圧回路では、トランジスタ
１，２，５，６，７で構成される差動増幅器が基準電圧
Ｖｒｅｆ（たとえば２．０Ｖ）とアレイ用電源電圧Ｖｃ
ｃｓとを比較し、アレイ用電源電圧Ｖｃｃｓが基準電圧
Ｖｒｅｆよりも低下した場合には、トランジスタ４をオ
ンしてアレイ用電源電圧ノードＮＶｃｃｓと外部電源電
圧（たとえば３．３Ｖ）ノードＮＶｃｃとを接続し、ア
レイ用電源電圧Ｖｃｃｓを基準電圧Ｖｒｅｆまで上昇さ
せる。したがってアレイ用電源電圧Ｖｃｃｓは、基準電
圧Ｖｒｅｆのレベルに保たれる。

【０００５】また、トランジスタ９，１０，１２，１
３，１４で構成される差動増幅器も、上記の差動増幅器
と同様の動作をするが、トランジスタ９，１０，１２，
１３，１４のサイズは、トランジスタ１，２，５，６，
７のサイズよりも小さいため消費電力はより小さい。

【０００６】したがって、半導体記憶装置が待機状態の
場合は、活性化信号Ｖｄｃｅをロー（Ｌ）レベルに制御
し、トランジスタ９，１０，１２，１３，１４で構成さ
れる差動増幅器のみを動作させることにより、待機時の
半導体記憶装置の消費電力を低減している。

【０００７】また、図２７に示される降圧回路は、アレ
イ用電源電圧Ｖｃｃｓの１／２の大きさを有する電圧Ｖ
ＢＬを生成する回路であって、トランジスタ３８〜４３
を備える。

【０００８】図２８は、従来の半導体記憶装置のメモリ
セルアレイ部の構成を示す回路図である。図２８に示さ
れるように、このメモリセルアレイ部は、ビット線ＢＬ
０，ＢＬｎと、反転ビット線／ＢＬ０，／ＢＬｎと、ト
ランジスタ１６〜１９で構成されたＰ型センスアンプ
と、Ｐ型センスアンプにアレイ用電源電圧Ｖｃｃｓを供
給するトランジスタ１５と、トランジスタ２０〜２３で
構成されたＮ型センスアンプと、Ｎ型センスアンプに接
地電圧を供給するトランジスタＮＴ１と、トランジスタ
２４〜２９で構成されたビット線イコライズ回路と、ワ
ード線ＷＬ０，ＷＬｍと、メモリセルＭＣ０〜ＭＣ３
と、寄生容量ＣＢ０〜ＣＢ２ｎ＋１とを備え、メモリセ
ルＭＣ０はキャパシタ３４とトランジスタ３０を、メモ
リセルＭＣ１はキャパシタ３５とトランジスタ３１を、
メモリセルＭＣ２はキャパシタ３６とトランジスタ３２
を、メモリセルＭＣ３はキャパシタ３７とトランジスタ
３３とをそれぞれ含む。

【０００９】ここで、メモリセルＭＣ０〜ＭＣ３がハイ
（Ｈ）またはＬのデータを保持していることは、キャパ
シタ３４，３５，３６，３７にアレイ用電源電圧Ｖｃｃ
ｓまたは０Ｖの電圧が印加されていることに対応する。
そして、メモリセルＭＣ０〜ＭＣ３に保持されていたデ
ータを読出すときには、予めビット線対を中間電圧（１
／２Ｖｃｃｓ、すなわち、電圧ＶＢＬ）にプリチャージ
しておく。その後、たとえばワード線ＷＬ０を選択して
メモリセルＭＣ０，ＭＣ１内のキャパシタ３４，３５を
ビット線ＢＬ０，ＢＬｎに接続すると、キャパシタ３
４，３５がＨのデータを保持している場合はビット線Ｂ
Ｌ０，ＢＬｎの電圧が電圧ＶＢＬより上昇し、キャパシ
タ３４，３５がＬのデータを保持している場合はビット
線ＢＬ０，ＢＬｎの電圧が電圧ＶＢＬより下降する。一
方、反転ビット線／ＢＬ０，／ＢＬｎの電圧は電圧ＶＢ
Ｌのままなので、ビット線対の電位差が生じ、この電位
差をセンスアンプにより増幅してメモリセルＭＣ０，Ｍ
Ｃ１に保持されていたデータを判定する。

【００１０】以下において、メモリセルＭＣ０，ＭＣ１
がＨのデータを保持している場合のデータ読出動作につ
いて、図２９のタイミング図を参照して説明する。時刻
ｔ１以前は待機状態であり、図２９（ｆ）に示されるよ
うにビット線イコライズ信号ＢＬＥＱはＨレベルとさ
れ、トランジスタ２４〜２９を介してビット線対ＢＬ
０，／ＢＬ０，ＢＬｎ，／ＢＬｎが電圧ＶＢＬにプリチ
ャージされる。図２９（ｃ）に示されるように、時刻ｔ
２にワード線ＷＬ０をＨレベルに活性化すると、トラン
ジスタ３０，３１がオンし、ビット線ＢＬ０，ＢＬｎに
Ｈのデータが伝達され、図２９（ｂ）に示されるよう
に、ビット線ＢＬ０，ＢＬｎの電圧が電圧ＶＢＬより上
昇する。一方、反転ビット線／ＢＬ０，／ＢＬｎの電圧
は電圧ＶＢＬのままであるので、ビット線対ＢＬ０，／
ＢＬ０，ＢＬｎ，／ＢＬｎに電位差が生じる。時刻ｔ３
には、図２９（ｄ），（ｅ）に示されるように、センス
アンプ活性化信号ＳＥＰ，ＳＥＮがそれぞれＬ，Ｈとな
ることによってトランジスタ１５，ＮＴ１がオンし、ト
ランジスタ１６〜１９で構成されるＰ型センスアンプ
と、トランジスタ２０〜２３で構成されるＮ型センスア
ンプとがともに活性化される。これにより、時刻ｔ４に
はビット線ＢＬ０，ＢＬｎの電圧がアレイ用電源電圧Ｖ
ｃｃｓまで引上げられるとともに、反転ビット線／ＢＬ
０，／ＢＬｎの電圧が電圧ＶＢＬから接地電圧まで下げ
られる。そして、ビット線ＢＬ０，ＢＬｎの電圧が待機
状態におけるアレイ用電源電圧Ｖｃｃｓ（２．０Ｖ）ま
で回復した時刻ｔ５において、データ読出時に低下した
キャパシタ３４，３５の保持電圧として待機状態におけ
るアレイ用電源電圧Ｖｃｃｓ（２．０Ｖ）がキャパシタ
３４，３５に再書込される。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置は、図２９（ａ）に示されるように、セ
ンスアンプ動作時にアレイ用電源電圧Ｖｃｃｓは、ビッ
ト線ＢＬ０，ＢＬｎの電圧を電圧ＶＢＬから上昇させる
時刻ｔ４において所定のレベル（２．０Ｖ）から低下す
る。このとき、図２６に示された降圧回路が動作して低
下したアレイ用電源電圧Ｖｃｃｓは所定のレベルに回復
するが、一定の時間がかかる。すなわち、ビット線ＢＬ
０，ＢＬｎは、アレイ用電源電圧Ｖｃｃｓが供給される
ことによってＨレベルとなるので、ビット線対の電位差
を増幅する時間は、図２６に示される降圧回路の動作時
間で律速される。このことから、従来の半導体記憶装置
においては、メモリセルへのデータ再書込時間の高速化
が困難であるという問題があった。

【００１２】これに対して、特開平６−２１５５７１号
公報には、図３０に示される半導体記憶装置が開示され
ている。図３０に示されるように、この半導体記憶装置
は、ビット線対ＢＬ，／ＢＬと、ワード線ＷＬ１，ＷＬ
２と、プリチャージ回路ＰＣと、入出力データ線Ｉ／
Ｏ，／Ｉ／Ｏと、センスアンプと、アレイ用電源電圧ノ
ードＮＶｃｃｓと、トランジスタＱ２，Ｑ１５と、アレ
イ用電源電圧ノードＮＶｃｃｓに接続された降圧回路Ｂ
ＶＤＬと、アレイ用電源電圧ノードＮＶｃｃｓに接続さ
れた寄生容量Ｃ１とを備え、降圧回路ＢＶＤＬはトラン
ジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５５，Ｑ５
６を含む。

【００１３】この半導体記憶装置の動作を以下に説明す
る。寄生容量Ｃ１は、トランジスタＱ１５がオフでセン
スアンプが不活性状態の期間にトランジスタＱ２がオン
されることにより、外部電源電圧Ｖｃｃに充電される。
その後、トランジスタＱ１５がオンし、センスアンプが
活性化したとき、ビット線を充電する電荷は、寄生容量
Ｃ１と降圧回路ＢＶＤＬから供給されるので、上記の従
来における半導体記憶装置に比してデータの再書込時間
が高速化される。ところが、このような構成を有する半
導体記憶装置においても、降圧回路ＢＶＤＬは、アレイ
用電源電圧ノードＮＶｃｃｓの電圧が基準電圧ＶＲより
低下して初めて、降圧回路ＢＶＤＬに含まれるカレント
ミラー型の差動増幅器（トランジスタＱ５１〜Ｑ５５に
より構成される）がドライバトランジスタＱ５６をオン
し、ビット線の充電を加勢する。このとき、ドライバト
ランジスタＱ５６のゲート幅は大きく、ゲート容量が大
きいのでカレントミラー型の差動増幅器がドライバトラ
ンジスタＱ５６のゲート電位を低下させてドライバトラ
ンジスタＱ５６を完全にオンさせるまで１０ｎｓ程度か
かるのが通例である。したがって、このような半導体記
憶装置によっても、ビット線の充電に要する時間はカレ
ントミラー型の差動増幅器の応答速度で律速されるとい
う問題点は依然として解消されていない。

【００１４】以上より、本発明は、このような問題点を
解消するためになされたもので、メモリセルへのデータ
の再書込時間をより高速化した半導体集積回路を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】請求項１に係る半導体集
積回路は、ビット線対と、ビット線対に接続されたメモ
リセルと、メモリセルからデータが読出されることによ
り生じたビット線対の電位差を増幅するセンスアンプ
と、センスアンプの活性期間には、メモリセルに蓄電さ
れる最大電圧をセンスアンプに供給するセンスアンプ駆
動手段とを備え、センスアンプ駆動手段は、センスアン
プに接続された内部電源ノードと、内部電源ノードに接
続され、第１の活性信号を受けたとき外部電源電圧によ
らない上記最大電圧より高い第１の電圧を生成して内部
電源ノードへ第１の電圧を供給する第１の電圧供給手段
と、内部電源ノードに接続され、上記最大電圧を生成し
て内部電源ノードへ供給する第２の電圧供給手段と、内
部電源ノードに接続され、センスアンプの不活性期間に
第１の電圧に充電されるデカップル容量と、センスアン
プの不活性期間には第１の活性信号を第１の電圧供給手
段に供給する制御手段とを含むものである。

【００１６】請求項２に係る半導体集積回路は、請求項
１に記載の半導体集積回路であって、ビット線対にプリ
チャージ電圧を供給するプリチャージ手段をさらに備
え、ビット線対の容量の大きさをＣｂ、デカップル容量
の大きさをＣｄ、プリチャージ電圧の大きさをＶＢＬ、
第１の電圧の大きさをＶｈとしたとき、上記最大電圧の
大きさＶｄは、次式 Ｖｄ＝（Ｃｂ×ＶＢＬ＋Ｃｄ×Ｖｈ）／（Ｃｂ＋Ｃｄ） の関係を満たすものである。

【００１７】請求項３に係る半導体集積回路は、請求項
１または２に記載の半導体集積回路であって、周辺回路
用内部電源ノードと、外部電源電圧を入力して第１の電
圧を生成するとともに、周辺回路用内部電源ノードに第
１の電圧を供給する第３の電圧供給手段と、内部電源ノ
ードと周辺回路用内部電源ノードを選択的に接続する接
続手段とをさらに備えたものである。

【００１８】請求項４に係る半導体集積回路は、請求項
３に記載の半導体集積回路であって、接続手段は、セン
スアンプの不活性期間に内部電源ノードと周辺回路用内
部電源ノードとを接続し、センスアンプの活性期間には
内部電源ノードと周辺回路用内部電源ノードとを切離す
ものである。

【００１９】請求項５に係る半導体集積回路は、請求項
１から４のいずれかに記載の半導体集積回路であって、
第１の電圧供給手段は、第１の電圧をデジタル的に生成
し、第２の電圧供給手段は、上記最大電圧をアナログ的
に生成するものである。

【００２０】請求項６に係る半導体集積回路は、請求項
１に記載の半導体集積回路であって、第１の電圧供給手
段は、少なくともセンスアンプが活性化された後の一定
期間、および、センスアンプが不活性化された後の一定
期間、第１の活性信号を受けて活性化されるものであ
る。

【００２１】請求項７に係る半導体集積回路は、外部電
源電圧ノードと、内部電圧ノードと、外部電源電圧ノー
ドと内部電圧ノードとの間に接続されたドライバトラン
ジスタと、レベルシフト回路と、レベルシフト回路の第
１および第２の出力ノードに接続され、ドライバトラン
ジスタを駆動する差動増幅器とを備え、レベルシフト回
路は、基準電圧がゲートに供給された第１のトランジス
タと、内部電圧がゲートに供給された第２のトランジス
タと、接地ノードと、第１のトランジスタのドレインと
接地ノードとの間に接続された第３のトランジスタと、
ドレインとゲートが第３のトランジスタのゲートに接続
され、ソースが接地ノードに接続された第４のトランジ
スタと、第３のトランジスタのドレインに接続された第
１の出力ノードと、第４のトランジスタのドレインに接
続された第２の出力ノードとを含むものである。

【００２２】請求項８に係る半導体集積回路は、請求項
７に記載の半導体集積回路であって、差動増幅器は、ゲ
ートが第１の出力ノードに接続され、ソースが接地ノー
ドに接続された第５のトランジスタと、ゲートが第２の
出力ノードに接続され、ソースが接地ノードに接続され
た第６のトランジスタと、第５のトランジスタのドレイ
ンと外部電源電圧ノードとの間に接続された第７のトラ
ンジスタと、ゲートとドレインが第７のトランジスタの
ゲートに接続され、ソースが外部電源電圧ノードに接続
された第８のトランジスタとを含むものである。

【００２３】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は、同一または相当部分を示す。

【００２４】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体集積回路において、アレイ用電源電
圧Ｖｃｃｓを生成する回路の構成を示す回路図である。
図１に示されるように、この回路は、アレイ用電源電圧
ノードＮＶｃｃｓと、アレイ用電源電圧ノードＮＶｃｃ
ｓに接続され寄生容量およびトランジスタのゲート容量
などで構成されたデカップル容量５１と、アレイ用電源
電圧ノードＮＶｃｃｓに接続された降圧回路ＶＤＣ１，
ＶＤＣ２，ＶＤＣ３とを備え、降圧回路ＶＤＣ１は外部
電源電圧ノードＮＶｃｃとトランジスタ４４，４５，４
８，４９，５０とから構成される差動増幅器と、トラン
ジスタ４６と、ドライバトランジスタ４７とを含み、降
圧回路ＶＤＣ２は外部電源電圧ノードＮＶｃｃとトラン
ジスタ５２，５３，５６，５７，５８とから構成される
差動増幅器と、トランジスタ５４と、ドライバトランジ
スタ５５とを含み、降圧回路ＶＤＣ３はトランジスタ７
０，７１，７３，７４，７５から構成される差動増幅器
と、ドライバトランジスタ７２とを含む。

【００２５】ここで、デカップル容量５１の大きさをＣ
ｄとし、図２８に示されるビット線対の容量をＣｂとす
る。なお、ビット線はｎ対あるとする。

【００２６】一方、メモリセルに含まれるキャパシタの
保持電圧はＨデータを記憶するとき電圧Ｖｄ、Ｌデータ
を記憶するとき０Ｖとする。

【００２７】ビット線は待機時に中間電圧ＶＢＬ（＝１
／２Ｖｄ）に充電されており、デカップル容量５１には
Ｈデータを書込むときの電圧Ｖｄよりも高い電圧Ｖｈに
充電されているとする。

【００２８】センスアンプが動作すると、ビット線とデ
カップル容量５１が図２８に示されるトランジスタ１５
を介して接続され、ビット線のＨレベルの電圧とデカッ
プル容量５１の電圧とが等しくなり、この電圧がメモリ
セルへＨデータを書込む電圧Ｖｄとなる。ここで、電圧
Ｖｄの値は、Ｃｂ×ｎ×ＶＢＬ＋Ｃｄ×Ｖｈ＝（Ｃｂ×
ｎ＋Ｃｄ）×Ｖｄという式より求められる。したがっ
て、デカップル容量の大きさＣｄと待機時にプリチャー
ジする電圧Ｖｈを、Ｖｄ＝（Ｃｂ×ｎ×ＶＢＬ＋Ｃｄ×
Ｖｈ）／（Ｃｂ×ｎ＋Ｃｄ）…（１）を満たすように選
べば、図４（ａ），（ｂ）のタイミング図に示されるよ
うに、センスアンプの動作において降圧回路の動作時間
に依存せず速やかにビット線を所定の電圧Ｖｄに充電す
ることができるため、メモリセルにＨデータを高速に再
書込することができる。

【００２９】なお、アレイ用電源電圧ノードＮＶｃｃｓ
には、信号Ｖｄｃｅ１で活性化される降圧回路ＶＤＣ１
から電圧Ｖｈが、信号Ｖｄｃｅ２で活性化される降圧回
路ＶＤＣ２から電圧Ｖｄが、信号Ｖｄｃｅ３で活性化さ
れる降圧回路ＶＤＣ３から電圧Ｖｈがそれぞれ供給され
る。

【００３０】ここで、図２は図１に示される信号Ｖｄｃ
ｅ１，Ｖｄｃｅ２，Ｖｄｃｅ３を生成する回路の構成を
示す回路図である。図２に示されるように、この回路は
インバータ７７〜８５，８７と、ＮＡＮＤ回路７６，８
６とを備え、信号Ｖｄｃｅ１，Ｖｄｃｅ２，Ｖｄｃｅ３
はともに、ビット線イコライズ信号ＢＬＥＱに基づいて
生成される。

【００３１】図３は、本発明の実施の形態１に係る半導
体集積回路において、ビット線をプリチャージするため
の電圧ＶＢＬを生成する回路の構成を示す回路図であ
る。図３に示されるように、この回路は、降圧回路ＶＤ
Ｃ４と、降圧回路ＶＤＣ４に接続された中間電圧生成回
路ＶＢＬＧＥＮとを備え、降圧回路ＶＤＣ４はトランジ
スタ５９，６０，６７，６８，６９から構成される差動
増幅器を含み、中間電圧生成回路ＶＢＬＧＥＮはトラン
ジスタ６１〜６６を含む。ここで、降圧回路ＶＤＣ４は
常時活性化され、電圧Ｖｄを中間電圧生成回路ＶＢＬＧ
ＥＮに供給する。中間電圧生成回路ＶＢＬＧＥＮは、ビ
ット線をプリチャージする電圧ＶＢＬとして１／２Ｖｄ
の電圧を生成する。

【００３２】以下において、本発明の実施の形態１に係
る半導体集積回路の動作を図４のタイミング図を参照し
て説明する。

【００３３】時刻ｔ１以前の待機状態では、図４（ｆ）
に示されるように、ビット線イコライズ信号ＢＬＥＱが
Ｈレベルであり、図４（ｂ）に示されるように、ビット
線対ＢＬｎ，／ＢＬｎが電圧ＶＢＬに充電される。ま
た、このとき、図４（ｉ）に示されるように、信号Ｖｄ
ｃｅ３がＨレベルとされ、駆動能力の小さい降圧回路Ｖ
ＤＣ３が活性化される。これにより、トランジスタで生
じるサブスレッショルド電流などのリーク電流によって
アレイ用電源電圧ノードＮＶｃｃｓの電圧Ｖｈが低下す
るのを防止する。

【００３４】次に、時刻ｔ１になると、図４（ｆ）に示
されるように、ビット線イコライズ信号ＢＬＥＱがＬレ
ベルとなり、ビット線対がフローティング状態になる。
また、このとき、図４（ｈ）に示されるように、信号Ｖ
ｄｃｅ２がＨレベルとなり駆動力が小さい降圧回路ＶＤ
Ｃ２が活性化する。

【００３５】図４（ｃ）に示されるように、時刻ｔ２に
ワード線ＷＬが選択され、図４（ｄ），（ｅ）に示され
るように、時刻ｔ３にセンスアンプ活性化信号ＳＥＰ，
ＳＥＮがそれぞれＬレベル、Ｈレベルとされる。これに
より、センスアンプがビット線対の電位差を増幅し、ビ
ット線の電圧を電圧ＶＢＬから上昇させる。ここで、ビ
ット線はデカップル容量５１の電荷の移動により充電さ
れるので、アレイ用電源電圧ノードＮＶｃｃｓの電圧は
低下するが、デカップル容量５１の大きさＣｄと電圧Ｖ
ｈの大きさとは式（１）を満たすように設定されている
ので、アレイ用電源電圧ノードＮＶｃｃｓの電圧Ｖｃｃ
ｓは、図４（ａ）に示されるように、電圧Ｖｄのレベル
までしか低下しない。

【００３６】したがって、従来の半導体記憶装置のよう
に降圧回路の応答時間に律速されることなく速やかにビ
ット線の電圧を電圧Ｖｄとすることができるので、メモ
リセルへのデータの再書込がより高速になされ得る。

【００３７】そして、時刻ｔ４に待機状態になると、図
４（ｃ）に示されるようにワード線ＷＬの電圧レベルが
Ｌとなり、メモリセルに含まれるキャパシタがビット線
から切離される。なお、時刻ｔ３と時刻ｔ４との間の期
間が長くなっても、この間降圧回路ＶＤＣ２が動作して
いるので、リーク電流によりビット線が有するＨレベル
の電圧が低下して時刻ｔ４のときにメモリセルに含まれ
るキャパシタに保持される電圧の大きさがＶｄよりも下
がることはない。

【００３８】時刻ｔ５には、図４（ｆ）に示されるよう
に、ビット線イコライズ信号ＢＬＥＱがＨレベルとな
り、ビット線対を電圧ＶＢＬに充電する。また、図４
（ｇ），（ｉ）に示されるように、時刻ｔ６には信号Ｖ
ｄｃｅ１（と信号Ｖｄｃｅ３）がＨレベルになり、駆動
能力の大きい降圧回路ＶＤＣ１が活性化され、アレイ用
電源電圧ノードＮＶｃｃｓは電圧Ｖｄから電圧Ｖｈに昇
圧される。そして、時刻ｔ７では、図４（ｇ）に示され
るように、信号Ｖｄｃｅ１がＬレベルとされて降圧回路
ＶＤＣ１が不活性化される。したがって、このとき駆動
能力の小さい降圧回路ＶＤＣ３のみが動作してアレイ用
電源電圧ノードＮＶｃｃｓの電圧が電圧Ｖｈに保持され
る。

【００３９】このように、待機時には、待機時に変化し
た後の一定期間（たとえば、図４の期間ｔ６〜ｔ７）だ
け駆動能力の大きい降圧回路ＶＤＣ１が活性化され、そ
れ以外の期間は駆動能力の小さい降圧回路ＶＤＣ２，Ｖ
ＤＣ３だけが動作するので、消費電力を低減することが
できる。

【００４０】なお、降圧回路ＶＤＣ１が活性化される期
間ｔ６〜ｔ７の長さは、図２に示されたインバータ８３
〜８５により構成される遅延回路の遅延時間で決定され
る。

【００４１】また、時刻ｔ８から時刻ｔ１３までの動作
は、時刻ｔ１から時刻ｔ６までの動作と同様である。

【００４２】一方、標準ＤＲＡＭの場合は、図８（ａ）
に示されるように、待機時にＨレベルとなる信号ｅｘ
ｔ．／ＲＡＳが半導体集積回路に入力される。この信号
ｅｘｔ．／ＲＡＳは、図５に示される入力バッファＩＢ
でバッファリングされ、図８（ｂ）に示される内部信号
／ＲＡＳが生成される。なお、入力バッファＩＢはイン
バータ１６０，１６１を含む。

【００４３】そして、図６に示されるように、内部信号
／ＲＡＳに基づいてビット線イコライズ信号ＢＬＥＱ
と、ワード線ドライバ活性化信号ＷＤＥと、センスアン
プ活性化信号ＳＥＮ，ＳＥＰとが生成される。図６に示
される回路は、インバータ１３７〜１４５，１４７，１
４９〜１５３，１５５，１５６と、ＮＡＮＤ回路１４
６，１４８，１５４とを備える。

【００４４】また、ワード線ＷＬは、図７に示されるよ
うに、ワード線ドライバ活性化信号ＷＤＥとアドレス信
号Ｘｉ，Ｘｊとに応じてワード線ドライバＷＤにより選
択され、ワード線ドライバＷＤは、ＮＡＮＤ回路１５７
と、インバータ１５８，１５９とを含む。

【００４５】なお、シンクロナスＤＲＡＭの場合は、図
１２に示されるように、内部クロック信号ＣＬＫの立上
がりタイミングにおいて信号ｅｘｔ．／ＣＳ，ｅｘｔ．
／ＲＡＳがともにＬレベルとなる時刻Ｔ１から、内部ク
ロック信号ＣＬＫの立上がりタイミングにおいて信号ｅ
ｘｔ．／ＣＳ，ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＷＥがと
もにＬレベルとなる時刻Ｔ２まで、信号／ＲＡＳがＬレ
ベルに活性化される。ここで、信号／ＲＡＳは、図９に
示されるように、ＮＡＮＤ回路２０３，２０４と、ラッ
チ回路を構成するＮＡＮＤ回路２０５，２０６と、イン
バータ２０７とを含む回路により生成され、ＮＡＮＤ回
路２０３へは信号ＣＳ０，ＲＡＳ０，／ＣＡＳ０，／Ｗ
Ｅ０が入力され、ＮＡＮＤ回路２０４へは信号ＣＳ０，
ＲＡＳ０，／ＣＡＳ０，ＷＥ０が入力される。ここで、
信号ＣＳ０，ＲＡＳ０，／ＣＡＳ０，ＷＥ０，／ＷＥ０
は、信号ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＣＡＳ，ｅｘ
ｔ．／ＷＥ，ｅｘｔ．／ＣＳに基づいて、図１０に示さ
れる回路により生成される。図１０に示される回路は、
インバータ１６２〜１６５，１６９，１７０，１７３，
１７４，１７６，１７７，１８０〜１８２，１８４，１
８６，１８７，１９０〜１９２，１９４と、トランジス
タ１６６，１６７，１７１，１７２，１７８，１７９，
１８８，１８９と、ＮＡＮＤ回路１６８，１７５，１８
３，１８５，１９３とを含む。なお、図１０に示された
クロック信号ＣＬＫ，／ＣＬＫは、図１１に示されるよ
うに信号ｅｘｔ．ＣＬＫに基づいて生成され、図１１に
示される回路は、インバータ１９５〜１９９，２０１，
２０２とＮＡＮＤ回路２００とを含む。

【００４６】図１０に示された回路において、クロック
信号ＣＬＫの立上がり時の信号ｅｘｔ．／ＲＡＳ，ｅｘ
ｔ．／ＣＡＳ，ｅｘｔ．／ＷＥ，ｅｘｔ．／ＣＳの状態
は、インバータ１６３，１６５、インバータ１７３，１
７４、インバータ１８０，１８１、インバータ１９０，
１９１でそれぞれ構成されるラッチ回路に保持される。
そして、これらのラッチ回路に保持された状態はクロッ
ク信号ＣＬＫでサンプリングされ、信号ＲＡＳ０，／Ｃ
ＡＳ０，ＷＥ０，／ＷＥ０，ＣＳ０が生成される。

【００４７】また、図９に示されるＮＡＮＤ回路２０
５，２０６により構成され、信号／ＲＡＳの状態を保持
するラッチ回路は、クロック信号ＣＬＫの立上がり時刻
に信号ｅｘｔ．／ＣＳ，ｅｘｔ．／ＲＡＳがともにＬレ
ベルのサイクル（図１２に示される時刻Ｔ１）にＬレベ
ルの信号を出力するＮＡＮＤ回路２０３によってセット
され、クロック信号ＣＬＫの立上がり時刻に信号ｅｘ
ｔ．／ＣＳ，ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＷＥがとも
にＬレベルのサイクル（図１２に示される時刻Ｔ２）に
Ｌレベルの信号を出力するＮＡＮＤ回路２０４によりリ
セットされる。

【００４８】なお、ビット線イコライズ信号ＢＬＥＱ、
ワード線ドライバ活性化信号ＷＤＥ、センスアンプ活性
化信号ＳＥＮ，ＳＥＰは信号／ＲＡＳに基づいて標準Ｄ
ＲＡＭの場合と同様に図６に示される回路によって生成
することができる。

【００４９】［実施の形態２］図１３は、本発明の実施
の形態２に係る半導体集積回路の構成を示す回路図であ
る。図１３に示されるように、この半導体集積回路は、
図１に示された本発明の実施の形態１に係る半導体集積
回路と同様な構成を有するが、図１に示された降圧回路
ＶＤＣ３を備えず、周辺回路用内部電源電圧ノードＮＶ
ｃｃｐと、周辺回路用内部電源電圧ノードＮＶｃｃｐと
アレイ用電源電圧ノードＮＶｃｃｓとの間に接続され、
ゲートには信号Ｖｄｃｅ２が供給されるトランジスタ７
１と、周辺回路用内部電源電圧ノードＮＶｃｃｐに接続
された降圧回路ＶＤＣＰ１，ＶＤＣＰ２とを備える点で
相違する。

【００５０】ここで、降圧回路ＶＤＣＰ１は、トランジ
スタ５９，６０，６３〜６５から構成される差動増幅器
と、トランジスタ６１と、ドライバトランジスタ６２と
を含み、降圧回路ＶＤＣＰ２は、トランジスタ６６〜７
０から構成される差動増幅器と、ドライバトランジスタ
６８とを含む。

【００５１】なお、トランジスタ６３，６８のゲートに
は電圧Ｖｈが供給され、トランジスタ６１，６５のゲー
トには信号Ｖｄｃｅ２が、トランジスタ７０のゲートに
は電源電圧がそれぞれ供給される。

【００５２】また、図１３に示される信号Ｖｄｃｅ１，
Ｖｄｃｅ２は、ビット線イコライズ信号ＢＬＥＱに基づ
いて図１４に示される回路により生成される。この図１
４に示される回路は、インバータ１２０〜１２３，１２
５〜１３３と、ＮＡＮＤ回路１２４，１３４〜１３６と
を含む。

【００５３】図１５は、本実施の形態２に係る半導体集
積回路の動作を示すタイミング図である。

【００５４】本実施の形態２に係る半導体集積回路で
は、チップ面積が小さくデカップル容量５１の大きさＣ
ｄを式（１）を満たすように十分大きくとれない場合
に、図１５（ｇ）に示されるように、信号Ｖｄｃｅ１が
センスアンプ活性時（ｔ３，ｔ１０）から所定期間後ま
でＨレベルとされ、降圧回路ＶＤＣ１が活性化される。

【００５５】なお、特開平６−２１５５７１号公報に開
示された図３０に示される回路では、外部電源電圧Ｖｃ
ｃが上昇すればアレイ用電源電圧ノードＮＶｃｃｓを外
部電源電圧ノードＮＶｃｃと接続する時間を短縮しなけ
ればビット線対ＢＬ，／ＢＬの電位が所定の電位より上
昇するため、この接続時間を外部電源電圧Ｖｃｃの大き
さに応じて精密に調整する必要があるのに対して、本実
施の形態２に係る半導体集積回路では、デカップル容量
５１が外部電源電圧Ｖｃｃによらない一定電圧Ｖｄに充
電されているので、降圧回路ＶＤＣ１をセンスアンプ活
性後（時刻ｔ３，ｔ１０の後）に動作させる時間を外部
電源電圧Ｖｃｃの大きさによらず一定にすることができ
る。

【００５６】ここで、外部電源電圧Ｖｃｃの大きさによ
らないこの一定の時間は、たとえば、基準となる電圧Ｖ
ｈに応じて周辺回路に給電する内部電源電圧Ｖｃｃｐを
降圧回路ＶＤＣＰ１，ＶＤＣＰ２で生成し、この内部電
源電圧Ｖｃｃｐにより図１４に示されるインバータ１２
０〜１２３，１２５，１２６〜１３３とＮＡＮＤ回路１
２４，１３４〜１３６を動作させることにより容易に実
現することができる。したがって、本実施の形態に係る
半導体集積回路によれば、従来の回路に比べてビット線
対に供給する電圧の調整が容易になるという有利な効果
が得られることとなる。

【００５７】ここで、降圧回路ＶＤＣＰ１は大きな駆動
能力を備え、活性期間（図１５の期間ｔ１〜ｔ６，ｔ８
〜ｔ１３）中に動作する一方、降圧回路ＶＤＣＰ２は降
圧回路ＶＤＣＰ１の待機期間中も常時動作するが、駆動
能力が小さく消費電力は小さい。

【００５８】また、図１３に示されるトランジスタ７１
は、降圧回路ＶＤＣ２，ＶＤＣＰ１の待機時において信
号Ｖｄｃｅ２がＬレベルとなるため、アレイ用電源電圧
ノードＮＶｃｃｓと周辺回路用内部電源電圧ノードＮＶ
ｃｃｐとを接続し、降圧回路ＶＤＣ２，ＶＤＣＰ１の待
機時に、アレイ用電源電圧ノードＮＶｃｃｓの電圧が降
圧回路ＶＤＣＰ２により電圧Ｖｈのレベルに維持され
る。

【００５９】したがって、本実施の形態２に係る半導体
集積回路によれば、待機時にアレイ用電源電圧ノードＮ
Ｖｃｃｓおよび周辺回路用内部電源電圧ノードＮＶｃｃ
ｐの電圧がリーク電流により低下するのを防止するため
の降圧回路ＶＤＣＰ２が共用されるため、待機時の低消
費電力化、およびチップ面積の低減が図られる。

【００６０】［実施の形態３］図１６は、本発明の実施
の形態３に係る半導体集積回路の構成を示す回路図であ
る。

【００６１】図１６に示されるように、本実施の形態３
に係る半導体集積回路は、図１に示される半導体集積回
路と同様な構成を有するが、図１に示される降圧回路Ｖ
ＤＣ３を備えず、降圧回路ＶＤＣ２にはトランジスタ５
４が含まれず、トランジスタ５８のゲートには外部電源
電圧Ｖｃｃが供給される点で相違する。

【００６２】ここで、図１６に示されるトランジスタ４
６，５０のゲートに供給される信号Ｖｄｃｅ１は、図１
７に示される回路によりビット線イコライズ信号ＢＬＥ
Ｑに基づいて生成される。なお、この回路は、インバー
タ２０８〜２１１とＮＡＮＤ回路２１３を含む。

【００６３】また、図１８は、本実施の形態３に係る電
圧ＶＢＬ生成回路の構成を示す回路である。図１８に示
されるように、この回路は図３に示される本発明の実施
の形態１に係る回路と同様の構成を有する。

【００６４】以上のような回路において、降圧回路ＶＤ
Ｃ１は信号Ｖｄｃｅ１により活性化されることによって
アレイ用電源電圧ノードＮＶｃｃｓに電圧Ｖｈを供給
し、降圧回路ＶＤＣ２はアレイ用電源電圧ノードＮＶｃ
ｃｓに常時電圧Ｖｄを供給する。

【００６５】また、図１８に示される降圧回路ＶＤＣ４
は電圧Ｖｄを中間電圧生成回路ＶＢＬＧＥＮに供給し、
中間電圧生成回路ＶＢＬＧＥＮは電圧ＶＢＬを生成す
る。

【００６６】図１９は、図１６に示された本実施の形態
３に係る半導体集積回路の動作を示すタイミング図であ
る。

【００６７】ここで、図１９（ｇ）に示されるように、
信号Ｖｄｃｅ１は、図１９（ｆ）に示されるビット線イ
コライズ信号ＢＬＥＱがＨレベルからＬレベルとなる時
刻ｔ１，ｔ８の後一定期間Ｈレベルとなる。

【００６８】なお、デカップル容量５１の大きさＣｄと
電圧Ｖｈが式（１）を満たすことができる場合は、信号
Ｖｄｃｅ１はセンスアンプ活性化以前にＬレベルにして
降圧回路ＶＤＣ１を不活性化し、デカップル容量５１の
大きさＣｄと電圧Ｖｈが式（１）を満たすことができな
い場合は、図１９（ｇ）に示されるように、信号Ｖｄｃ
ｅ１がセンスアンプ活性化（時刻ｔ３，ｔ１０）以後も
一定期間Ｈレベルになるように、図１７に示されたイン
バータ２０８〜２１０の遅延時間が調節される。

【００６９】［実施の形態４］図２０は、本発明の実施
の形態４に係る半導体集積回路の構成を示す図である。

【００７０】図２０に示されるように、この半導体集積
回路は図１６に示された半導体集積回路と同様な構成を
有するが、降圧回路ＶＤＣ２の構成が相違する。

【００７１】すなわち、本実施の形態に係る半導体集積
回路は、電圧Ｖｈが供給されるノードＮＶｈと、ノード
ＮＶｈとトランジスタ５６のゲートとの間に接続された
トランジスタＴｒ１と、電圧Ｖｄが供給されるノードＮ
Ｖｄと、ノードＮＶｄとトランジスタ５６のゲートとの
間に接続されたトランジスタＴｒ２と、入力ノードがト
ランジスタＴｒ２のゲートに、出力ノードがトランジス
タＴｒ１のゲートにそれぞれ接続されたインバータＩＮ
Ｖ１と、信号ＳＥＬが供給されトランジスタＴｒ２のゲ
ートに接続されたノードＮＳＥＬとをさらに備える。

【００７２】ここで、信号Ｖｄｃｅ１と信号ＳＥＬと
は、ビット線イコライズ信号ＢＬＥＱに基づいて、図２
１に示される回路により生成される。なおこの回路は、
インバータ２０８〜２１２と、ＮＡＮＤ回路２１３とを
含む。

【００７３】また、本実施の形態においても、図２２に
示されるように、図１８に示された電圧ＶＢＬ生成回路
と同じ回路が備えられる。

【００７４】図２３は、図２０に示された本実施の形態
４に係る半導体集積回路の動作を示すタイミング図であ
る。

【００７５】降圧回路ＶＤＣ１は、ハイレベルの信号Ｖ
ｄｃｅ１により活性化され、アレイ用電源電圧ノードＮ
Ｖｃｃｓに電圧Ｖｈを供給する点については上記実施の
形態１または２に記載の半導体集積回路と同様である。

【００７６】一方、降圧回路ＶＤＣ２は常時活性化され
ているが、図２３（ｇ）に示されるように、信号ＳＥＬ
が待機時にはＨレベル、選択動作時にＬレベルとされる
ので、待機時にはアレイ用電源電圧ノードＮＶｃｃｓへ
電圧Ｖｈが、選択動作時には電圧Ｖｄがそれぞれ供給さ
れる。

【００７７】以上より、本実施の形態４に係る半導体集
積回路においては、降圧回路ＶＤＣ２が、実施の形態１
における降圧回路ＶＤＣ３，ＶＤＣ２、実施の形態２に
おける降圧回路ＶＤＣＰ２，ＶＤＣ２をそれぞれ兼ねる
機能を有するものとなっている。

【００７８】［実施の形態５］図２４は、本発明の実施
の形態５に係る半導体集積回路の構成を示す回路図であ
る。図２４に示されるように、この回路は、アレイ用電
源電圧ノードＮＶｃｃｓと、アレイ用電源電圧ノードＮ
Ｖｃｃｓに接続されたデカップル容量３２６と、アレイ
用電源電圧ノードＮＶｃｃｓに接続された降圧回路ＶＤ
Ｃ１と、降圧回路ＶＤＣ２と、アレイ用電源電圧ノード
ＮＶｃｃｓと降圧回路ＶＤＣ２との間に接続されゲート
には信号Ｖｄｃｅ１が供給されるトランジスタ３２７
と、周辺回路用内部電源電圧ノードＮＶｃｃｐとを備え
る。ここで、降圧回路ＶＤＣ１は、トランジスタ３１
１，３１４〜３１９から構成されるレベルシフタと、電
圧Ｖｈが供給されるノードＮＶｈと、ノードＮＶｈとト
ランジスタ３１４のゲートとの間に接続されゲートには
信号／ＳＥＬが供給されるトランジスタ３００と、ノー
ドＮＶｄとトランジスタ３１４のゲートとの間に接続さ
れゲートには信号ＳＥＬが供給されるトランジスタ３０
１と、信号Ｖｄｃｅ１が供給されるインバータ３１２
と、トランジスタ３０２，３０３，３２０，３２１から
構成される差動増幅器と、トランジスタ３０４〜３０
６，３２２と、クロックドインバータ３２６，３２７
と、ドライバトランジスタ３０７とを含む。

【００７９】また、降圧回路ＶＤＣ２は、トランジスタ
３０８，３０９，３２３，３２４，３２５から構成され
る差動増幅器と、ドライバトランジスタ３１０とを含
む。

【００８０】図２５は、本実施の形態５に係る半導体集
積回路の動作を示すタイミング図である。

【００８１】図２５（ｈ）に示されるように、信号Ｖｄ
ｃｅ１は選択動作期間（時刻ｔ１〜ｔ５）と待機状態に
変化後一定期間（時刻ｔ５〜ｔ７）にＨレベルとなるた
め、この期間降圧回路ＶＤＣ１が活性化される。また、
図２５（ｇ）に示されるように、信号ＳＥＬは、待機状
態に変化後の一定期間（時刻ｔ５〜ｔ８）および、選択
動作に入った後の一定期間（時刻ｔ８〜ｔ１０）はＨレ
ベルなので、トランジスタ３００がオンし、降圧回路Ｖ
ＤＣ１はアレイ用電源電圧ノードＮＶｃｃｓに電圧Ｖｈ
を供給する。一方、信号ＳＥＬがＬレベルの期間は、ト
ランジスタ３０１がオンし降圧回路ＶＤＣ１はアレイ用
電源電圧ノードＮＶｃｃｓに電圧Ｖｄを供給する。

【００８２】図２５（ｈ）に示されるように、待機状態
に変化して一定期間経過後（時刻ｔ７）に信号Ｖｄｃｅ
１がＬレベルになり降圧回路ＶＤＣ１が不活性化する
が、このとき駆動能力の小さい降圧回路ＶＤＣ２がトラ
ンジスタ３２７がオンすることによりアレイ用電源電圧
ノードＮＶｃｃｓに接続されるため、アレイ用電源電圧
ノードＮＶｃｃｓの電圧が電圧Ｖｈに保持される。

【００８３】ここで、デカップル容量３２６の大きさが
式（１）を満たさないときは、図２５（ｇ）に示される
ように、信号ＳＥＬをＬレベルとするタイミングを破線
のように遅らせることによって上記実施の形態２に係る
半導体集積回路と同様の効果を得ることができる。

【００８４】なお、トランジスタ３００，３０１は基準
となる電圧Ｖｈ，Ｖｄを切換える働きをし、レベルシフ
タは差動増幅器のゲインの高い動作点に入力信号の電圧
をシフトする。これにより、差動増幅器の出力振幅が大
きくなりドライバトランジスタ３０７の駆動能力が増大
する。

【００８５】トランジスタ３１４，３１５，３１７，３
１８で構成されるレベルシフタは、トランジスタ３１４
のゲート電圧がトランジスタ３１５のゲート電圧より高
いときは、トランジスタ３１８を流れる電流が増加し、
トランジスタ３１８のゲート電圧（出力ノードＮ２の電
圧）が上昇する。すると、トランジスタ３１７のチャネ
ル抵抗が減少しトランジスタ３１７のドレイン電圧（出
力ノードＮ１の電圧）が低下する。したがって、レベル
シフタに入力されるトランジスタ３１４，３１５のゲー
ト電圧の差よりも大きい差を有する電圧が、レベルシフ
タの出力ノードＮ１，Ｎ２より出力される。

【００８６】したがって、トランジスタ３１４，３１
５，３１７，３１８で構成されるレベルシフタは、動作
点を最適化するとともにゲインを増大させるという効果
がある。

【００８７】また、トランジスタ３０２，３０３，３２
０，３２１で構成される差動増幅器は、トランジスタ３
０８，３０９，３２３，３２４，３２５で構成される差
動増幅器と異なり、トランジスタ３２０，３２１のソー
スは接地ノードに接続されている。そして、この差動増
幅器の出力電圧はトランジスタ３２５のドレイン−ソー
ス間電圧に相当する分だけ低くなる。したがって、トラ
ンジスタ３０７をより強く導通させることができるため
駆動能力の高い内部降圧回路を得ることができる。

【００８８】また、ドライバトランジスタ３０７は、信
号ＳＥＬがＬレベルのときはクロックドインバータが不
活性化されるため、差動増幅器からの出力電圧によりア
ナログ的に駆動される。一方、信号ＳＥＬがＨレベルの
ときはトランジスタ３０５，３２２がオフするとともに
クロックドインバータ３２６，３２７が活性化されるた
め、ドライバトランジスタ３０７がデジタル的に駆動さ
れ、高速にアレイ用電源電圧ノードＮＶｃｃｓが充電さ
れる。

【００８９】なお、降圧回路ＶＤＣ２は、周辺回路へ内
部電源電圧Ｖｃｃｐを供給する機能を有する一方、図２
５（ｈ）に示される信号Ｖｄｃｅ１がＬレベルの期間に
はトランジスタ３２７がオンし、アレイ用電源電圧ノー
ドＮＶｃｃｓに接続される。

【００９０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９１】

【発明の効果】請求項１および２に係る半導体集積回路
によれば、センスアンプの活性期間にメモリセルに蓄電
される最大電圧をセンスアンプへ供給することによっ
て、メモリセルへのデータの再書込を高速化することが
できる。

【００９２】請求項３および４に係る半導体集積回路に
よれば、第３の電圧供給手段は第１の電圧を周辺回路用
内部電源ノードとともに、選択的に内部電源ノードへ供
給するため、チップ面積の低減を図ることができる。

【００９３】請求項５および７，８に係る半導体集積回
路によれば、第１の電圧供給手段は、第１の電圧を高速
に内部電源ノードに供給することができる。

【００９４】請求項６に係る半導体集積回路によれば、
ビット線対に供給する電圧の調整を容易に実現すること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る半導体集積回路
において、アレイ用電源電圧を生成する回路の構成を示
す回路図である。

【図２】 図１に示される信号Ｖｄｃｅ１，Ｖｄｃｅ
２，Ｖｄｃｅ３を生成するための回路の構成を示す回路
図である。

【図３】 本発明の実施の形態１に係る半導体集積回路
において、ビット線をプリチャージするための電圧を生
成する回路の構成を示す回路図である。

【図４】 図１に示された回路の動作を示すタイミング
図である。

【図５】 内部信号／ＲＡＳを生成するための回路の構
成を示す回路図である。

【図６】 内部信号／ＲＡＳに基づいて、ビット線イコ
ライズ信号ＢＬＥＱと、ワード線ドライバ活性化信号Ｗ
ＤＥと、センスアンプ活性化信号ＳＥＮ，ＳＥＰとを生
成するための回路の構成を示す回路図である。

【図７】 ワード線ドライバの構成を示す回路図であ
る。

【図８】 図５に示された回路の動作を示すタイミング
図である。

【図９】 シンクロナスＤＲＡＭにおいて内部信号／Ｒ
ＡＳを生成するための回路の構成を示す回路図である。

【図１０】 図９に示された信号ＲＡＳ０，／ＣＡＳ
０，ＷＥ０，／ＷＥ０，ＣＳ０を生成するための回路の
構成を示す回路図である。

【図１１】 図１０に示されたクロック信号ＣＬＫ，／
ＣＬＫを生成するための回路の構成を示す回路図であ
る。

【図１２】 図９から図１１に示された回路の動作を示
すタイミング図である。

【図１３】 本発明の実施の形態２に係る半導体集積回
路の構成を示す回路図である。

【図１４】 図１３に示される信号Ｖｄｃｅ１，Ｖｄｃ
ｅ２を生成するための回路の構成を示す回路図である。

【図１５】 図１３に示された回路の動作を示すタイミ
ング図である。

【図１６】 本発明の実施の形態３に係る半導体集積回
路において、アレイ用電源電圧を生成する回路の構成を
示す回路図である。

【図１７】 図１６に示された信号Ｖｄｃｅ１を生成す
るための回路の構成を示す回路図である。

【図１８】 本発明の実施の形態３に係る半導体集積回
路において、ビット線をプリチャージするための電圧を
生成する回路の構成を示す回路図である。

【図１９】 図１６に示された回路の動作を示すタイミ
ング図である。

【図２０】 本発明の実施の形態４に係る半導体集積回
路において、アレイ用電源電圧を生成する回路の構成を
示す回路図である。

【図２１】 図２０に示された信号ＳＥＬ，Ｖｄｃｅ１
を生成するための回路の構成を示す回路図である。

【図２２】 本発明の実施の形態４に係る半導体集積回
路において、ビット線をプリチャージするための電圧を
生成する回路の構成を示す回路図である。

【図２３】 図２０に示された回路の動作を示すタイミ
ング図である。

【図２４】 本発明の実施の形態５に係る半導体集積回
路の構成を示す回路図である。

【図２５】 図２４に示された回路の動作を示すタイミ
ング図である。

【図２６】 従来のアレイ用電源電圧を生成する回路の
構成を示す回路図である。

【図２７】 ビット線をプリチャージするための電圧を
生成する従来の回路の構成を示す回路図である。

【図２８】 従来の半導体記憶装置のメモリセルアレイ
部の構成を示す回路図である。

【図２９】 図２８に示された半導体記憶装置の動作を
示すタイミング図である。

【図３０】 従来の半導体記憶装置の他の例を示す回路
図である。

【符号の説明】

１６〜２３，２５，２６，２８，２９，７１，３０２，
３０３，３１４，３１５，３１７，３１８，３２０，３
２１，３２７ トランジスタ、５１ デカップル容量、
７７〜８５，８７ インバータ、７６，８６ ＮＡＮＤ
回路、３０７ドライバトランジスタ、３２６，３２７
クロックドインバータ、ＶＤＣ１〜ＶＤＣ３，ＶＤＣＰ
１，ＶＤＣＰ２ 降圧回路、ＢＬ，／ＢＬ，ＢＬ０，／
ＢＬ０，ＢＬｎ，／ＢＬｎ ビット線対、ＭＣ０〜ＭＣ
３ メモリセル、ＮＶｃｃ 外部電源電圧ノード、ＮＶ
ｃｃｓ アレイ用電源電圧ノード、ＮＶｃｃｐ 周辺回
路用内部電源電圧ノード、Ｎ１，Ｎ２ 出力ノード。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ビット線対と、 前記ビット線対に接続されたメモリセルと、 前記メモリセルからデータが読出されることにより生じ
   た前記ビット線対の電位差を増幅するセンスアンプと、 前記センスアンプの活性期間には、前記メモリセルに蓄
   電される最大電圧を前記センスアンプに供給するセンス
   アンプ駆動手段とを備え、 前記センスアンプ駆動手段は、 前記センスアンプに接続された内部電源ノードと、 前記内部電源ノードに接続され、第１の活性信号を受け
   たとき外部電源電圧によらない前記最大電圧より高い第
   １の電圧を生成して前記内部電源ノードへ前記第１の電
   圧を供給する第１の電圧供給手段と、 前記内部電源ノードに接続され、前記最大電圧を生成し
   て前記内部電源ノードへ供給する第２の電圧供給手段
   と、 前記内部電源ノードに接続され、前記センスアンプの不
   活性期間に前記第１の電圧に充電されるデカップル容量
   と、 前記センスアンプの不活性期間には前記第１の活性信号
   を前記第１の電圧供給手段に供給する制御手段とを含
   む、半導体集積回路。
2. 【請求項２】 前記ビット線対にプリチャージ電圧を供
   給するプリチャージ手段をさらに備え、 前記ビット線対の容量の大きさをＣｂ、前記デカップル
   容量の大きさをＣｄ、前記プリチャージ電圧の大きさを
   ＶＢＬ、前記第１の電圧の大きさをＶｈとしたとき、前
   記最大電圧の大きさＶｄは、次式 Ｖｄ＝（Ｃｂ×ＶＢＬ＋Ｃｄ×Ｖｈ）／（Ｃｂ＋Ｃｄ） の関係を満たす、請求項１に記載の半導体集積回路。
3. 【請求項３】 周辺回路用内部電源ノードと、 前記外部電源電圧を入力して前記第１の電圧を生成する
   とともに、前記周辺回路用内部電源ノードに前記第１の
   電圧を供給する第３の電圧供給手段と、 前記内部電源ノードと前記周辺回路用内部電源ノードを
   選択的に接続する接続手段とをさらに備えた、請求項１
   または２に記載の半導体集積回路。
4. 【請求項４】 前記接続手段は、前記センスアンプの不
   活性期間に前記内部電源ノードと前記周辺回路用内部電
   源ノードとを接続し、前記センスアンプの活性期間に
   は、前記内部電源ノードと前記周辺回路用電源ノードと
   を切離す、請求項３に記載の半導体集積回路。
5. 【請求項５】 前記第１の電圧供給手段は、前記第１の
   電圧をデジタル的に生成し、前記第２の電圧供給手段
   は、前記最大電圧をアナログ的に生成する、請求項１か
   ら４のいずれかに記載の半導体集積回路。
6. 【請求項６】 前記第１の電圧供給手段は、少なくとも
   前記センスアンプが活性化された後の一定期間、およ
   び、前記センスアンプが不活性化された後の一定期間、
   前記第１の活性信号を受けて活性化される、請求項１に
   記載の半導体集積回路。
7. 【請求項７】 外部電源電圧ノードと、 内部電圧ノードと、 前記外部電源電圧ノードと前記内部電圧ノードとの間に
   接続されたドライバトランジスタと、 レベルシフト回路と、 前記レベルシフト回路の第１および第２の出力ノードに
   接続され、前記ドライバトランジスタを駆動する差動増
   幅器とを備え、 前記レベルシフト回路は、 基準電圧がゲートに供給された第１のトランジスタと、 内部電圧がゲートに供給された第２のトランジスタと、 接地ノードと、 前記第１のトランジスタのドレインと前記接地ノードと
   の間に接続された第３のトランジスタと、 ドレインとゲートが前記第３のトランジスタのゲートに
   接続され、ソースが前記接地ノードに接続された第４の
   トランジスタと、 前記第３のトランジスタのドレインに接続された前記第
   １の出力ノードと、 前記第４のトランジスタのドレインに接続された前記第
   ２の出力ノードとを含む、半導体集積回路。
8. 【請求項８】 前記差動増幅器は、 ゲートが前記第１の出力ノードに接続され、ソースが前
   記接地ノードに接続された第５のトランジスタと、 ゲートが前記第２の出力ノードに接続され、ソースが前
   記接地ノードに接続された第６のトランジスタと、 前記第５のトランジスタのドレインと前記外部電源電圧
   ノードとの間に接続された第７のトランジスタと、 ゲートとドレインが前記第７のトランジスタのゲートに
   接続され、ソースが前記外部電源電圧ノードに接続され
   た第８のトランジスタとを含む、請求項７に記載の半導
   体集積回路。