JPH09326195A - 半導体メモリ装置のセンスアンプ回路 - Google Patents
半導体メモリ装置のセンスアンプ回路Info
- Publication number
- JPH09326195A JPH09326195A JP8349355A JP34935596A JPH09326195A JP H09326195 A JPH09326195 A JP H09326195A JP 8349355 A JP8349355 A JP 8349355A JP 34935596 A JP34935596 A JP 34935596A JP H09326195 A JPH09326195 A JP H09326195A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- voltage
- sense amplifier
- bit line
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 プルアップとプルダウンのセンスアンプを多
数のレベルの電圧に分離駆動して低電圧でのセンシング
速度を向上させ得る半導体メモリ装置のセンスアンプ回
路。 【解決手段】 第１と第２のビットラインの間にプルア
ップセンスアンプと、第１と第２のビットラインとの間
にプルダウンセンスアンプと、プルアップセンスアンプ
のプルアップノードと電源電圧との間に、プルアップ信
号でプルアップセンスアンプを駆動する手段と、接地電
圧以下のレベルの多数のプルダウン電圧を有し、プルダ
ウンセンスアンプのプルダウンノードとプルダウン電圧
との間に接続されるスイッチ素子が順次印加される対応
プルダウン信号によりプルダウン電圧レベルでプルダウ
ンセンスアンプを駆動する手段とから構成され、初期駆
動時、接地電圧以下のプルダウン電圧を供給してプルダ
ウンセンスアンプを高速で駆動し、データ貯蔵時、接地
電圧を供給してプルダウンセンスアンプを駆動する。
数のレベルの電圧に分離駆動して低電圧でのセンシング
速度を向上させ得る半導体メモリ装置のセンスアンプ回
路。 【解決手段】 第１と第２のビットラインの間にプルア
ップセンスアンプと、第１と第２のビットラインとの間
にプルダウンセンスアンプと、プルアップセンスアンプ
のプルアップノードと電源電圧との間に、プルアップ信
号でプルアップセンスアンプを駆動する手段と、接地電
圧以下のレベルの多数のプルダウン電圧を有し、プルダ
ウンセンスアンプのプルダウンノードとプルダウン電圧
との間に接続されるスイッチ素子が順次印加される対応
プルダウン信号によりプルダウン電圧レベルでプルダウ
ンセンスアンプを駆動する手段とから構成され、初期駆
動時、接地電圧以下のプルダウン電圧を供給してプルダ
ウンセンスアンプを高速で駆動し、データ貯蔵時、接地
電圧を供給してプルダウンセンスアンプを駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
センスアンプ回路に関するもので、特に、センスアンプ
回路の駆動制御電圧を多数に分離してセンシング速度を
向上させることができる回路に関するものである。
センスアンプ回路に関するもので、特に、センスアンプ
回路の駆動制御電圧を多数に分離してセンシング速度を
向上させることができる回路に関するものである。
【０００２】
【従来の技術】最近、半導体メモリ装置を高密度化及び
高集積化に伴い、動作電圧が低電圧化する趨勢にある。
それにより、半導体メモリ装置の低電圧化にしたがって
センスアンプ（sense amplifier ）のセンシング速度も
急激に低下している。一般に、センシングノードのプリ
チャージ電圧が半導体メモリ装置で多く使用される低電
圧であり、Ｖｃｃ／２レベルを有する。ここで、Ｖｃｃ
が２Ｖ以下である場合、センシングノードのプリチャー
ジ電圧がセンスアンプのトランジスタのしきい電圧に近
接するので、初期動作時にセンスアンプトランジスタの
Ｖｇｓが低くて初期センシング速度が急に低下する。
高集積化に伴い、動作電圧が低電圧化する趨勢にある。
それにより、半導体メモリ装置の低電圧化にしたがって
センスアンプ（sense amplifier ）のセンシング速度も
急激に低下している。一般に、センシングノードのプリ
チャージ電圧が半導体メモリ装置で多く使用される低電
圧であり、Ｖｃｃ／２レベルを有する。ここで、Ｖｃｃ
が２Ｖ以下である場合、センシングノードのプリチャー
ジ電圧がセンスアンプのトランジスタのしきい電圧に近
接するので、初期動作時にセンスアンプトランジスタの
Ｖｇｓが低くて初期センシング速度が急に低下する。
【０００３】このような問題点を解決するため、従来で
はプルアップ電源を外部電源電圧ＥＶｃｃと内部電源電
圧ＩＶｃｃの二つのレベルにしてセンシング速度を改善
した。
はプルアップ電源を外部電源電圧ＥＶｃｃと内部電源電
圧ＩＶｃｃの二つのレベルにしてセンシング速度を改善
した。
【０００４】前記の構成を有する従来のセンスアンプ回
路の構成を図１に示す。図１は、従来の半導体メモリ装
置におけるビットライン構造を示す図である。同図を参
照すれば、プリチャージ回路１１は、第１及び第２ビッ
トラインＢＬ、ＢＬＢの間に接続されて非動作状態でこ
の第１及び第２ビットラインＢＬ、ＢＬＢをＶｃｃ／２
レベルにプリチャージ及び等化（precharge ＆ equaliz
e ）する。メモリセル１２は、ワードライン駆動時にイ
ネーブルされて貯蔵中の情報をビットラインＢＬ及びＢ
ＬＢに出力する。
路の構成を図１に示す。図１は、従来の半導体メモリ装
置におけるビットライン構造を示す図である。同図を参
照すれば、プリチャージ回路１１は、第１及び第２ビッ
トラインＢＬ、ＢＬＢの間に接続されて非動作状態でこ
の第１及び第２ビットラインＢＬ、ＢＬＢをＶｃｃ／２
レベルにプリチャージ及び等化（precharge ＆ equaliz
e ）する。メモリセル１２は、ワードライン駆動時にイ
ネーブルされて貯蔵中の情報をビットラインＢＬ及びＢ
ＬＢに出力する。
【０００５】ＰＭＯＳトランジスタＰ１は、第１ビット
ラインＢＬとプルアップノードＬＡとの間に接続され、
ゲート電極が第２ビットラインＢＬＢに接続される。Ｐ
ＭＯＳトランジスタＰ２は、前記プルアップノードＬＡ
と第２ビットラインＢＬＢとの間に接続され、ゲート電
極が第１ビットラインＢＬに接続される。ここで、ＰＭ
ＯＳトランジスタＰ１及びＰ２はＰセンスアンプの構成
で、第１及び第２ビットラインＢＬ、ＢＬＢの間に接続
され、ゲート電極が相互接続される構成を有する。
ラインＢＬとプルアップノードＬＡとの間に接続され、
ゲート電極が第２ビットラインＢＬＢに接続される。Ｐ
ＭＯＳトランジスタＰ２は、前記プルアップノードＬＡ
と第２ビットラインＢＬＢとの間に接続され、ゲート電
極が第１ビットラインＢＬに接続される。ここで、ＰＭ
ＯＳトランジスタＰ１及びＰ２はＰセンスアンプの構成
で、第１及び第２ビットラインＢＬ、ＢＬＢの間に接続
され、ゲート電極が相互接続される構成を有する。
【０００６】ＰＭＯＳトランジスタＰ３は外部電源電圧
ＥＶｃｃ（External Vcc）とプルアップノードＬＡとの
間に接続され、ゲート電極が第１プルアップ信号ＬＡＰ
Ｇ１に接続される。ＰＭＯＳトランジスタＰ４は内部電
源電圧ＩＶｃｃ（Internal Vcc）とプルアップノードＬ
Ａとの間に接続され、ゲート電極が第２プルアップ信号
ＬＡＰＧ２に接続される。ここで、ＰＭＯＳトランジス
タＰ３、Ｐ４は前記Ｐセンスアンプを駆動する手段で、
初期駆動時に前記外部電源電圧ＥＶｃｃをプルアップ電
圧として供給し、以後、前記内部電源電圧ＩＶｃｃをプ
ルアップ電圧として供給する。
ＥＶｃｃ（External Vcc）とプルアップノードＬＡとの
間に接続され、ゲート電極が第１プルアップ信号ＬＡＰ
Ｇ１に接続される。ＰＭＯＳトランジスタＰ４は内部電
源電圧ＩＶｃｃ（Internal Vcc）とプルアップノードＬ
Ａとの間に接続され、ゲート電極が第２プルアップ信号
ＬＡＰＧ２に接続される。ここで、ＰＭＯＳトランジス
タＰ３、Ｐ４は前記Ｐセンスアンプを駆動する手段で、
初期駆動時に前記外部電源電圧ＥＶｃｃをプルアップ電
圧として供給し、以後、前記内部電源電圧ＩＶｃｃをプ
ルアップ電圧として供給する。
【０００７】ＮＭＯＳトランジスタＮ１は第１ビットラ
インＢＬとプルダウンＬＡＢとの間に接続され、ゲート
電極が第２ビットラインＢＬＢに接続される。ＮＭＯＳ
トランジスタＮ２はプルダウンノードＬＡＢと第２ビッ
トラインＢＬＢとの間に接続され、ゲート電極が第１ビ
ットラインＢＬに接続される。これらＮＭＯＳトランジ
スタＮ１、Ｎ２はＮセンスアンプの構成で、ビットライ
ンＢＬ及びＢＬＢの間に接続され、ゲート電極が相互接
続される構成を有する。
インＢＬとプルダウンＬＡＢとの間に接続され、ゲート
電極が第２ビットラインＢＬＢに接続される。ＮＭＯＳ
トランジスタＮ２はプルダウンノードＬＡＢと第２ビッ
トラインＢＬＢとの間に接続され、ゲート電極が第１ビ
ットラインＢＬに接続される。これらＮＭＯＳトランジ
スタＮ１、Ｎ２はＮセンスアンプの構成で、ビットライ
ンＢＬ及びＢＬＢの間に接続され、ゲート電極が相互接
続される構成を有する。
【０００８】ＮＭＯＳトランジスタＮ３は前記プルダウ
ンノードＬＡＢと接地電圧Ｖｓｓとの間に接続され、ゲ
ート電極がプルダウン信号ＬＡＮＧに接続される。この
とき、ＮＭＯＳトランジスタＮ３は前記Ｎセンスアンプ
を駆動する手段になる。
ンノードＬＡＢと接地電圧Ｖｓｓとの間に接続され、ゲ
ート電極がプルダウン信号ＬＡＮＧに接続される。この
とき、ＮＭＯＳトランジスタＮ３は前記Ｎセンスアンプ
を駆動する手段になる。
【０００９】上記のような構成を有するセンスアンプ回
路の動作について説明すれば、先ず、プリチャージ回路
１１が駆動されて第１及び第２ビットラインＢＬ及びＢ
ＬＢはＶｃｃ／２レベルにプリチャージ及び等化され
る。以後、ワードライン駆動信号が発生すると、メモリ
セル１２が駆動されてこれらビットラインＢＬ及びＢＬ
Ｂに貯蔵された情報が出力される。このとき、メモリセ
ル１２の情報とビットラインＢＬ及びＢＬＢのプリチャ
ージ電圧により前記ビットラインＢＬ及びＢＬＢはチャ
ージシェアリング（charge sharing）される。
路の動作について説明すれば、先ず、プリチャージ回路
１１が駆動されて第１及び第２ビットラインＢＬ及びＢ
ＬＢはＶｃｃ／２レベルにプリチャージ及び等化され
る。以後、ワードライン駆動信号が発生すると、メモリ
セル１２が駆動されてこれらビットラインＢＬ及びＢＬ
Ｂに貯蔵された情報が出力される。このとき、メモリセ
ル１２の情報とビットラインＢＬ及びＢＬＢのプリチャ
ージ電圧により前記ビットラインＢＬ及びＢＬＢはチャ
ージシェアリング（charge sharing）される。
【００１０】このようにチャージシェアリングされた
後、初期駆動時、前記第１プルアップ信号ＬＡＰＧ１と
プルダウン信号ＬＡＮＧが発生する。前記第１プルアッ
プ信号ＬＡＰＧ１が発生すると、ＰＭＯＳトランジスタ
Ｐ３がオンされ、プルアップノードＬＡには外部電源電
圧ＥＶｃｃが印加される。従って、初期にＰＭＯＳトラ
ンジスタＰ１及びＰ２からなっているＰセンスアンプを
駆動するとき、外部電源電圧ＥＶｃｃをプルアップノー
ドＬＡに印加して、初期プルアップセンシング速度が増
加する。また、プルダウン信号ＬＡＮＧが発生すると、
ＮＭＯＳトランジスタＮ３がオンされ、プルダウンノー
ドＬＡＢに接地電圧Ｖｓｓが印加される。すると、ＮＭ
ＯＳトランジスタＮ１及びＮ２からなっているＮセンス
アンプが駆動されてプルダウンセンシング動作を遂行す
る。
後、初期駆動時、前記第１プルアップ信号ＬＡＰＧ１と
プルダウン信号ＬＡＮＧが発生する。前記第１プルアッ
プ信号ＬＡＰＧ１が発生すると、ＰＭＯＳトランジスタ
Ｐ３がオンされ、プルアップノードＬＡには外部電源電
圧ＥＶｃｃが印加される。従って、初期にＰＭＯＳトラ
ンジスタＰ１及びＰ２からなっているＰセンスアンプを
駆動するとき、外部電源電圧ＥＶｃｃをプルアップノー
ドＬＡに印加して、初期プルアップセンシング速度が増
加する。また、プルダウン信号ＬＡＮＧが発生すると、
ＮＭＯＳトランジスタＮ３がオンされ、プルダウンノー
ドＬＡＢに接地電圧Ｖｓｓが印加される。すると、ＮＭ
ＯＳトランジスタＮ１及びＮ２からなっているＮセンス
アンプが駆動されてプルダウンセンシング動作を遂行す
る。
【００１１】以後、センシングがある程度進行される
と、前記プルアップ電源を内部電源電圧ＩＶｃｃに交替
するため、前記第１プルアップ信号ＬＡＰＧ１をオフさ
せ、第２プルアップ信号ＬＡＰＧ２をオンさせる。する
と、前記ＰＭＯＳトランジスタＰ３がオフされ、ＰＭＯ
ＳトランジスタＰ４がオンされるので、前記プルアップ
ノードＬＡには外部電源電圧ＥＶｃｃが遮断され、内部
電源電圧ＩＶｃｃが印加される。従って、初期ビットラ
インＢＬ、ＢＬＢのプルアップ動作を遂行した後、メモ
リセル１２にデータを貯蔵するとき、データ”１”が内
部電源電圧ＩＶｃｃとなるようにする。
と、前記プルアップ電源を内部電源電圧ＩＶｃｃに交替
するため、前記第１プルアップ信号ＬＡＰＧ１をオフさ
せ、第２プルアップ信号ＬＡＰＧ２をオンさせる。する
と、前記ＰＭＯＳトランジスタＰ３がオフされ、ＰＭＯ
ＳトランジスタＰ４がオンされるので、前記プルアップ
ノードＬＡには外部電源電圧ＥＶｃｃが遮断され、内部
電源電圧ＩＶｃｃが印加される。従って、初期ビットラ
インＢＬ、ＢＬＢのプルアップ動作を遂行した後、メモ
リセル１２にデータを貯蔵するとき、データ”１”が内
部電源電圧ＩＶｃｃとなるようにする。
【００１２】しかしながら、上記のような従来のセンス
アンプ回路は低電圧でセンシング速度を増加させるが、
電源電圧Ｖｃｃが２Ｖ以下の電源電圧Ｖｃｃを使用する
半導体メモリ装置では、３Ｖ以上の電源電圧Ｖｃｃを使
用する半導体メモリ装置のセンシング速度に比べてセン
シング速度が遅くなるという問題点があった。
アンプ回路は低電圧でセンシング速度を増加させるが、
電源電圧Ｖｃｃが２Ｖ以下の電源電圧Ｖｃｃを使用する
半導体メモリ装置では、３Ｖ以上の電源電圧Ｖｃｃを使
用する半導体メモリ装置のセンシング速度に比べてセン
シング速度が遅くなるという問題点があった。
【００１３】
【発明が解決しようとする課題】従って本発明の目的
は、プルアップセンスアンプとプルダウンセンスアンプ
を多数のレベルを有する電圧に分離駆動して低電圧での
センシング速度を向上させ得る半導体メモリ装置のセン
スアンプ回路を提供することにある。
は、プルアップセンスアンプとプルダウンセンスアンプ
を多数のレベルを有する電圧に分離駆動して低電圧での
センシング速度を向上させ得る半導体メモリ装置のセン
スアンプ回路を提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体メモリ装置において、第１ビ
ットラインと第２ビットラインとの間に接続されてプル
アップセンシングするセンスアンプと、前記第１ビット
ラインと第２ビットラインとの間に接続されてプルダウ
ンセンシングするセンスアンプと、前記プルアップセン
スアンプのプルアップノードと電源電圧との間に接続さ
れ、プルアップ信号により前記プルアップセンスアンプ
を駆動する手段と、接地電圧以下のレベルを有する多数
のプルダウン電圧を有し、前記プルダウンセンスアンプ
のプルダウンノードと前記プルダウン電圧との間に接続
されるスイッチング素子が順次印加される対応プルダウ
ン信号により該当プルダウン電圧レベルで前記プルダウ
ンセンスアンプを駆動する手段とから構成され、初期駆
動時、接地電圧以下のプルダウン電圧を供給して前記プ
ルダウンセンスアンプを高速で駆動し、データ貯蔵時、
前記接地電圧を供給してプルダウンセンスアンプを駆動
することを特徴とする半導体メモリ装置のセンスアンプ
回路を提供する。
るために本発明は、半導体メモリ装置において、第１ビ
ットラインと第２ビットラインとの間に接続されてプル
アップセンシングするセンスアンプと、前記第１ビット
ラインと第２ビットラインとの間に接続されてプルダウ
ンセンシングするセンスアンプと、前記プルアップセン
スアンプのプルアップノードと電源電圧との間に接続さ
れ、プルアップ信号により前記プルアップセンスアンプ
を駆動する手段と、接地電圧以下のレベルを有する多数
のプルダウン電圧を有し、前記プルダウンセンスアンプ
のプルダウンノードと前記プルダウン電圧との間に接続
されるスイッチング素子が順次印加される対応プルダウ
ン信号により該当プルダウン電圧レベルで前記プルダウ
ンセンスアンプを駆動する手段とから構成され、初期駆
動時、接地電圧以下のプルダウン電圧を供給して前記プ
ルダウンセンスアンプを高速で駆動し、データ貯蔵時、
前記接地電圧を供給してプルダウンセンスアンプを駆動
することを特徴とする半導体メモリ装置のセンスアンプ
回路を提供する。
【００１５】
【発明の実施の形態】以下、本発明の好ましい実施例を
添付の図面を参照して詳細に説明する。図面において、
同一の構成要素に対してはできるだけ同一の参照符号を
付して説明する。
添付の図面を参照して詳細に説明する。図面において、
同一の構成要素に対してはできるだけ同一の参照符号を
付して説明する。
【００１６】ここで、“プルアップセンスアンプ”とは
Ｐセンスアンプを、“プルダウンセンスアンプ”とはＮ
センスアンプをそれぞれ意味する。“プルアップ電圧”
とは第１電源電圧Ｖｃｃ１及び第２電源電圧Ｖｃｃ２
を、“プルダウン電圧”とは第１接地電圧Ｖｓｓ１及び
第２接地電圧Ｖｓｓ２をそれぞれ意味する。また、“プ
ルアップ信号”とはセンシング時にＰセンスアンプの駆
動を順次に制御するＬＡＰＧ１及びＬＡＰＧ２を意味
し、“プルダウン信号”とはセンシング時にＮセンスア
ンプの駆動を順次に制御するＬＡＮＧ１及びＬＡＮＧ２
を意味する。
Ｐセンスアンプを、“プルダウンセンスアンプ”とはＮ
センスアンプをそれぞれ意味する。“プルアップ電圧”
とは第１電源電圧Ｖｃｃ１及び第２電源電圧Ｖｃｃ２
を、“プルダウン電圧”とは第１接地電圧Ｖｓｓ１及び
第２接地電圧Ｖｓｓ２をそれぞれ意味する。また、“プ
ルアップ信号”とはセンシング時にＰセンスアンプの駆
動を順次に制御するＬＡＰＧ１及びＬＡＰＧ２を意味
し、“プルダウン信号”とはセンシング時にＮセンスア
ンプの駆動を順次に制御するＬＡＮＧ１及びＬＡＮＧ２
を意味する。
【００１７】図３は、本発明による半導体メモリ装置に
おけるビットライン構造を示す図である。同図におい
て、プリチャージ回路１１は第１及び第２ビットライン
ＢＬ及びＢＬＢの間に接続され、非動作状態でこれらビ
ットラインＢＬ及びＢＬＢをＶｃｃ／２レベルにプリチ
ャージ及び等化する。メモリセル１２は、ワードライン
の駆動時にイネーブルされて貯蔵中の情報を第１及び第
２ビットラインＢＬ及びＢＬＢに出力する。 ＰＭＯＳ
トランジスタＰ１は第１ビットラインＢＬとプルアップ
ノードＬＡとの間に接続され、ゲート電極が第２ビット
ラインＢＬＢに接続される。ＰＭＯＳトランジスタＰ２
は前記プルアップノードＬＡと第２ビットラインＢＬＢ
との間に接続され、ゲート電極が第１ビットラインＢＬ
に接続される。ここで、ＰＭＯＳトランジスタＰ１及び
Ｐ２はＰセンスアンプの構成でプルアップセンスアンプ
となり、第１及び第２ビットラインＢＬ及びＢＬＢの間
に接続され、ゲート電極が相互接続される構成を有す
る。
おけるビットライン構造を示す図である。同図におい
て、プリチャージ回路１１は第１及び第２ビットライン
ＢＬ及びＢＬＢの間に接続され、非動作状態でこれらビ
ットラインＢＬ及びＢＬＢをＶｃｃ／２レベルにプリチ
ャージ及び等化する。メモリセル１２は、ワードライン
の駆動時にイネーブルされて貯蔵中の情報を第１及び第
２ビットラインＢＬ及びＢＬＢに出力する。 ＰＭＯＳ
トランジスタＰ１は第１ビットラインＢＬとプルアップ
ノードＬＡとの間に接続され、ゲート電極が第２ビット
ラインＢＬＢに接続される。ＰＭＯＳトランジスタＰ２
は前記プルアップノードＬＡと第２ビットラインＢＬＢ
との間に接続され、ゲート電極が第１ビットラインＢＬ
に接続される。ここで、ＰＭＯＳトランジスタＰ１及び
Ｐ２はＰセンスアンプの構成でプルアップセンスアンプ
となり、第１及び第２ビットラインＢＬ及びＢＬＢの間
に接続され、ゲート電極が相互接続される構成を有す
る。
【００１８】ＰＭＯＳトランジスタＰ３は第１電源電圧
Ｖｃｃ１とプルアップノードＬＡとの間に接続され、ゲ
ート電極が第１プルアップ信号ＬＡＰＧ１に接続され
る。ＰＭＯＳトランジスタＰ４は第２電源電圧Ｖｃｃ２
とプルアップノードＬＡとの間に接続され、ゲート電極
が第２プルアップ信号ＬＡＰＧ２に接続される。ここ
で、第１電源電圧Ｖｃｃ１は第２電源電圧Ｖｃｃ２より
高いレベルの電圧である。そして、ＰＭＯＳトランジス
タＰ３及びＰ４は前記Ｐセンスアンプを駆動する手段
で、初期駆動時に前記第１電源電圧Ｖｃｃ１をプルアッ
プ電圧として供給し、以後、前記第２電源電圧Ｖｃｃ２
をプルアップ電圧として供給する。
Ｖｃｃ１とプルアップノードＬＡとの間に接続され、ゲ
ート電極が第１プルアップ信号ＬＡＰＧ１に接続され
る。ＰＭＯＳトランジスタＰ４は第２電源電圧Ｖｃｃ２
とプルアップノードＬＡとの間に接続され、ゲート電極
が第２プルアップ信号ＬＡＰＧ２に接続される。ここ
で、第１電源電圧Ｖｃｃ１は第２電源電圧Ｖｃｃ２より
高いレベルの電圧である。そして、ＰＭＯＳトランジス
タＰ３及びＰ４は前記Ｐセンスアンプを駆動する手段
で、初期駆動時に前記第１電源電圧Ｖｃｃ１をプルアッ
プ電圧として供給し、以後、前記第２電源電圧Ｖｃｃ２
をプルアップ電圧として供給する。
【００１９】ＮＭＯＳトランジスタＮ１は第１ビットラ
インＢＬとプルダウンＬＡＢ間に接続され、ゲート電極
が第２ビットラインＢＬＢに接続される。ＮＭＯＳトラ
ンジスタＮ２はプルダウンノードＬＡＢと第２ビットラ
インＢＬＢ間に接続され、ゲート電極が第１ビットライ
ンＢＬに接続される。前記ＮＭＯＳトランジスタＮ１及
びＮ２はＮセンスアンプで、プルダウンセンスアンプと
なり、前記ビットラインＢＬ及びＢＬＢ間に接続され、
ゲート電極が相互接続される構成を有する。
インＢＬとプルダウンＬＡＢ間に接続され、ゲート電極
が第２ビットラインＢＬＢに接続される。ＮＭＯＳトラ
ンジスタＮ２はプルダウンノードＬＡＢと第２ビットラ
インＢＬＢ間に接続され、ゲート電極が第１ビットライ
ンＢＬに接続される。前記ＮＭＯＳトランジスタＮ１及
びＮ２はＮセンスアンプで、プルダウンセンスアンプと
なり、前記ビットラインＢＬ及びＢＬＢ間に接続され、
ゲート電極が相互接続される構成を有する。
【００２０】ＮＭＯＳトランジスタＮ３は前記プルダウ
ンノードＬＡＢと第１接地電圧Ｖｓｓ１間に接続され、
ゲート電極が第１プルダウン信号ＬＡＮＧに接続され
る。ＮＭＯＳトランジスタＮ４は前記プルダウンノード
ＬＡＢと第２接地電圧Ｖｓｓ２間に接続され、ゲート電
極が第２プルダウン信号ＬＡＮＧ２に接続される。前記
第１接地電圧Ｖｓｓ１は前記第２接地電圧Ｖｓｓより低
いレベルの電圧となる。前記ＮＭＯＳトランジスタＮ３
及びＮ４は前記Ｎセンスアンプを駆動する手段で、初期
駆動時、前記第１接地電圧Ｖｓｓをプルダウン電圧とし
て供給し、以後、前記第２接地電圧Ｖｓｓ２をプルダウ
ン電圧として供給する。
ンノードＬＡＢと第１接地電圧Ｖｓｓ１間に接続され、
ゲート電極が第１プルダウン信号ＬＡＮＧに接続され
る。ＮＭＯＳトランジスタＮ４は前記プルダウンノード
ＬＡＢと第２接地電圧Ｖｓｓ２間に接続され、ゲート電
極が第２プルダウン信号ＬＡＮＧ２に接続される。前記
第１接地電圧Ｖｓｓ１は前記第２接地電圧Ｖｓｓより低
いレベルの電圧となる。前記ＮＭＯＳトランジスタＮ３
及びＮ４は前記Ｎセンスアンプを駆動する手段で、初期
駆動時、前記第１接地電圧Ｖｓｓをプルダウン電圧とし
て供給し、以後、前記第２接地電圧Ｖｓｓ２をプルダウ
ン電圧として供給する。
【００２１】図４は、本発明によるセンスアンプ回路の
各部動作を示す波形図である。上記のような構成を有す
るセンスアンプ回路の動作について説明すると、先ず、
ローアドレスストローブ信号ＲＡＳＢが図４に示すよう
に論理“ハイ”状態で、プリチャージ回路１１が駆動さ
れて第１及び第２ビットラインＢＬ、ＢＬＢはＶｃｃ／
２レベルにプリチャージ及び等化される。そして、ロー
アドレスストローブ信号ＲＡＳＢが論理“ロウ”に活性
化されると、前記プリチャージ回路１１はプリチャージ
動作を中断する。その後、ワードライン駆動信号が発生
すると、メモリセル１２が駆動されて第１及び第２ビッ
トラインＢＬ、ＢＬＢに貯蔵された情報が出力される。
このとき、メモリセル１２の情報と第１及び第２ビット
ラインＢＬ、ＢＬＢのプリチャージ電圧によりこれらビ
ットラインＢＬ及びＢＬＢはチャージシェアリングされ
る。
各部動作を示す波形図である。上記のような構成を有す
るセンスアンプ回路の動作について説明すると、先ず、
ローアドレスストローブ信号ＲＡＳＢが図４に示すよう
に論理“ハイ”状態で、プリチャージ回路１１が駆動さ
れて第１及び第２ビットラインＢＬ、ＢＬＢはＶｃｃ／
２レベルにプリチャージ及び等化される。そして、ロー
アドレスストローブ信号ＲＡＳＢが論理“ロウ”に活性
化されると、前記プリチャージ回路１１はプリチャージ
動作を中断する。その後、ワードライン駆動信号が発生
すると、メモリセル１２が駆動されて第１及び第２ビッ
トラインＢＬ、ＢＬＢに貯蔵された情報が出力される。
このとき、メモリセル１２の情報と第１及び第２ビット
ラインＢＬ、ＢＬＢのプリチャージ電圧によりこれらビ
ットラインＢＬ及びＢＬＢはチャージシェアリングされ
る。
【００２２】このようにチャージシェアリングされた
後、初期センスアンプ駆動時、図４に示すように前記第
１プルアップ信号ＬＡＰＧ１と第１プルダウン信号ＬＡ
ＮＧ１が活性化される。この第１プルアップ信号ＬＡＰ
Ｇ１が活性化されると、ＰＭＯＳトランジスタＰ３がオ
ンされてプルアップノードＬＡには第１電源電圧Ｖｃｃ
１が印加される。このとき、前記第１電源電圧Ｖｃｃ１
は前記第２電源電圧Ｖｃｃより高いレベルの電圧であ
る。ここで、前記第２電源電圧Ｖｃｃ２としては内部電
源電圧ＩＶｃｃが使用可能であり、第１電源電圧Ｖｃｃ
１としては昇圧電圧Ｖｐｐ又は外部電源電圧ＥＶｃｃが
使用可能である。従って、初期にＰＭＯＳトランジスタ
Ｐ１及びＰ２からなっているＰセンスアンプを駆動する
とき、外部電源電圧ＥＶｃｃ又は昇圧電圧Ｖｐｐがプル
アップノードＬＡに印加されるので、Ｐセンスアンプは
高い電源電圧Ｖｃｃにより初期プルアップセンシング速
度が増加する。
後、初期センスアンプ駆動時、図４に示すように前記第
１プルアップ信号ＬＡＰＧ１と第１プルダウン信号ＬＡ
ＮＧ１が活性化される。この第１プルアップ信号ＬＡＰ
Ｇ１が活性化されると、ＰＭＯＳトランジスタＰ３がオ
ンされてプルアップノードＬＡには第１電源電圧Ｖｃｃ
１が印加される。このとき、前記第１電源電圧Ｖｃｃ１
は前記第２電源電圧Ｖｃｃより高いレベルの電圧であ
る。ここで、前記第２電源電圧Ｖｃｃ２としては内部電
源電圧ＩＶｃｃが使用可能であり、第１電源電圧Ｖｃｃ
１としては昇圧電圧Ｖｐｐ又は外部電源電圧ＥＶｃｃが
使用可能である。従って、初期にＰＭＯＳトランジスタ
Ｐ１及びＰ２からなっているＰセンスアンプを駆動する
とき、外部電源電圧ＥＶｃｃ又は昇圧電圧Ｖｐｐがプル
アップノードＬＡに印加されるので、Ｐセンスアンプは
高い電源電圧Ｖｃｃにより初期プルアップセンシング速
度が増加する。
【００２３】また、前記第１プルダウン信号が活性化さ
れると、ＮＭＯＳトランジスタＮ３がオンされてプルダ
ウンノードＬＡＢに第１接地電圧Ｖｓｓ１が印加され
る。このとき、第１接地電圧Ｖｓｓ１は第２接地電圧Ｖ
ｓｓ２より低いレベルの電圧である。ここで、前記第２
接地電圧Ｖｓｓ２として接地レベルの電圧が使用可能で
ある。そして、前記第１接地電圧Ｖｓｓ１としてはチッ
プ内部の負ブースティング回路で発生する負電圧又はチ
ップ外部から印加される負電圧を使用することにより、
一定の負電圧レベルを維持させる。アクティブ動作時、
第２接地電圧Ｖｓｓ２に電荷が流入されるので、負ブー
スティング回路はアクティブモードでのみ動作し、動作
状態で一定レベルを維持し得るために十分なブースティ
ング能力を有するように設計する。従って、初期にＮＭ
ＯＳトランジスタＮ１及びＮ２からなっているＮセンス
アンプを駆動するとき、負電圧がプルダウンノードＬＡ
Ｂに印加されるので、前記Ｎセンスアンプは接地電圧よ
り低い負電圧により初期プルダウンセンシング速度が増
加する。
れると、ＮＭＯＳトランジスタＮ３がオンされてプルダ
ウンノードＬＡＢに第１接地電圧Ｖｓｓ１が印加され
る。このとき、第１接地電圧Ｖｓｓ１は第２接地電圧Ｖ
ｓｓ２より低いレベルの電圧である。ここで、前記第２
接地電圧Ｖｓｓ２として接地レベルの電圧が使用可能で
ある。そして、前記第１接地電圧Ｖｓｓ１としてはチッ
プ内部の負ブースティング回路で発生する負電圧又はチ
ップ外部から印加される負電圧を使用することにより、
一定の負電圧レベルを維持させる。アクティブ動作時、
第２接地電圧Ｖｓｓ２に電荷が流入されるので、負ブー
スティング回路はアクティブモードでのみ動作し、動作
状態で一定レベルを維持し得るために十分なブースティ
ング能力を有するように設計する。従って、初期にＮＭ
ＯＳトランジスタＮ１及びＮ２からなっているＮセンス
アンプを駆動するとき、負電圧がプルダウンノードＬＡ
Ｂに印加されるので、前記Ｎセンスアンプは接地電圧よ
り低い負電圧により初期プルダウンセンシング速度が増
加する。
【００２４】その後、センシングがある程度進行される
と、前記プルアップ電圧を内部電源電圧ＩＶｃｃである
第２電源電圧Ｖｃｃ２に交替する同時にプルダウン電圧
を接地レベルの第２接地電圧Ｖｓｓ２に交替するため
に、図４に示すように記第１プルアップ信号ＬＡＰＧ１
及び第１プルダウン信号ＬＡＮＧ１をオフさせ、第２プ
ルアップ信号ＬＡＰＧ２及び第２プルダウン信号ＬＡＮ
Ｇ２をオンさせる。すると、前記第２プルアップ信号に
より前記ＰＭＯＳトランジスタＰ３がオフされ、ＰＭＯ
ＳトランジスタＰ４がオンされるので、前記プルアップ
ノードＬＡには第１電源電圧Ｖｃｃ１が遮断され、第２
電源電圧Ｖｃｃ２がプルアップ電圧で印加される。ま
た、前記第２プルダウン信号ＬＡＮＧ２により前記ＮＭ
ＯＳトランジスタＮ３がオフされ、ＮＭＯＳトランジス
タＮ４がオンされるので、前記プルダウンノードＬＡＢ
には第１接地電圧Ｖｓｓ１が遮断され、第２接地電圧Ｖ
ｓｓ２がプルダウン電圧で印加される。従って、初期ビ
ットラインＢＬ及びＢＬＢのプルアップ動作を遂行した
後、メモリセル１２にデータを貯蔵するとき、貯蔵する
データが”１”であれば、第２電源電圧Ｖｃｃ２である
内部電源電圧ＩＶｃｃレベルで貯蔵され、データが”
０”であれば第２接地電圧Ｖｓｓ２である接地レベルで
貯蔵される。
と、前記プルアップ電圧を内部電源電圧ＩＶｃｃである
第２電源電圧Ｖｃｃ２に交替する同時にプルダウン電圧
を接地レベルの第２接地電圧Ｖｓｓ２に交替するため
に、図４に示すように記第１プルアップ信号ＬＡＰＧ１
及び第１プルダウン信号ＬＡＮＧ１をオフさせ、第２プ
ルアップ信号ＬＡＰＧ２及び第２プルダウン信号ＬＡＮ
Ｇ２をオンさせる。すると、前記第２プルアップ信号に
より前記ＰＭＯＳトランジスタＰ３がオフされ、ＰＭＯ
ＳトランジスタＰ４がオンされるので、前記プルアップ
ノードＬＡには第１電源電圧Ｖｃｃ１が遮断され、第２
電源電圧Ｖｃｃ２がプルアップ電圧で印加される。ま
た、前記第２プルダウン信号ＬＡＮＧ２により前記ＮＭ
ＯＳトランジスタＮ３がオフされ、ＮＭＯＳトランジス
タＮ４がオンされるので、前記プルダウンノードＬＡＢ
には第１接地電圧Ｖｓｓ１が遮断され、第２接地電圧Ｖ
ｓｓ２がプルダウン電圧で印加される。従って、初期ビ
ットラインＢＬ及びＢＬＢのプルアップ動作を遂行した
後、メモリセル１２にデータを貯蔵するとき、貯蔵する
データが”１”であれば、第２電源電圧Ｖｃｃ２である
内部電源電圧ＩＶｃｃレベルで貯蔵され、データが”
０”であれば第２接地電圧Ｖｓｓ２である接地レベルで
貯蔵される。
【００２５】図２及び図５は、それぞれ従来のセンスア
ンプ回路と本発明によるセンスアンプ回路のシミュレー
ション結果を示すものである。シミュレーションは２５
６Ｋメモリセルモデルで遂行し、温度は１００℃、各電
圧のレベルはＶｃｃ１＝ＥＶｃｃ＝２．５Ｖ、Ｖｃｃ２
＝ＩＶｃｃ＝１．８Ｖ、Ｖｓｓ１＝−０．７Ｖ、Ｖｓｓ
２＝０Ｖである。図２は図１によるセンスアンプ回路の
シミュレーション結果を示し、図５は図３によるセンス
アンプ回路のシミュレーション結果を示している。セン
シング遅延はプルアップノードＬＡの駆動手段Ｐ３、Ｐ
４又はプルダウンノードＬＡＢの駆動手段Ｎ３、Ｎ４を
ターンオンする信号活性化時点から第１及び第２ビット
ラインＢＬ及びＢＬＢが５０％デベロープされる時点ま
でをセンシングする時間であり、ｉ（Ｖｃｃ１）、ｉ
（Ｖｃｃ２）、ｉ（Ｖｓｓ１）、ｉ（Ｖｓｓ２）は各電
圧での１サイクル（１cycle ＝１１０ns）の間平均電流
を測定した結果である。
ンプ回路と本発明によるセンスアンプ回路のシミュレー
ション結果を示すものである。シミュレーションは２５
６Ｋメモリセルモデルで遂行し、温度は１００℃、各電
圧のレベルはＶｃｃ１＝ＥＶｃｃ＝２．５Ｖ、Ｖｃｃ２
＝ＩＶｃｃ＝１．８Ｖ、Ｖｓｓ１＝−０．７Ｖ、Ｖｓｓ
２＝０Ｖである。図２は図１によるセンスアンプ回路の
シミュレーション結果を示し、図５は図３によるセンス
アンプ回路のシミュレーション結果を示している。セン
シング遅延はプルアップノードＬＡの駆動手段Ｐ３、Ｐ
４又はプルダウンノードＬＡＢの駆動手段Ｎ３、Ｎ４を
ターンオンする信号活性化時点から第１及び第２ビット
ラインＢＬ及びＢＬＢが５０％デベロープされる時点ま
でをセンシングする時間であり、ｉ（Ｖｃｃ１）、ｉ
（Ｖｃｃ２）、ｉ（Ｖｓｓ１）、ｉ（Ｖｓｓ２）は各電
圧での１サイクル（１cycle ＝１１０ns）の間平均電流
を測定した結果である。
【００２６】上記シミュレーション結果を示すと、下記
の〈表１〉の通りである。
の〈表１〉の通りである。
【００２７】
【表１】 上記の表から分かるように、従来のセンスアンプ回路の
場合、センシング遅延が８．８ｎｓで、３Ｖ以上で動作
する半導体メモリ装置の性能には及ばないが、本発明の
センスアンプ回路のセンシング遅延は４．２ｎｓで、図
１のような構成のセンスアンプ回路に比べてセンシング
速度が２培以上増加した。また、本発明のＶｓｓ電流は
ｉ（Ｖｓｓ２）＋ｉ（Ｖｓｓ１）＝０．３ｍＡ＋１．１
ｍＡ＝１．４ｍＡで、前記従来のセンスアンプ回路のＶ
ｓｓ電流と同一で、したがって電流消耗が大きくないこ
とが分かる。
場合、センシング遅延が８．８ｎｓで、３Ｖ以上で動作
する半導体メモリ装置の性能には及ばないが、本発明の
センスアンプ回路のセンシング遅延は４．２ｎｓで、図
１のような構成のセンスアンプ回路に比べてセンシング
速度が２培以上増加した。また、本発明のＶｓｓ電流は
ｉ（Ｖｓｓ２）＋ｉ（Ｖｓｓ１）＝０．３ｍＡ＋１．１
ｍＡ＝１．４ｍＡで、前記従来のセンスアンプ回路のＶ
ｓｓ電流と同一で、したがって電流消耗が大きくないこ
とが分かる。
【図１】半導体メモリ装置における従来のセンスアンプ
回路構成を示す図。
回路構成を示す図。
【図２】図１による構成を有する従来のセンスアンプ回
路の動作特性に対するシミュレーション結果を示す波形
図。
路の動作特性に対するシミュレーション結果を示す波形
図。
【図３】半導体メモリ装置における本発明によるセンス
アンプ回路の構成を示す図。
アンプ回路の構成を示す図。
【図４】図３による構成を有するセンスアンプ回路の各
部動作特性を示す波形図。
部動作特性を示す波形図。
【図５】図３によるセンスアンプ回路の動作特性に対す
るシミュレーション結果を示す波形図。
るシミュレーション結果を示す波形図。
１１ ……… プリチャージ回路 １２ ……… メモリセル ＢＬ ……… 第１ビットライン ＢＬＢ ……… 第２ビットライン Ｐ１、Ｐ２、Ｐ３、Ｐ４ ……… ＰＭＯＳトランジス
タ ＬＡ ……… プルアップノード Ｎ１、Ｎ２、Ｎ３、Ｎ４ ……… ＮＭＯＳトランジス
タ ＬＡＢ ……… プルダウンノード
タ ＬＡ ……… プルアップノード Ｎ１、Ｎ２、Ｎ３、Ｎ４ ……… ＮＭＯＳトランジス
タ ＬＡＢ ……… プルダウンノード
Claims (11)
- 【請求項１】 半導体メモリ装置において、 第１ビットラインと第２ビットラインとの間に接続され
てプルアップセンシングするセンスアンプと、 前記第１ビットラインと第２ビットラインとの間に接続
されてプルダウンセンシングするセンスアンプと、 前記プルアップセンスアンプのプルアップノードと電源
電圧との間に接続され、プルアップ信号により前記プル
アップセンスアンプを駆動する手段と、 接地電圧以下のレベルを有する多数のプルダウン電圧を
有し、前記プルダウンセンスアンプのプルダウンノード
と前記プルダウン電圧との間に接続されるスイッチング
素子が順次印加される対応プルダウン信号により該当プ
ルダウン電圧レベルで前記プルダウンセンスアンプを駆
動する手段とから構成され、 初期駆動時、接地電圧以下のプルダウン電圧を供給して
前記プルダウンセンスアンプを高速で駆動し、データ貯
蔵時、前記接地電圧を供給してプルダウンセンスアンプ
を駆動することを特徴とする半導体メモリ装置のセンス
アンプ回路。 - 【請求項２】 前記接地電圧より低いレベルを有するプ
ルダウン電圧がチップ内部の負ブースティング回路によ
り生成される請求項１記載の半導体メモリ装置のセンス
アンプ回路。 - 【請求項３】 前記接地電圧より低いレベルを有するプ
ルダウン電圧がチップ外部から供給される負電圧である
請求項１記載の半導体メモリ装置のセンスアンプ回路。 - 【請求項４】 半導体メモリ装置において、 第１ビットラインと第２ビットラインとの間に接続され
てプルアップセンシングするセンスアンプと、 前記第１ビットラインと第２ビットラインとの間に接続
されてプルダウンセンシングするセンスアンプと、 内部電源電圧以上のレベルを有する多数のプルアップ電
圧を有し、前記プルアップセンスアンプのプルアップノ
ードと多数のプルアップ電圧との間に接続されるスイッ
チング素子が順次印加される対応プルアップ電圧により
該当プルアップ電圧レベルで前記プルアップセンスアン
プを駆動する手段と、 前記プルダウンセンスアンプのプルダウンノードと接地
電圧との間に接続され、プルダウン信号により前記プル
ダウンセンスアンプを駆動する手段とから構成され、
初期駆動時、内部電源電圧以上のプルアップ電圧を供給
してプルアップセンスアンプを高速で駆動し、データ貯
蔵時、前記内部電源電圧を供給してプルアップセンスア
ンプを駆動することを特徴とする半導体メモリ装置のセ
ンスアンプ回路。 - 【請求項５】 前記内部電源電圧より高いレベルのプル
アップ電圧が外部電源電圧である請求項４記載の半導体
メモリ装置のセンスアンプ回路。 - 【請求項６】 前記内部電源電圧より高いレベルのプル
アップ電圧が昇圧電圧である請求項４記載の半導体メモ
リ装置のセンスアンプ回路。 - 【請求項７】 半導体メモリ装置において、 第１プルアップ電圧とプルアップノードとの間に接続さ
れ、ゲート電極が第１プルアップ信号に接続される第１
プルアップスイッチング素子と、前記第１プルアップ電
圧より低いレベルの第２プルアップ電圧と前記プルアッ
プノードとの間に接続され、ゲート電極が第２プルアッ
プ信号に接続される第２プルアップスイッチング素子で
構成されるプルアップ駆動手段と、 第１ビットラインと前記プルアップノードとの間に接続
され、ゲート電極が第２ビットラインに接続されるトラ
ンジスタと、前記第２ビットラインと前記プルアップノ
ードとの間に接続され、ゲート電極が前記第１ビットラ
インに接続されるトランジスタで構成されるプルアップ
センスアンプと、 第１プルダウン電圧とプルダウンノードとの間に接続さ
れ、ゲート電極が第１プルダウン信号に接続される第１
プルダウンスイッチング素子と、前記第１プルダウン電
圧より高いレベルの第２プルダウン電圧と前記プルダウ
ンノードとの間に接続され、ゲート電極が第２プルダウ
ン信号に接続される第２プルダウンスイッチング素子で
構成されるプルダウン駆動手段と、 第１ビットラインと前記プルダウンノードとの間に接続
され、ゲート電極が第２ビットラインに接続されるトラ
ンジスタと、前記第２ビットラインと前記プルダウンノ
ードとの間に接続され、ゲート電極が前記第１ビットラ
インに接続されるトランジスタで構成されるプルダウン
センスアンプと、 初期駆動時、前記第１プルアップ信号及び第１プルダウ
ン信号が活性化されて前記第１プルアップ電圧及びプル
ダウン電圧を供給して前記プルアップセンスアンプ及び
プルダウンセンスアンプを高速で駆動し、データ貯蔵
時、前記第２プルアップ信号及び第２プルダウン信号が
活性化されて前記第２プルアップ電圧及び第２プルダウ
ン電圧を供給して前記プルアップセンスアンプ及びプル
ダウンセンスアンプを駆動することを特徴とする半導体
メモリ装置のセンスアンプ回路。 - 【請求項８】 前記第１プルアップ電圧が外部電源電圧
であり、第２プルアップ電圧が内部電源電圧である請求
項７記載の半導体メモリ装置のセンスアンプ回路。 - 【請求項９】 前記第１プルアップ電圧が昇圧電圧であ
り、第２プルアップ電圧が内部電源電圧である請求項７
記載の半導体メモリ装置のセンスアンプ回路。 - 【請求項１０】 前記第２プルダウン電圧が接地電圧で
あり、第１プルダウン電圧がチップ内部の負ブースティ
ング回路で生成する負電圧である請求項７記載の半導体
メモリ装置のセンスアンプ回路。 - 【請求項１１】 前記第２プルダウン電圧が接地電圧で
あり、第１プルダウン電圧がチップ外部から供給される
負電圧である請求項７記載の半導体メモリ装置のセンス
アンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950059449A KR0164808B1 (ko) | 1995-12-27 | 1995-12-27 | 반도체 메모리 장치의 센스앰프 회로 |
| KR1995P59449 | 1995-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326195A true JPH09326195A (ja) | 1997-12-16 |
Family
ID=19445198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349355A Pending JPH09326195A (ja) | 1995-12-27 | 1996-12-27 | 半導体メモリ装置のセンスアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09326195A (ja) |
| KR (1) | KR0164808B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2380036A (en) * | 2001-09-24 | 2003-03-26 | Hynix Semiconductor Inc | Boosted ground voltage sense amplifier |
| WO2018120332A1 (zh) * | 2016-12-30 | 2018-07-05 | 深圳市华星光电技术有限公司 | 扫描驱动电路及显示装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198677B1 (en) * | 1998-12-29 | 2001-03-06 | International Business Machines Corporation | Boosted sensing ground circuit |
| KR20020044689A (ko) * | 2000-12-06 | 2002-06-19 | 박 성 식 | 리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스앰프 회로를 가지는 반도체 메모리 장치 |
| KR100673898B1 (ko) * | 2004-10-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| KR100772686B1 (ko) * | 2004-10-30 | 2007-11-02 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100895386B1 (ko) * | 2006-07-05 | 2009-04-30 | 주식회사 하이닉스반도체 | 센스 앰프 제어 회로 |
| KR101981254B1 (ko) * | 2012-04-05 | 2019-05-23 | 삼성전자 주식회사 | 반도체 장치 및 그 동작 방법 |
-
1995
- 1995-12-27 KR KR1019950059449A patent/KR0164808B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8349355A patent/JPH09326195A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2380036A (en) * | 2001-09-24 | 2003-03-26 | Hynix Semiconductor Inc | Boosted ground voltage sense amplifier |
| GB2380036B (en) * | 2001-09-24 | 2006-05-03 | Hynix Semiconductor Inc | Semiconductor memory device and method for driving a sense amplifier |
| WO2018120332A1 (zh) * | 2016-12-30 | 2018-07-05 | 深圳市华星光电技术有限公司 | 扫描驱动电路及显示装置 |
| US10262577B2 (en) | 2016-12-30 | 2019-04-16 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Scanning driver circuit and display device with the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051254A (ko) | 1997-07-29 |
| KR0164808B1 (ko) | 1999-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4061121B2 (ja) | ワードライン放電方法及び半導体メモリ装置 | |
| EP0473360B1 (en) | Semiconductor memory device | |
| JP3085782B2 (ja) | 半導体記憶装置 | |
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US5119334A (en) | Dynamic random access memory having improved word line control | |
| JPH07182860A (ja) | 半導体メモリ装置のワード線駆動回路 | |
| CN1466149B (zh) | 集成电路存储器件电源电路和操作它们的方法 | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JPH0689572A (ja) | ダイナミックメモリのワード線駆動システム | |
| JPS6137704B2 (ja) | ||
| JP3053562B2 (ja) | 半導体メモリ装置のビット線感知回路 | |
| KR0144402B1 (ko) | 동작전류 소모를 줄인 반도체 메모리 소자 | |
| US5754075A (en) | Integrated circuits including power supply boosters and methods of operating same | |
| JPH11250665A (ja) | 半導体集積回路 | |
| JPH09326195A (ja) | 半導体メモリ装置のセンスアンプ回路 | |
| JPH09185886A (ja) | データ保持回路 | |
| JPH0869693A (ja) | スタティック型半導体記憶装置 | |
| JPH10289574A (ja) | 電圧発生回路を有した半導体装置 | |
| US6222787B1 (en) | Integrated circuit memory devices having improved sense and restore operation reliability | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| KR100244666B1 (ko) | 감지 증폭기 구동 회로 | |
| JPS62178013A (ja) | 半導体装置 | |
| JPH08205526A (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| JP2001126483A (ja) | データ出力回路およびそれを備える半導体記憶装置 | |
| JP3903532B2 (ja) | 半導体記憶装置 |