KR20020044689A - 리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스앰프 회로를 가지는 반도체 메모리 장치 - Google Patents

리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스앰프 회로를 가지는 반도체 메모리 장치 Download PDF

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KR20020044689A
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Abstract

리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스 앰프 회로를 가지는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 제1 및 제2 공급단자를 통하여, 제1 및 제2 디벨로프 전압을 공급받아, 비트 라인 및 상보 비트 라인 중의 어느 하나를 제1 디벨로프 전압으로 디벨로프하고, 비트 라인 및 상보 비트 라인 중의 나머지 하나는 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부; 센스 앰프부의 제1 공급단자에 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부; 및 센스 앰프부의 제2 공급단자에 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부를 구비한다. 제1 디벨로프 전압은 비트 라인 및 상보 비트 라인이 디벨로프 동작을 할 때, 접지 전압보다 낮은 전압으로부터 접지 전압으로 순차적으로 변하며, 제2 디벨로프 전압은 비트 라인 및 상보 비트 라인이 디벨로프 동작을 할 때, 전원 전압보다 높은 전압으로부터 전원 전압으로 순차적으로 변한다. 이와 같은 본 발명의 센스 앰프 회로를 가지는 반도체 메모리 장치에 의하면, 센스 앰프 회로의 초기 센싱 속도가 향상되고, 전력 소모를 현저히 감소할 수 있다.

Description

리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스 앰프 회로를 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH SENSE AMPLIFIER CIRCUIT FOR REDUCING STANDBY CURRENT IN REFRESH MODE}
본 발명은 전자 회로에 관한 것으로서, 특히, 센스 앰프 회로를 가지는 반도체 메모리 장치에 관한 것이다.
슈도우 에스램(PSRAM:Pseudo Static Random Access Memory)은 집적도를 높이기 위해 디램 셀을 가지며, 상기 디램 셀의 동작 속도를 증가시키기 위해 에스램(SRAM:Static Random Access Memory) 인터페이스(interface)를 가진다.
도 1은 종래의 슈도우 에스램의 비트 라인 센싱구조를 나타내는 도면이다. 도 1을 참조하면, 종래의 슈도우 에스램은 디램 셀이 속하는 메모리 블럭(100), 비트 라인쌍을 이루는 비트 라인 및 상보 비트 라인(BL, BLB), 프리차징 및 등화부(120), 분리부(140), 센스 앰프 회로(160)를 구비한다.
도 2는 도 1에 도시된 슈도우 에스램에 포함된 디램 셀의 리프레쉬에 관련되는 신호들의 동작을 설명하기 위한 타이밍도로서, 비트 라인(BL)으로 데이터를 출력하는 상기 디램 셀에 "하이(high)"의 데이터가 저장된 경우가 예로서 도시된다. 도 2를 참조하면, 상기 디램 셀이 속하는 메모리 블럭(100)을 선택하는 워드 라인 신호(WL)가 활성화할 때, 프리차징 및 등화 신호(EQL)는 "로우(low)"로 되고, 분리신호(ISOL)는 "하이(high)"로 된다. 그러면, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징(precharging) 및 등화(equalizing)가 해제된다. 그리고, 비트 라인(BL)의 전위가 소폭 상승한다. 계속하여, 제1 센스 앰프 회로 구동 신호(NSE)가 "하이(high)"로 된다. 그러면, 상보 비트 라인(BLB)의 전위가 접지 전압(VSS)으로 디벨로프(develop)된다. 그리고, 제2 센스 앰프 회로 구동 신호(PSEB)가 "로우(low)"로 된다. 그러면, 비트 라인(BL)의 전위가 전원 전압(VDD)으로 디벨로프된다. 그리고, 디벨로프된 데이터가 다시 상기 디램 셀에 저장됨으로써 리프레쉬(refresh)가 수행된다.
그런데, 종래의 슈도우 에스램의 비트 라인 센싱구조에는 다음과 같은 문제점이 있다. 즉, 종래의 슈도우 에스램에서, 센스 앰프 회로(160)에 공급되는 디벨로프 전압이 센싱 초기부터 전원 전압(VDD)과 접지 전압(VSS)이다. 그러므로, 센싱 속도의 증가에 한계가 있다. 이와 같은 센싱 속도 증가의 한계로 인하여, 리프레쉬가 포함되는 대기 모드(standby mode)의 전류 소모가 증가한다. 그러므로, 센싱 속도의 증가에 한계가 있다. 특히, 상기 디램 셀의 리프레쉬는 소정의 주기로 반복되므로, 상기와 같은 리프레쉬 수행에 따른 전력 소모가 슈도우 에스램의 문제점으로 부각된다.
따라서, 본 발명의 목적은 센스 앰프 회로의 초기 센싱 속도를 향상시키고, 리프레쉬 모드에서 과다한 대기 전류를 감소시키는 센스 앰프 회로를 가지는 반도체 메모리 장치를 제공하는 것이다.
본 발명은 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 슈도우 에스램의 비트 라인 센싱구조를 나타내는 도면이다.
도 2는 도 1에 도시된 슈도우 에스램에 포함된 디램 셀의 리프레쉬에 관련되는 신호들의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 슈도우 에스램의 비트 라인 센싱구조를 나타내는 도면이다.
도 4는 도 3의 디벨로프 다운 제어 신호 발생부를 구체적으로 나타내는 도면이다.
도 5는 도 3의 디벨로프 업 제어 신호 발생부를 구체적으로 나타내는 도면이다.
도 6는 도 3 및 도 4에 도시된 슈도우 에스램에 포함된 디램 셀의 리프레쉬에 관련되는 신호들의 동작을 설명하기 위한 타이밍도이다.
도 7은 종래의 슈도우 에스램과 본 발명의 슈도우 에스램에서의 비트라인쌍 센싱을 비교하는 도면이다.
상기의 목적을 달성하기 위하여 본 발명의 일면은 선택되는 메모리 셀로/로부터 데이터를 입/출력하는 비트 라인 및 상보 비트 라인을 가지는 반도체 메모리 장치를 제공한다. 본 발명의 반도체 메모리 장치는 제1 및 제2 공급단자를 통하여, 소정의 제1 및 제2 디벨로프 전압을 공급받아, 상기 비트 라인 및 상기 상보 비트 라인 중의 어느 하나를 상기 제1 디벨로프 전압으로 디벨로프하고, 상기 비트 라인 및 상기 상보 비트 라인 중의 나머지 하나는 상기 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부; 상기 센스 앰프부의 제1 공급단자에 상기 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부; 및 상기 센스 앰프부의 제2 공급단자에 상기 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부를 구비한다. 상기 제1 디벨로프 전압은 상기 비트 라인 및 상기 상보 비트 라인이 디벨로프 동작을 할 때, 접지 전압보다 낮은 전압으로부터 상기 접지 전압으로 순차적으로 변하며, 상기 제2 디벨로프 전압은 상기 비트 라인 및 상기 상보 비트 라인이 디벨로프 동작을 할 때, 전원 전압보다 높은 전압으로부터 상기 전원 전압으로 순차적으로 변한다.
상기의 목적을 달성하기 위하여 본 발명의 다른 일면은, 전술한 본 발명의 반도체 메모리 장치에서, 상기 제1 공급단자에 상기 접지 전압보다 낮은 전압을 공급하기 위한 제1 디벨로프 다운 제어 신호와, 상기 제1 공급단자에 상기 접지 전압을 공급하기 위한 제2 디벨로프 다운 제어 신호가 발생되는 디벨로프 다운 제어 신호 발생부; 및 상기 제2 공급단자에 상기 전원 전압보다 높은 전압을 공급하기 위한 제1 디벨로프 업 제어 신호와, 상기 제2 공급단자에 상기 전원 전압을 공급하기 위한 제2 디벨로프 업 제어 신호가 발생되는 디벨로프 업 제어 신호 발생부를 더 구비한다. 설명의 편의를 위해, 본 명세서에서는 반도체 메모리 장치 중 슈도우 에스램을 가지고 설명한다.
본 발명과 본 발명의 동작상의 장점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조 부호는 동일한 구성요소임을 나타낸다.
도 3은 본 발명의 일실시예에 따른 슈도우 에스램의 비트 라인 센싱구조를 나타내는 도면이다. 도 3을 참조하면, 본 발명의 일시예에 따른 슈도우 에스램은 메모리 블럭(300), 비트라인쌍을 이루는 비트 라인 및 상보 비트 라인(BL, BLB), 프리차징 및 등화부(320), 분리부(340), 센스 앰프부(360), 제1 디벨로프 전압 공급부(380), 제2 디벨로프 전압 공급부(400), 디벨로프 다운 제어 신호 발생부(420), 디벨로프 업 제어 신호 발생부(440)를 구비한다. 설명의 편의를 위해, 도 3의 도시예에서는 비트 라인(BL)으로 데이터를 출력하는 디램 셀에 "하이(high)"의 데이터가 저장된 경우를 예로서 기술한다.
프리차징 및 등화부(320)는 제1 엔모스 트랜지스터(MN1), 제2 엔모스 트랜지스터(MN2) 및 제3 엔모스 트랜지스터(MN3)를 구비한다. 프리차징 전압(VBL)이 단자(N322)에 공급된다. 그리고, 프리차징 및 등화 신호(EQL)가 단자(N324)에 인가된다.
선택되는 디램 셀이 속하는 메모리 블럭(300)을 지정하는 워드 라인 신호(WL)가 활성화될 때, 프리차징 및 등화 신호(EQL)가 "로우(low)"로 된다. 이 때, 제1 엔모스 트랜지스터(MN1), 제2 엔모스 트랜지스터(MN2) 및 제3 엔모스 트랜지스터(MN3)가 턴오프되어, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징(precharging) 및 등화(equalizing)가 해제된다.
분리부(340)는 제4 엔모스 트랜지스터(MN4) 및 제5 엔모스 트랜지스터(MN5)를 구비한다. 분리 신호(ISOL)가 제4 엔모스 트랜지스터(MN4)와 제5 엔모스 트랜지스터(MN5)의 게이트에 입력된다. 워드 라인 신호(WL)가 활성화될 때, 분리 신호(ISOL)도 활성화된다. 그러면, 비트 라인(BL)의 전위는 소폭 상승한다.
센스 앰프부(360)는 크로스 커플(cross couple)되는 제6 및 제7 엔모스 트랜지스터(MN6, MN7), 제1 및 제2 피모스 트랜지스터(MP1, MP2)를 구비한다. 그리고, 센스 앰프부(360)는 제1 공급단자(N362) 및 제2 공급단자(N364)를 통하여, 제1 및 제2 디벨로프 전압(VDEV1, VDEV2)을 공급받는다.
제1 디벨로프 전압 공급부(380)로부터 제공되는 제1 디벨로프 전압(VDEV1)은, 제1 디벨로프 다운 제어 신호(NSE1)와 제2 디벨로프 다운 제어 신호(NSE2)가 순차적으로 활성화되면, 순차적으로 접지 전압(VSS)보다 1(V)정도 낮은 기판 전압(VBB)과 접지 전압(VSS)이 된다. 그리고, 제2 디벨로프 전압 공급부(400)로부터 제공되는 제2 디벨로프 전압(VDEV2)은, 제1 디벨로프 업 제어 신호(PSEB1)와 제2 디벨로프 업 제어 신호(PSEB2)가 순차적으로 활성화되면, 순차적으로 전원 전압(VDD)보다 1.4(V)정도 높은 승압 전압(VPP)과 전원 전압(VDD)이 된다. 이와 같이, 센싱 앰프부(360)에 공급되는 초기 전압이 기판 전압(VBB)과 승압 전압(VPP)이므로, 제7 엔모스 트랜지스터(MN7)와 제1 피모스 트랜지스터(MP1)의 소스에 대한 게이트 전압이 현저히 커진다. 그 결과, 비트 라인 및 상보 비트 라인(BL, BLB)의 전위가 급격히 변하므로, 종래의 슈도우 에스램보다 초기 센싱 속도가 현저히 향상된다.
제1 디벨로프 전압 공급부(380)는 제8 엔모스 트랜지스터(MN8) 및 제9 엔모스 트랜지스터(MN9)를 구비한다. 제8 엔모스 트랜지스터(MN8)는 기판 전압(VBB)에 전기적으로 연결된 일측 접합과, 제1 디벨로프 다운 제어 신호(NSE1)가 입력되는 게이트와, 단자(N382)에 연결된 다른 일측 접합을 구비한다. 제9 엔모스 트랜지스터(MN9)는 접지 전압(VSS)에 전기적으로 연결된 일측 접합과, 제2 디벨로프 다운 제어 신호(NSE2)가 입력되는 게이트와, 단자(N382)에 연결된 다른 일측 접합을 구비한다. 단자(N382)는 상기 센스 앰프부(360)의 제1 공급단자(N362)에 전기적으로 연결된다.
이와 같은 제1 디벨로프 전압 공급부(380)의 작용 효과는 다음과 같이 기술된다. 제1 디벨로프 다운 제어 신호(NSE1)가 "하이(high)"쪽으로 상승할 때, 제8 엔모스 트랜지스터(MN8)가 턴온되어, 센스 앰프부(360)의 제1 공급단자(N362)에 기판 전압(VBB)을 공급한다. 제1 디벨로프 다운 제어 신호(NSE1)가 "로우(low)"쪽으로 하강한 후, 제2 디벨로프 다운 제어 신호(NSE2)가 "하이(high)"쪽으로 상승하 면, 제8 엔모스 트랜지스터(MN8)가 턴오프되고, 제9 엔모스 트랜지스터(MN9)가 턴온된다. 따라서, 센스 앰프부(360)의 제1 공급단자(N362)는 접지 전압(VSS)이 된다.
제2 디벨로프 전압 공급부(400)는 제3 피모스 트랜지스터(MP3) 및 제4 피모스 트랜지스터(MP4)를 구비한다. 제3 피모스 트랜지스터(MP3)는 승압 전압(VPP)에 전기적으로 연결된 일측 접합과, 상기 제1 디벨로프 업 제어 신호(PSEB1)가 입력되는 게이트와, 단자(N402)에 연결된 다른 일측 접합을 구비한다. 제4 피모스 트랜지스터(MP4)는 전원 전압(VDD)에 전기적으로 연결된 일측 접합과, 제2 디벨로프 업 제어 신호(PSEB2)에 전기적으로 연결된 게이트와, 단자(N402)에 연결된 다른 일측 접합을 구비한다. 단자(N402)는 상기 센스 앰프부(360)의 제2 공급단자(N364)에 전기적으로 연결된다.
이와 같은 제2 디벨로프 전압 공급부(400)의 작용 효과는 다음과 같이 기술된다. 제1 디벨로프 다운 제어 신호(PSEB1)가 "로우(low)"쪽으로 하강할 때, 제3 피모스 트랜지스터(MP3)가 턴온되어, 센스 앰프부(360)의 제2 공급단자(N364)에 승압 전압(VPP)을 공급한다. 제1 디벨로프 업 제어 신호(PSEB1)가 "하이(high)"쪽으로 상승한 후, 제2 디벨로프 업 제어 신호(PSEB2)가 "로우(low)"쪽으로 하강하면, 제3 피모스 트랜지스터(MP3)가 턴오프되고, 제4 피모스 트랜지스터(MP4)가 턴온된다. 따라서, 센스 앰프부(360)의 제2 공급단자(N364)는 전원 전압(VDD)이 된다.
도 4는 도 3의 디벨로프 다운 제어 신호 발생부를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 디벨로프 다운 제어 신호 발생부(420)는 제1 펄스 발생 수단(422), 제1 반전 논리곱 수단(424), 제1 인버터 수단(426), 제2 반전 논리곱 수단(428) 및 제2 인버터 수단(430)을 구비한다. 제1 펄스 발생 수단(422)은 소정의 펄스 신호를 발생시킨다.
이와 같은 디벨로프 다운 제어 신호 발생부(420)의 작용 효과는 다음과 같이 기술된다. 디램 셀이 속하는 메모리 블럭(300)을 선택하는 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 될 때, 제1 펄스 발생 수단(422)의 출력 신호(PUL1)가 소정의 펄스 폭의 "하이(high)"로 활성화된다. 그러면, 제1 디벨로프 다운 제어 신호(NSE1)가 "하이(high)"로 된다. 따라서, 센스 앰프부(360)의 제1 공급단자(N362)는 기판 전압(VBB)이 된다. 소정의 시간이 경과된 후, 제1 펄스 발생 수단(422)의 출력 신호(PUL1)가 "로우(low)"로 될 때, 제1 반전 논리곱 수단(424)의 출력 신호(ANDB)가 "하이(high)"로 된다. 그러므로, 제2 디벨로프 다운 제어 신호(NSE2)가 "로우(low)"에서 "하이(high)"로 활성화된다. 그러면, 센스 앰프부(360)의 제1 공급단자(N362)에 공급되는 전압은 기판 전압(VBB)에서 접지 전압(VSS)으로 된다. 제1 펄스 발생 수단(422)에서 출력되는 펄스 신호(PUL1)의 폭을 조절하면, 제1 디벨로프 다운 제어 신호(NSE1)의 활성화되는 시간이 조절될 수 있다.
도 5는 도 3의 디벨로프 업 제어 신호 발생부를 구체적으로 나타내는 도면이다. 도 5를 참조하면, 디벨로프 업 제어 신호 발생부(440)는 제2 펄스 발생 수단(442), 제1 반전 논리합 수단(444), 제3 인버터 수단(446), 제2 반전 논리합 수단(448) 및 제4 인버터 수단(450)을 구비한다. 제2 펄스 발생 수단(442)은 소정의 펄스 신호를 발생시킨다.
이와 같은 디벨로프 업 제어 신호 발생부(440)의 작용 효과는 다음과 같이기술된다. 상기 디벨로프 다운 제어 신호(NSE)가 활성화된 후, 상기 디램 셀이 속하는 메모리 블럭(300)을 선택하는 디벨로프 업 제어 신호(PSEB)가 활성화된다. 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 될 때, 제2 펄스 발생 수단(442)의 출력 신호(PUL2)가 "로우(low)"로 된다. 그러면, 제1 디벨로프 업 제어 신호(PSEB1)가 "로우(low)"로 된다. 따라서, 센스 앰프부(360)의 제2 공급단자(N364)는 승압 전압(VPP)이 된다. 소정의 시간이 경과된 후, 제2 펄스 발생 수단(442)의 출력 신호(PUL2)가 소정의 펄스 폭의 "하이(high)"로 활성화될 때, 반전 논리합(444)의 출력 신호(ORB)가 "로우(low)"로 된다. 그러므로, 제2 디벨로프 업 제어 신호(PSEB2)가 "하이(high)"에서 "로우(low)"로 된다. 그러면, 센스 앰프부(360)의 제2 공급단자(N364)에 공급되는 전압은 승압 전압(VPP)에서 전원 전압(VDD)으로 된다. 제2 펄스 발생 수단(442)에서 출력되는 펄스 신호의 폭을 조절하면, 제1 디벨로프 업 제어 신호(PSEB1)의 활성화되는 시간이 조절될 수 있다.
도 6는 도 3 및 도 4에 도시된 슈도우 에스램에 포함된 디램 셀의 리프레쉬에 관련되는 신호들의 동작을 설명하기 위한 타이밍도이다. 도 6을 참조하면, 본 발명의 슈도우 에스램의 센싱 동작은 다음과 같이 기술된다. 선택되는 디램 셀이 속하는 메모리 블럭(300)을 지정하는 워드 라인 신호(WL)가 "하이(high)"로 될 때, 프리차징 및 등화 신호(EQL)가 "로우(low)"로 되어, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징 및 등화가 해제된다. 또한, 분리 신호(ISOL)가 "하이(high)"로 되고, 비트 라인(BL)의 전위가 프리차징 전압(VBL)에서 소폭 상승한다. 그리고, 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 될 때, 제1 디벨로프 다운 제어 신호(NSE1)가 "하이(high)"로 된다. 그러면, 센싱 앰프부(360)에 기판 전압(VBB)이 공급되고, 상보 비트라인(BLB)의 전위가 급격히 하강한다. 계속하여, 제1 디벨로프 다운 제어 신호(NSE1)가 "로우(low)"로 되고, 제2 디벨로프 다운 제어 신호(NSE2)가 "하이(high)"가 된다. 그러면, 상보 비트 라인(BLB)의 전위가 접지 전압(VSS)으로 디벨로프(develop)된다.
제2 디벨로프 다운 제어 신호(NSE2)가 "하이(high)" 로 된 후, 제1 디벨로프 업 제어 신호(PSEB1)가 "로우(low)"로 된다. 그러면, 센싱 앰프부(360)에 승압 전압(VPP)이 공급되고, 비트 라인(BL)의 전위가 급격히 상승한다. 계속하여, 상기 제1 디벨로프 업 제어 신호(PSEB1)가 "하이(high)"로 되고, 제2 디벨로프 다운 제어 신호(PSEB2)가 "로우(low)"로 된다. 그러면, 비트 라인(BL)의 전위가 전원 전압(VDD)으로 디벨로프된다. 그리고, 디벨로프된 데이터가 다시 디램 셀에 저장됨으로써 리프레쉬(refresh)가 수행된다. 상기 디램 셀이 리프레쉬된 후, 워드 라인 신호(WL)가 "로우(low)"로 될 때, 프리차징 및 등화가 시작된다.
도 7은 종래의 슈도우 에스램과 본 발명의 슈도우 에스램에서의 비트라인쌍 센싱을 비교하는 도면이다. 도 7을 참조하면, 종래의 슈도우 에스램의 비트 라인(BL)과 상보 비트 라인(BLB)은 센싱 초기에 완만하게 디벨로프되는 반면에, 본 발명의 슈도우 에스램에서는 급격히 디벨로프됨을 알 수 있다. 그 결과, 종래의 센스 앰프 회로(160)에 비하여, 본 발명의 센스앰프부(360)의 초기 센싱 속도가 현저히 증가된다. 또한, 종래의 센스 앰프 회로(160)의 센싱 시간보다 본 발명의 센스 앰프부(360)의 센싱 시간이 현저히 감소되므로, 본 발명의 센스 앰프부(360)에서흐르는 소모 전류가 현저히 감소된다. 그 결과, 대기 모드에서 리프레쉬가 수행되는 슈도우 에스램에 있어서, 상기와 같은 고속 센싱 구조를 이용하여, 센싱 시간을 줄이므로서 대기 모드에서 소모 전류를 감소시킬 수 있다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 센스 앰프 회로를 가지는 반도체 메모리 장치에 의하면, 센스 앰프 회로의 초기 센싱 속도가 향상되고, 전력 소모를 현저히 감소할 수 있다.

Claims (3)

  1. 선택되는 메모리 셀로/로부터 데이터를 입/출력하는 비트 라인 및 상보 비트 라인을 가지는 반도체 메모리 장치에 있어서,
    제1 및 제2 공급단자를 통하여, 소정의 제1 및 제2 디벨로프 전압을 공급받아, 상기 비트 라인 및 상기 상보 비트 라인 중의 어느 하나를 상기 제1 디벨로프 전압으로 디벨로프하고, 상기 비트 라인 및 상기 상보 비트 라인 중의 나머지 하나는 상기 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부;
    상기 센스 앰프부의 제1 공급단자에 상기 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부; 및
    상기 센스 앰프부의 제2 공급단자에 상기 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부를 구비하며,
    상기 제1 디벨로프 전압은
    상기 비트 라인 및 상기 상보 비트 라인이 디벨로프 동작을 할 때, 접지 전압보다 낮은 전압으로부터 상기 접지 전압으로 순차적으로 변하며,
    상기 제2 디벨로프 전압은
    상기 비트 라인 및 상기 상보 비트 라인이 디벨로프 동작을 할 때, 전원 전압보다 높은 전압으로부터 상기 전원 전압으로 순차적으로 변하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 디벨로프 전압 공급부는
    일측 접합이 상기 제1 공급단자에 전기적으로 연결되고, 다른 일측 접합이 상기 접지 전압보다 낮은 전압에 전기적으로 연결되며, 상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 다운 제어 신호에 응답하여 게이팅되는 제1 엔모스 트랜지스터; 및
    일측 접합이 상기 제1 공급 단자와 상기 제1 엔모스 트랜지스터의 일측 접합에 전기적으로 연결되고, 다른 일측 접합이 상기 접지 전압에 전기적으로 연결되며, 상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 다운 제어 신호에 응답하여 게이팅되는 제2 엔모스 트랜지스터를 구비하며,
    상기 제2 디벨로프 전압 공급부는
    일측 접합이 상기 제2 공급 단자에 전기적으로 연결되고, 다른 일측 접합이 상기 전원 전압보다 높은 전압에 전기적으로 연결되며, 상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 다운 제어 신호에 응답하여 게이팅되는 제1 피모스 트랜지스터; 및
    일측 접합이 상기 제2 공급단자와 상기 제1 피모스 트랜지스터의 일측 접합에 전기적으로 연결되고, 다른 일측 접합이 상기 전원 전압에 전기적으로 연결되며, 상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 다운 제어 신호에 응답하여 게이팅되는 제2 피모스 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 공급단자에 상기 접지 전압보다 낮은 전압을 공급하기 위한 제1 디벨로프 다운 제어 신호와, 상기 제1 공급단자에 상기 접지 전압을 공급하기 위한 제2 디벨로프 다운 제어 신호가 발생되는 디벨로프 다운 제어 신호 발생부; 및
    상기 제2 공급단자에 상기 전원 전압보다 높은 전압을 공급하기 위한 제1 디벨로프 업 제어 신호와, 상기 제2 공급단자에 상기 전원 전압을 공급하기 위한 제2 디벨로프 업 제어 신호가 발생되는 디벨로프 업 제어 신호 발생부
    를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치
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