KR19990037775U

KR19990037775U - 반도체 기억장치

Info

Publication number: KR19990037775U
Application number: KR2019980003608U
Authority: KR
Inventors: 서동현
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-03-12
Filing date: 1998-03-12
Publication date: 1999-10-15

Abstract

본 고안은 반도체 기억장치에 관한 것으로, 종래의 기술에 있어서는 메모리 셀에 쓰여진 데이터의 '하이'레벨은 시간이 지나면서 낮아진다. 그리고 소정시간 이후에는 더 이상 '하이'로 읽지 못하게 되기 때문에, 그 이전에 리프레시를 해줘야 되고, 데이터를 쓴후 일정시간 후에 읽을 경우, 센스앰프의 구동전압과 메모리 셀의 전압이 상대적으로 차이가 많아 센싱 이득이 작아지는 문제점이 있었다.

따라서, 본 고안은 센스 앰프의 센싱 동작 구간에는 센스 앰프 구동 전압을 낮추어 센스 앰프의 센싱 감도를 높여주고, 센스 앰프의 센싱 동작 구간이 끝난 뒤에는 센스 앰프 구동 전압을 높여 메모리 셀에 쓰여지는 '하이'레벨의 값을 높여주어 메모리 셀의 유지시간을 증가 시켜주는 효과가 있다.

Description

반도체 기억장치

본 고안은 반도체 기억장치에 관한 것으로, 특히 센스 앰프의 센싱 동작 구간에는 센스 앰프 구동 전압을 낮추어 센스 앰프의 센싱 감도를 높여주고, 센스 앰프의 센싱 동작 구간이 끝난 뒤에는 센스 앰프 구동 전압을 높여 메모리 셀에 쓰여지는 '하이'레벨의 값을 높여주어 메모리 셀의 유지시간을 증가 시켜주는 반도체 기억장치를 제공함에 그 목적이 있다.

도1은 종래 반도체 기억장치의 블록 구성도로서, 이에 도시된 바와 같이 데이터를 기억하는 메모리 셀 어레이(1)와; 상기 메모리 셀 어레이(1)에서 각각의 메모리 셀에 연결된 비트 라인(BL,/BL)을 통해 데이터를 읽고 쓰는 센스 앰프부(2)와; 상기 센스 앰프(2)를 구동시키기 위한 고전압(SAP)과 저전압( )을 인가시켜 주는 전압 발생부(3)와; 상기 메모리 셀 어레이(1)에 연결된 비트 라인의 전위를 프리챠지 시켜주는 프리챠지부(4)로 구성된다.

이때, 상기 센스 앰프부(2)는 양 비트라인(BL,/BL)에서 입력되는 전압에 의해 센스앰프 드라이버에서 공급하는 고전압(SAP)을 출력 또는 차단하는 제1,2 피모스 트랜지스터(PM1,PM2)와; 양 비트라인(BL,/BL)에서 입력되는 전압에 의해 상기 제1,2 피모스 트랜지스터(PM1,PM2)에서 공급하는 전압을 출력 또는 차단하는 제1,2 엔모스 트랜지스터(NM1,NM2)로 구성되어 데이터가 실린 비트라인과 실리지 않은 비트라인의 미세한 전압레벨의 차이를 고전압(SAP)과 저전압( )을 이용하여 큰 차이로 증폭시킨다.

또한, 상기 전압 발생부(3)는 드레인측이 접지(VSS)되어 있고, 게이트에 저전압 인가신호(SN)를 입력받아 도통되는 제8엔모스 트랜지스터(NM8)와; 소오스측에 전원전압(VDD)이 인가되고, 게이트에 고전압 인가신호( )를 입력받아 도통되는 제3 피모스 트랜지스터(PM3)로 구성되는 것으로, 이와같이 구성된 종래 기술의 동작 과정을 도2를 참조로 설명하면 다음과 같다.

도2는 종래 센스 앰프 회로에 있어서, 각 신호의 전압 파형도로서 (a)와 같이 라스신호( )가 '로우'로 천이되면, 이에 따라 (b)와 같이 균등화 신호(BEQ)가 '하이'에서 '로우'로 천이되어 비트라인 프리챠지를 해제하여 양 비트라인(BL,/BL)이 플로팅 상태가 된다.

이어서, (c)와 같이 워드라인(WL)이 인에이블 되면 메모리 셀 어레이(1)로 부터 데이터가 비트라인(BL,/BL)에 실려, 전하가 분할(charge sharing)되어 양 비트라인(BL,/BL)사이에 전위차가 생긴다.

이와 같이 양 비트라인(BL,/BL)사이에 전위차가 생기면, (d)(e)와 같이 저전압 인가신호(SN)와 고전압 인가신호( )가 각각 인에이블되어 센스앰프(2)가 동작하기 시작한다. 상기 센스앰프(2)는 양 비트라인(BL,/BL)사이의 전압차를 센싱하여 양 비트라인(BL,/BL)의 최종 레벨을 각각 전원전압(VDD)과 접지(VSS)로 되게 하고, 라스신호( )가 '로우'에서 '하이'로 천이되면, 워드라인 신호(WL)가 따라서 천이되고, 저전압 인가신호(SN)와 고전압 인가신호( )도 천이되어 센스앰프(2)를 동작시키지 않게 한다. 이렇게 센스 앰프 동작이 끝나면 양 비트라인(BL,/BL)은 프리챠지 전압(VBLP=VDD/2)으로 프리챠지 된다.

그러나, 상기와 같이 종래의 기술에 있어서는 메모리 셀에 쓰여진 데이터의 '하이'레벨은 시간이 지나면서 낮아진다. 그리고 소정시간 이후에는 더 이상 '하이'로 읽지 못하게 되기 때문에, 그 이전에 리프레시를 해줘야 되고, 데이터를 쓴후 일정시간 후에 읽을 경우, 센스앰프의 구동전압과 메모리 셀의 전압이 상대적으로 차이가 많아 센싱 이득이 작아지는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 센스 앰프의 센싱 동작 구간에는 센스 앰프 구동 전압을 낮추어 센스 앰프의 센싱 감도를 높여주고, 센스 앰프의 센싱 동작 구간이 끝난 뒤에는 센스 앰프 구동 전압을 높여 메모리 셀에 쓰여지는 '하이'레벨의 값을 높여주어 메모리 셀의 유지시간을 증가 시켜주는 반도체 기억장치를 제공하는데 그 목적이 있다.

도 1은 종래 반도체 기억장치의 블록 구성도.

도 2는 종래 센스 앰프 회로에 있어서, 각 신호의 전압 파형도.

도 3은 본 고안을 적용한 반도체 기억 장치의 블록 구성도.

도 4는 본 고안에 의한 센스 앰프 회로에 있어서, 각 신호의 타이밍도.

*****도면의 주요부분에 대한 부호의 설명*****

1 : 메모리 셀 어레이 2 : 센스 앰프부

4 : 프리챠지부 10 : 전압 발생부

NM1∼NM9 : 엔모스 트랜지스터 PM1∼PM3 : 피모스 트랜지스터

C1,C2 : 모스 커패시터

이와 같은 목적을 달성하기 위한 본 고안 반도체 기억장치는, 데이터를 기억하는 메모리 셀 어레이와; 상기 메모리 셀 어레이에서 각각의 메모리 셀에 연결된 비트 라인을 통해 데이터를 읽고 쓰는 센스 앰프부와; 상기 센스 앰프부를 구동시키기 위한 고전압과 저전압을 인가시켜 주는 전압 발생부와; 상기 메모리 셀 어레이에 연결된 비트 라인의 전위를 프리챠지 시켜주는 프리챠지부로 구성된 반도체 기억장치에 있어서, 상기 전압 발생부는 드레인측이 접지되어 있고, 게이트에 저전압 인가신호를 입력받아 도통되는 엔모스 트랜지스터와; 소오스측에 전원전압을 인가받고, 게이트에 고전압 인가신호를 입력받아 도통되는 피모스 트랜지스터와; 상기 피모스 트랜지스터와 드레인이 공통 접속되고, 소오스측에 외부전압이 인가되어 게이트에 제2 고전압 인가신호를 입력받아 도통되는 엔모스 트랜지스터로 구성함으로써 달성되는 것으로, 이하 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 고안을 적용한 반도체 기억 장치의 블록 구성도로서, 이에 도시한 바와 상기 전압 발생부(10)는 드레인측이 접지(VSS)되어 있고, 게이트에 저전압 인가신호(SN)를 입력받아 도통되는 제8 엔모스 트랜지스터(NM8)와; 소오스측에 전원전압(VDD)을 인가받고, 게이트에 고전압 인가신호( )를 입력받아 도통되는 제3 피모스 트랜지스터(PM3)와; 상기 제3 피모스 트랜지스터(PM3)와 드레인이 공통 접속되고, 소오스측에 외부전압(VDD1)이 인가되어 게이트에 제2 고전압 인가신호( )를 입력받아 도통되는 제9 엔모스 트랜지스터(NM9)로 구성한 것으로, 이와같이 구성한 본 고안의 동작 및 작용을 도4를 참조로 설명하면 다음과 같다.

도4는 본 고안에 의한 센스 앰프 회로에 있어서, 각 신호의 타이밍도로서 종래와 같이 라스신호( )가 '하이'일 때 양 비트라인(BL,/BL)이 프리챠지 전압(VBLP)으로 각각 프리챠지 되어 있다가, (a)와 같이 라스신호( )가 '로우'로 천이되면, 따라서 (b)와 같이 균등화 신호(BEQ)가 '하이'에서 '로우'로 천이되어 비트라인 프리챠지를 해제하여 양 비트라인(BL,/BL)을 플로팅 시킨다.

이어서, (c)와 같이 워드라인(WL)이 인에이블되면 메모리 셀로 부터 데이터가 비트라인을 통해 나오면, 전하가 분할되어 양 비트라인(BL,/BL) 사이에 전위차가 생긴다. 이렇게 전위차가 발생되면 (d)(e)와 같이 저전압 인가신호(SN)와 제2 고전압 인가신호( )가 각각 인에이블 되어 센스앰프(2)가 동작하기 시작한다.

센스 앰프(2)는 양 비트라인(BL,/BL)사이의 전압차를 센싱하여 레벨이 외부전압(VDD1)과 접지(VSS)로 되게 하고, 다음 (f)와 같이 고전압 인가신호( )가 인에이블 되어 상기 제2 고전압 인가신호( )를 디져블시키고, 고전압(SAP)의 전위를 전원전압(VDD)으로 변환시켜 양 비트라인(BL,/BL)사이의 최종 레벨을 각각 전원전압(VDD)과 접지(VSS)로 되게 한다.

다음, 라스신호( )가 '로우'에서 '하이'로 디져블 되면, 워드라인(WL)이 따라서 디져블 되고 저전압 인가신호(SN)와 고전압 인가신호( )로 디져블되어 센스앰프(2)가 동작되지 않게 한다. 이렇게 센스앰프(2)의 동작이 끝나면 균등화 신호(BEQ)가 '하이'로 디져블되어 비트라인(BL,/BL)을 프리챠지 전압(VBLP)으로 프리챠지 시킨다.

이상에서 설명한 바와 같이 본 고안 반도체 기억장치는 센스 앰프의 센싱 동작 구간에는 센스 앰프 구동 전압을 낮추어 센스 앰프의 센싱 감도를 높여주고, 센스 앰프의 센싱 동작 구간이 끝난 뒤에는 센스 앰프 구동 전압을 높여 메모리 셀에 쓰여지는 '하이'레벨의 값을 높여주어 메모리 셀의 유지시간을 증가 시켜주는 효과가 있다.

Claims

데이터를 기억하는 메모리 셀 어레이와; 상기 메모리 셀 어레이에서 각각의 메모리 셀에 연결된 비트 라인을 통해 데이터를 읽고 쓰는 센스 앰프부와; 상기 센스 앰프부를 구동시키기 위한 고전압과 저전압을 인가시켜 주는 전압 발생부와; 상기 메모리 셀 어레이에 연결된 비트 라인의 전위를 프리챠지 시켜주는 프리챠지부로 구성된 반도체 기억장치에 있어서, 상기 전압 발생부는 드레인측이 접지되어 있고, 게이트에 저전압 인가신호를 입력받아 도통되는 엔모스 트랜지스터와; 소오스측에 전원전압을 인가받고, 게이트에 고전압 인가신호를 입력받아 도통되는 피모스 트랜지스터와; 상기 피모스 트랜지스터와 드레인이 공통 접속되고, 소오스측에 외부전압이 인가되어 게이트에 제2 고전압 인가신호를 입력받아 도통되는 엔모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 기억장치.