KR970008834A - 오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 - Google Patents

오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 Download PDF

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Abstract

본 발명은 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 비트라인 제1비트라인(BL) 및 제2비트라인(/BL)의 데이터를 각각 반전출력하는 제1 및 제2인버터(41,42); 외부 컬럼 디코더의 출력신호 (GYi)에 따라상기 제1 및 제2인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제1 및 제2스위칭수단(NB3,NB4); 오프셋보상신호(CMP)에 따라 상기 제1 및 제2인버터의 입/출력단 간을 절체하는 제3 및 제4스위칭수단(NB5, NB6); 및 상기 외부 컬럼 디코더의 출력신호(GYi)를 포함하는 내부신호에 따라 상기 오프셋 보상신호(CMP)를 발생시키는 오프셋 보상신호(CMP) 발생 수단을 구비하는 것을 특징으로 하며, 트랜지스터사이의 미스매치에 의한 감지 증폭기의 오프셋을 보상함으로써, 워스트 케이스의 조건 하에서도 고속으로 안정되게 동작할 수 있는 효과가 있는 비트라인 감지 증폭기 및 그 제어방법에 관한 것이다.

Description

오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 일실시예에 따른 오프셋 보상기능이 있는 비트라인 감지 증폭기의 회로도, 제5도는 본 발명에 적용되는 프리차지 회로도.

Claims (20)

  1. 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 제1비트라인(BL)의 데이타를 반전출력하는 제1 인버터; 제2비트라인(/BL)의 데이터를 반전출력하는 제2인버터; 외부 컬럼 디코더의 출력신호(GYi)에 따라 상기 제1 및 제2인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제1 및 제2스위칭수단; 오프셋 보상신호(CMP)에 따라서 상기 제1 및 제2인버터의 입/출력단간을 각각 절체하는 제3 및 제4스위칭수단; 및 상기 외부 컬럼 디코더의 출력신호(GYi)를 포함하는 내부신호에 따라 상기 오프셋 보상신호(CMP)를 발생시키는 오프셋 보상신호(CMP) 발생수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  2. 제1항에 있어서, 풀업 구동신호(PD)를 발생시키는 풀업 구동신호(PD) 발생수단; 풀다운 제어신호(GZi)를발생시키는 풀다운 제어신호(GZi)를 발생수단을 더 구비하며; 상기 제1 및 제2인버터는 각각 풀업 및 풀다운 트랜지스터를 구비하되, 상기 풀업트랜지스터의 소스단이 상기 풀업 구동신호(PD)를 인가받으며, 상기 풀다운 트랜지스터의 소스단이 상기 풀다운 제어신호(GZi)에 따라 접지단과 연결되도록 구성된 것을 특징으로 하는 비트라인 감지 증폭기.
  3. 제1항 또는 제2항에 있어서, 상기 오프셋 보상신호(CMP) 발생수단은 라이트시 데이타 버스로부터 상기제1비트라인(BL), 제2비트라인(/BL)으로 데이타가 전달될 수 있도록 오프셋 보상신호(CMP)를 활성화 하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  4. 제3항에 있어서, 상기 풀다운 제어신호(GZi)를 발생수단은 라이트시 풀다운 제어신호(GZi)를 비활성화 하고, 상기 풀업 구동신호(PD) 발생수단은 라이트시 풀업 구동신호(PD)를 플로팅 시키도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  5. 제3항에 있어서, 상기 오프셋 보상신호(CMP)발생수단은 외부 라스신호(RAS)가 로우로 활성화되면 일정시간 지연후에 오프셋 보상신호(CMP)를 하이로 출력한 후, 일정시간 지연후에 상기 오프셋 보상신호(CMP)를 다시 로우로 천이시켜 출력하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  6. 제 5항에 있어서, 상기 오프셋 보상신호(CMP) 발생수단은 외부 라스신호(RAS)를 일정시간 지연시키는 제1 지연기와, 상기 제1 지연기 출력의 반전값을 일정시간 지연시키는 제2 지연기와, 상기 제1 및 제2 지연기 각각의출력을 입력받아 AND 연산해서 오프셋 보상신호(CMP)로 출력하는 제1 AND 게이트를 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  7. 제4항에 있어서, 상기 풀다운 제어신호(GZi)를 발생수단은 상기 제1 및 제2인버터 중 데이타 버스에연결된 감지 증폭기의 인버터만 동작시키도록 풀다운 제어신호(GZi)를 발생하도록 구성되는 것을 특징으로 하는 비트라인감지 증폭기.
  8. 제 7항에 있어서, 상기 풀다운 제어신호(GZi)를 발생수단은 리드시 외부 컬럼 디코더에 의하여 선택되거나, 오프셋 보상시 풀다운 제어신호(GZi)를 '하이'로 발생시키도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  9. 제4항에 있어서, 상기 풀업 구동신호(PD) 발생수단은 프리차지시 Vk(=주전원(Vcc)-상기 제1 및 제2인버터에 각각 구비된 풀업트랜지스터의 문턱전압 VT))를 풀업 구동신호(PD)로 출력하며, 오프셋 보상과 감지시 주전원(Vcc)을 풀업 구동신호(PD)로 출력하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  10. 제9항에 있어서, 상기 풀업 구동신호(PD) 발생수단은 오프셋 보상신호(CMP)가 하이로 활성화되면 Vk를상기 풀업 구동신호(PD)로 출력하고, 메모리 소자의 내부신호인 프리차지 제어신호(PC)가 하이에서 로우로 천이하면 주전원(Vcc)을 상기 풀업 구동신호(PD)로 출력한 후, 일정시간동안 주전원(Vcc)을 풀업 구동신호(PD)로 유지한 다음에는 접지전위를 풀업 구동신호(PD)로 출력하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  11. 제10항에 있어서, 상기 풀업 구동신호(PD) 발생수단은 상기 오프셋 보상신호(CMP)와 프리차지 제어신호(PC)를 입력받는 NAND 게이트와, 상기 프리차지 제어신호(PC)의 반전값을 일정시간 지연시키는 제4지연기와, 상기 제4지연기의 출력과 상기 프리차지 제어신호(PC)를 입력받는 OR 게이트와, 상기 NAND 게이트 및 OR 게이트 각각의 출력을 입력받는 제2 AND 게이트와, 상기 NAND 게이트의 출력에 따라 Vk를 풀업 구동신호(PD)로 출력하도록 구성된 제1 트랜지스와, 상기 OR 게이트의 출력에 따라 주전원(Vcc)을 풀업 구동신호(PD)로 출력하도록 구성된 제2 트랜지스터와, 상기 제2AND 게이트의 출력에 따라 접지전위를 풀업구동신호(PD)로 출력하도록 구성된 제3 트랜지스터를 구비하는 것을 특징으로하는 비트라인 감지 증폭기.
  12. 제11항에 있어서, 상기 프리차지 제어신호(PC)에 따라 상기 제1비트라인(BL) 및 제 2비트라인(/BL)을 프리차지하는 프리차지수단을 더 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  13. 제12항에 있어서, 상기 프리차지수단은 상기 프리차지 제어신호(PC)에 따라 상기 제1비트라인(BL)과제2비트라인(/BL)간을 절체하는 제 5스위칭수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  14. 제13항에 있어서, 상기 프리차지수단은 하프 구동전압 인가단; 상기 프리차지 제어신호(PC)에 따라 상기제1비트라인(BL)과 하프 구동전압 인가단 사이를 절체하는 제 6스위칭수단; 및 상기 프리차지 제어신호(PC)에 따라 상기 제2비트라인(/BL)과 하프 구동전압 인가단 사이를 절체하는 제 7스위칭수단을 더 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  15. 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 제1비트라인(BL)으로부터 입력되는 데이터를 반전출력하는 제1 인버터; 제2비트라인(/BL)으로부터 입력되는 데이터를 반전출력하는 제2인버터; 외부 컬럼 디코더의 출력신호(GYi)에 따라 상기 제1 및 제2인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는제1 및 제2스위칭수단; 및 외부 오프셋 보상신호(CMP)에 따라 상기 제1 및 제2인버터의 입/출력단 간을 각각 절체하는 제3 및 제4스위칭수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  16. 비트라인 제1비트라인(BL) 및 제2비트라인(/BL)으로부터 입력되는 데이터를 반전출력하는 제1 및 제2인버터; 및 오프셋 보상신호(CMP)에 따라 상기 제1 및 제2인버터의 입/출력단 간을 절체하는 제1 및 제2스위칭수단을 구비하는 비트라인 감지 증폭기의 제어방법에 있어서, 상기 비트라인을 프리차지하도록 하는 단계; 상기 제1 및 제2인버터 각각의 입력단과 출력단을 연결하도록 상기 제1 및 제2스위칭 수단을 절체하도록 하여 오프셋을 보상하는 단계; 및 워드라인의 활성화에 의해 셀과 연결된 비트라인의 전압만 변하게 하여, 상기 제1 및 제2인버터 중 하나는 증폭동작을 하고, 다른 하나는 오프셋 보상후의 입출력 전압을 그대로 유지하도록 하는 단계를 포함하는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  17. 제16항에 있어서, 상기 제1 및 제2인버터의 풀업구동전압은 프리차지시 주전원(Vcc)-상기 제1 및 제2인버터에 구비되는 풀업 트랜지스터의 문턱전압(VT)이 되도록 제어되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  18. 제17항에 있어서, 상기 제1 및 제2인버터의 풀업구동전압은 오프셋 보상과 감지동작시 주전원이 되도록 제어되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  19. 제16항에 있어서, 상기 제1 및 제2인버터는 라이트 동작시 인액티브되도록 제어되는 것을 특징으로하는 비트라인 감지 증폭기의 제어방법.
  20. 제17항에 있어서, 상기 오프셋 보상신호(CMP)는 상기 데이터 버스로부터 상기 비트라인으로 데이타가전달될 수 있도록 발생되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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